KR100992000B1 - 다중 위상 클럭 생성 회로 및 그 제어 방법 - Google Patents

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Abstract

위상 오차를 개선하는 다중 위상 클럭 생성 회로를 개시한다. 개시된 본 발명의 다중 위상 클럭 생성 회로는, 서로 다른 위상(phase)을 갖는 다중 위상 클럭들을 수신하여, 상기 다중 위상 클럭의 위상이 서로 다르게 조절된(adjusted) 보간된(interpolated) 위상 클럭 그룹을 적어도 하나 이상 생성하는 위상 보정 블록 및 상기 다중 위상 클럭의 위상차 정도에 따라 생성된 복수 비트의 디지털 제어 신호를 이용하여 상기 보간된 위상 클럭의 위상 그룹중 어느 한 그룹을 선택적으로 출력하여 출력 다중 클럭을 제공하는 클럭 제어 블록을 포함한다.
Figure R1020080125678
클럭, 위상 보간, 코드, 디지털 신호

Description

다중 위상 클럭 생성 회로 및 그 제어 방법{Multi-Phase Clock Generation Circuit And Controlling Method Thereof}
본 발명은 클럭 생성 회로 및 제어 방법에 관한 것으로서, 보다 구체적으로는 다중 위상 클럭 생성 회로 및 그 제어 방법에 관한 것이다.
최근 메모리 시스템의 기술의 발전에 따라 고속의 데이터 처리가 요구되고, 이에 따라 반도체 메모리 장치에 대해서도 고속(high speed)의 데이터 전송률(transfer rate)이 요구되는 추세이다. 외부 시스템으로부터 직렬로 입력되는 데이터에 대해 고속의 데이터 전송률 또는 데이터 고대역폭(high-bandwidth)을 만족시키기 위해 반도체 메모리 장치 내부에서는 프리페치(prefetch) 스킴을 적용한다. 프리페치란, 직렬로 들어온 데이터를 각각 래치하여 병렬화하는 것으로, 이러한 동작을 위해서 반도체 메모리 장치는 위상이 서로 다른 다중 위상(multi-phase) 클럭을 사용해야 한다.
공지된 바와 같이, 다중 위상 클럭을 생성하도록 위상 고정 루프(PLL: Phase Locked Loop) 또는 지연 고정 루프(Delay Locked Loop)를 이용할 수 있다. 하지만, 이러한 피드백(feed back) 루프 회로는 그 점유 면적이 넓고, 전류 소모 또한 크므 로 저전력 동작에 제한 요소가 발생한다. 따라서, 근래에는 두 클럭 신호를 수신하여 위상차가 보간된 클럭을 생성하는 위상 보간기(phase interpolator)를 많이 이용하고 있다.
구체적으로, 위상 보간기는 두 입력 클럭 사이의 중앙(center) 위상을 갖는 새로운 위상의 클럭을 생성하는 것이다. 하지만, 클럭의 주파수가 높아질수록, 정확한 중앙의 위상을 갖는 클럭을 생성하는 것이 어렵다. 따라서, 다중 위상의 클럭마다 위상 옵셋(phase offset)이 발생할 수 있으며 이로 인하여, 위상 오차(phase error)가 발생할 수 있다. 더 나아가, 위상 오차가 발생한 다중 위상 클럭에 데이터를 동기시켜 전송한다면 데이터의 실제 유효 구간이 작아질 수 있다. 따라서, 위상 오차를 줄이면서도 저전력을 소모하는 다중 위상 클럭 생성 회로의 요구가 대두된다.
본 발명의 기술적 과제는 위상 오차를 개선한 다중 위상 클럭 생성 회로를 제공하는 것이다.
본 발명의 다른 기술적 과제는 위상 오차를 개선한 다중 위상 클럭 생성 회로의 제어 방법을 제공하는 것이다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 다중 위상 클럭 생성 회로는, 서로 다른 위상(phase)을 갖는 다중 위상 클럭들을 수신하여, 상기 다중 위상 클럭의 위상이 서로 다르게 조절된(adjusted) 보간된(interpolated) 위상 클럭 그룹을 적어도 하나 이상 생성하는 위상 보정 블록 및 상기 다중 위상 클럭의 위상차 정도에 따라 생성된 복수 비트의 디지털 제어 신호를 이용하여 상기 보간된 위상 클럭의 위상 그룹중 어느 한 그룹을 선택적으로 출력하여 출력 다중 클럭을 제공하는 클럭 제어 블록을 포함한다.
발명의 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 다중 위상 클럭 생성 회로는, 서로 반전된 위상을 갖는 한 쌍의 클럭 신호에 응답하여 서로 다른 위상을 갖는 복수개의 다중 위상 클럭을 생성하는 위상 클럭 생성 블록, 상기 복수개의 다중 위상 클럭중 인접한 클럭들에 대해 중앙 위상을 갖는 보간된(interpolated) 위상 클럭을 반복적으로 생성함으로써 적어도 하나 이상의 보간된(interpolated) 위상 클럭 그룹을 생성하는 위상 보정 블록 및 상기 복수개의 다 중 위상 클럭중 인접한 위상의 클럭들의 위상차에 응답하여 생성된 복수 비트의 디지털 제어 신호 및 복수의 인에이블 신호를 이용하여 상기 보간된 위상 클럭 그룹중 어느 한 그룹을 선택적으로 출력하여 출력 다중 클럭을 제공하는 클럭 제어 블록을 포함하며, 상기 복수의 인에이블 신호는 상기 보간된(interpolated) 위상 클럭을 반복적으로 생성하는 횟수를 결정한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 다중 위상 클럭 생성 회로는 서로 다른 위상을 갖는 다중 위상 클럭중 인접한 위상의 클럭들의 위상차에 응답하여 복수 비트의 디지털 제어 신호 및 복수의 인에이블 신호를 제공하는 위상 보정 블록 제어부, 상기 다중 위상 클럭중 인접한 클럭들에 대해 중앙 위상을 갖는 보간된(interpolated) 위상 클럭을 반복적으로 생성시, 상기 복수의 인에이블 신호에 응답함으로써 상기 반복적으로 생성하는 횟수가 제어되어 적어도 하나 이상의 보간된 위상 클럭 그룹을 생성하는 위상 보정 블록 및 상기 복수 비트의 디지털 제어 신호에 응답하여 상기 보간된 위상 클럭 그룹중 어느 한 그룹의 출력되는 신호 경로를 결정하여 출력 다중 클럭으로 제공하는 클럭 출력부를 포함한다.
본 발명의 기술적 과제를 달성하기 위하여, 본 발명의 또 다른 실시예에 따른 다중 위상 클럭 생성 회로는, 서로 다른 위상을 갖는 다중 위상 클럭에 대해 인접한 다중 위상 클럭간의 중앙 위상을 갖는 복수개의 보간된 위상 클럭 그룹을 생성하도록 다단(multi stage)으로 연결된 복수개의 위상 보간 블록, 상기 복수개의 위상 보간 블록 각각의 신호를 각각 수신하여 전송하는 복수개의 전송부 및 상기 다중 위상 클럭중 인접한 위상의 클럭들의 위상차에 응답하여 상기 복수개의 위상 보간 블록의 활성화 여부를 각각 제어하는 복수개의 인에이블 신호와 상기 복수개의 전송부의 전송 여부를 각각 제어하는 복수 비트의 디지털 제어 신호를 생성하는 위상 보정 블록 제어부를 포함하며, 상기 위상 보정 블록 제어부는, 복수 비트중 어느 한 비트만 활성화되는 상기 복수 비트의 디지털 제어 신호를 제공시, 활성화된 상기 비트 신호를 수신하는 전송부와 연결된 위상 보간 블록과 그것의 이전 단(pre-stage)은 모두 활성화시키도록 상기 복수개의 인에이블 신호를 제공한다.
본 발명의 다른 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 다중 위상 클럭 생성 회로의 제어 방법은, 서로 다른 위상을 갖는 다중 위상 클럭을 수신하여 인접한 클럭의 위상차 정도에 따라 복수 비트의 디지털 제어 신호 및 복수의 인에이블 신호를 생성하는 단계, 상기 다중 위상 클럭중 인접한 클럭들에 대해 중앙 위상을 갖는 보간된 위상 클럭을 상기 복수의 인에이블 신호에 응답하여 반복적으로 생성함으로써, 적어도 하나 이상의 보간된 위상 클럭 그룹을 제공하는 단계 및 상기 복수 비트의 디지털 제어 신호에 응답하여 상기 보간된 위상 클럭 그룹중 어느 한 그룹을 선택적으로 출력시킴으로써 출력 다중 클럭을 제공하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 다중 위상을 갖는 클럭 생성시, 클럭의 위상 오차 정도에 따라 인에이블 신호를 제공하여 다중 위상을 갖는 클럭 생성의 소정 회수를 결정하고, 결정된 회수 이내의 최종 보간된 위상 클럭 신호를 제공한다. 또 한, 클럭의 위상 오차 정도에 따라 디지털 제어 신호를 제공함으로써, 선택적으로 위상 보간 클럭의 신호 경로를 제어할 수 있다. 이로써, 클럭간의 위상 오차의 정보를 이용하여 클럭간의 중앙 위상을 갖는 위상이 보정된 다중 위상 클럭을 생성함으로써 클럭간 위상의 오차를 보정할 수 있다. 또한, 위상 오차가 개선된 다중 위상 클럭을 제공함으로써 데이터의 품질과 전송 효율을 향상 시킬 수 있다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하기로 한다.
도 1 은 본 발명의 일 실시예에 따른 8 페이즈(8-phase)의 클럭을 생성하는 다중 위상 클럭 생성 회로의 개념적인 블록도이다. 여기서는 8 페이즈(8-phase)의 클럭을 생성하는 것으로 예시하나, 이에 제한되는 것은 아니다.
도 1을 참조하면, 다중 위상 클럭 생성 회로는 다중 위상 클럭 생성 블록(100), 위상 보정 블록(200) 및 클럭 제어 블록(500)을 포함한다.
우선, 다중 위상 클럭 생성 블록(100)은 클럭 쌍(CLK, CLKb)에 응답하여 서로 다른 위상을 갖는 복수개의 옥탈 클럭(clock<0:7>)을 제공한다. 다중 위상 클럭 생성 블록(100)은 클럭 쌍(CLK, CLKb)의 대역폭의 1/8주파수를 가지며 일정한 위상차를 갖는 8개의 옥탈 클럭(clock<0:7>)을 제공한다. 이러한 다중 위상 클럭 생성 블록(100)은 통상의 위상 보간기(phase interpolater)를 이용하는 회로부이므로, 당업자라면 충분히 이해 가능한 회로 구성을 갖는다. 예를 들어, 다중 위상 클럭 생성 블록(100)은 다수개의 위상 보간기(미도시)를 포함할 수 있다. 그리하여, 다 중 위상 클럭 생성 블록(100)은 클럭 쌍(CLK, CLKb)에 대해 1차로 4개의 서로 다른 위상을 갖는, 즉 4페이즈(4-phase) 위상의 쿼드(quad) 클럭(미도시)을 생성한다. 이어서, 쿼드 클럭을 수신하여 2차로 8개의 서로 다른 위상을 갖는 8페이즈(8-phase) 위상의 옥탈 클럭(clock<0:7>)을 제공할 수 있다. 하지만, 이에 제한되지 않으며, 회로의 구성에 따라 달라질 수 있음은 물론이다. 다만, 예를 들어, 클럭 쌍(CLK, CLKb)의 대역폭의 1/n주파수를 가지며 일정한 위상차를 갖는 생성된 다중 위상 클럭을 생성하면 본 발명의 목적 범위를 만족한다.
그리하여, 예시된 옥탈 클럭(clock<0:7>)의 제 1 내지 제 8 클럭 각각은 서로 π/4(45°)의 위상차를 유지하는, 즉 0°, 45°, 90°, 135°, 180°, 225°, 270°, 315°의 위상을 갖는다. 이에 따라, 옥탈 클럭(clock<0:7>)의 주파수는 1.25GHz, 즉 tCK=800ps로서, 1UI(Unit Interval)가 100ps인 것으로 예시하기로 한다.
본 발명에 따른 위상 보정 블록(200)은 옥탈 클럭(clock<0:7>)중 인접한 클럭들에 대해 중앙 위상을 갖는 보간된(ointerpolated) 위상 클럭을 반복적으로 생성함으로써 적어도 하나 이상의 보간된 위상 클럭 그룹(clock<0:7>_1stg, clock<0:7>_2stg..)을 생성한다. 보다 자세히 설명하면, 위상 보정 블록(200)은 옥탈 클럭(clock<0:7>)을 수신하여, 위상 보간법을 이용하여 옥탈 클럭(clock<0:7>)간의 중앙 위상을 갖는 클럭들, 즉 보간된 위상 클럭 그룹(clock<0:7>_1stg, clock<0:7>_2stg..)을 생성함으로써, 옥탈 클럭(clock<0:7>)에 대한 위상 오차를 계속 감소시킬 수 있다. 이때, 위상 보정 블록(200)은 복수의 인에이블 신 호(EN<0:j>)에 의해 제어됨으로써, 위상 보간 횟수가 결정된다. 이에 대해서는 이후에 자세히 설명하기로 한다.
한편, 클럭 제어 블록(500)은 옥탈 클럭(clock<0:7>)의 위상차 정도에 따라 복수 비트의 디지털 제어 신호(code<0:j>) 및 복수의 인에이블 신호(EN<0:j>)를 생성하여, 보간된 위상 클럭 그룹(clock<0:7>_1stg, clock<0:7>_2stg..)중 어느 한 그룹을 선택적으로 출력하여 출력 다중 클럭(CLK<0:7>)을 제공한다. 이러한 클럭 제어 블록(500)은 위상 보정 블록 제어부(300) 및 클럭 출력부(400)를 포함한다.
구체적으로, 위상 보정 블록 제어부(300)는 옥탈 클럭(clock<0:7>)중 인접한 위상의 클럭들의 위상차에 응답하여 복수 비트중 어느 한 비트만 활성화되는 디지털 제어 신호(code<0:j>)를 생성한다. 또한, 위상 보정 블록 제어부(300)는 이러한 디지털 제어 신호(code<0:j>)와 대응되도록 선택적으로 활성화되는 복수의 인에이블 신호(EN<0:j>)를 제공함으로써 위상 보정 블록(200)에 대한 위상 보간 횟수를 결정할 수 있다. 클럭 출력부(400)는 복수 비트의 디지털 제어 신호(code<0:7>)에 응답하여 보간된 위상 클럭 그룹(clock<0:7>_1stg, clock<0:7>_2stg..)중 어느 한 그룹을 선택적으로 출력 다중 클럭(CLK<0:7>)으로 출력되도록 제어한다.
도 2는 도 1에 따른 위상 보정 블록(200)의 개념적인 블록도이다.
도 2를 참조하면, 위상 보정 블록(200)은 다수개, 예컨대 직렬(series)로 연결된 위상 보간 블록(210~21j)을 포함한다. 이러한 위상 보간 블록(210~21j)의 수는 위상 오차를 보정할 수 있는 정도의 소정의 수를 만족시키면 가능하다.
각각의 위상 보간 블록(210~21j)은 제 1 내지 제 8 위상 보간 유닛(u1-u8)을 포함한다. 또한, 각각의 위상 보간 유닛(u1-u8)은 인접한 클럭간의 위상 보간된 클럭을 생성한다. 중복되는 설명을 피하기 위하여, 제 1 위상 보간 블록(210)에 대해서만 자세히 설명하기로 한다. 설명의 편의상, 0°, 45°, 90°, 135°, 180°, 225°, 270°, 315°의 8페이즈의 클럭을 순차적으로 제 1 옥탈 클럭 내지 제 8 옥탈 클럭(clock<0>-clock<7>)으로 지칭하기로 한다.
우선, 제 1 위상 보간 블록(210)은 활성화된 제 1 인에이블 신호(EN<0>)에 응답하여 제 1 보간된 위상 클럭 그룹(clock<0:7>_1stg)을 생성한다. 제 1 위상 보간 블록(210)의 제 1 위상 보간 유닛(u1)은 제 1 옥탈 클럭(clock<0>)과 제 2 옥탈 클럭(clock<1>)의 위상이 보간된 클럭을 생성한다. 마찬가지로, 제 2 위상 보간 유닛(u2)은 제 2 옥탈 클럭(clock<1>)과 제 3 옥탈 클럭(clock<2>)의 위상이 보간된 클럭을 생성한다. 이하, 제 3 내지 제 8 위상 보간 유닛(u3-u8)도 동일한 원리로 인접한 클럭들간의 위상 보간된 클럭을 생성한다. 그리하여, 제 1 위상 보간 블록(210)은 제 1 옥탈 클럭 내지 제 8 옥탈 클럭(clock<0>-clock<7>)에 대해 1차 위상 조정된 제 1 보간된 위상 클럭 그룹(clock<0:7>_1stg)을 생성한다. 물론, 설명되지 않은 직렬로 연결된 나머지 위상 보간 블록(211-21j)도 활성화된 인에이블 신호(EN<1:j>)에 응답하여 전단(pre stage)의 출력 신호들을 이용하여 인접한 클럭들간의 위상 보간된 클럭들을 생성하여 제 2 내지 제 j 보간된 위상 클럭 그룹(clock<0:7>_2stg...)을 생성할 수 있다.
통상 고주파의 클럭 신호는 주파수 의존성(frequency dependency)이 있으므로, 매 클럭마다 클럭 스큐(clock skew) 차이가 날 수 있고, 이에 따라 클럭 스큐 차이가 발생한 클럭 신호로 생성된 다중의 위상 클럭들은 일정한 위상 간격(phase gap)을 유지하기 어려웠다.
하지만, 본 발명의 일 실시예에 따른 위상 보정 블록(200)을 구비함으로써, 클럭의 위상 오차 정도에 따라, 제 1 옥탈 클럭 내지 제 8 옥탈 클럭(clock<0>-clock<7>)에 대한 위상 보간 클럭을 소정 횟수 생성하도록 한다.
이미 잘 아는 바와 같이, 위상 보간법을 사용해서 새로운 클럭을 생성할 때마다 계속 위상이 조정된다. 즉, 위상 보간법을 사용해서 새로운 위상의 클럭을 1회 생성할 때마다, 위상차의 오차 범위가 1/2씩 감소되는 것으로 알려져 있다. 따라서, 위상 보정 블록(200)내 다수개의 위상 보간 블록을 구비하고 이들 블록을 이용함으로써, 제 1 옥탈 클럭 내지 제 8 옥탈 클럭(clock<0>-clock<7>)에 대한 위상의 오차 범위를 감소시킬 수 있다.
특히, 본 발명의 일 실시예에 따르면, 다수개의 위상 보간 블록을 선택적으로 구동시키도록 할 수 있다. 예컨대, 제 1 인에이블 신호(EN<0>)와 제 2 인에이블 신호(EN<1>)가 활성화된다면, 제 1 및 제 2 위상 보간 블록(210, 211)만 구동된다. 따라서, 위상 보정 블록(200)은 제 1 및 제 2 보간된 위상 클럭 그룹(clock<0:7>_1stg, clock<0:7>_2stg)을 생성할 수 있다. 이 경우, 제 1 보간된 위상 클럭 그룹(clock<0:7>_1stg)보다는 제 2 보간된 위상 클럭 그룹(clock<0:7>)_2stg)이 위상 오차의 범위가 더욱 감소된 클럭일 수 있다.
다시 말하면, 각각의 위상 보간 블록(210-21j)을 경유할때마다 위상 오차의 범위가 감소하는 보간된 위상 클럭 그룹이 생성될 수 있으나, 제 1 옥탈 클럭 내지 제 8 옥탈 클럭(clock<0>-clock<7>)의 위상 오차 정도에 따라 구동되는 위상 보간 블록(210-21j)의 수는 조절할 수 있다. 따라서, 클럭의 위상 오차 정도에 따라 선택적으로 위상 보간 블록(210-21j)을 구동시킬 수 있으므로 전류의 소모를 감소시킬 수 있다.
여기서, 위상 보정 블록(200)은 추가의 위상 클럭을 생성하기 위한 것이 아니라, 위상 보정을 수행하려는 것이므로 위상 보정이 되도록 인접 클럭간에만 중앙 위상의 클럭을 생성하도록 한다.
도 3은 도 1에 따른 위상 보정 블록 제어부(300)의 개념적인 블록도이다.
도 3을 참조하면, 위상 보정 블록 제어부(300)는 위상 검출부(320) 및 코드 생성부(340)를 포함한다.
위상 검출부(320)는 복수개의 옥탈 클럭(clock<0:7>)중 인접한 클럭간의 위상차를 검출하여 감지 신호(det)를 제공한다. 이러한 위상 검출부(320)는 통상의 위상 비교기 또는 위상 감지기로 이해 가능하다. 따라서, 도시하지 않았으나 위상 검출부(320)는 각 인접 클럭간의 위상차를 검출하도록 복수개의 위상 비교기(또는 위상 감지기)를 구비할 수 있다. 당업자라면 위상 비교기의 동작은 이해 가능하므로 간단히 설명하기로 한다. 위상 검출부(320)내 각각의 위상 비교기(미도시)가 각 인접 클럭간의 위상차를 감지하고 이에 따라 로우 레벨 또는 하이 레벨의 아날로그 전압 신호인 감지 신호(det)를 출력할 수 있다. 예를 들어 제 1 옥탈 클럭(clock<0>)과 제 2 옥탈 클럭(clock<1>)의 위상차를 비교하고, 제 3 옥탈 클럭(clock<2>)과 제 4 옥탈 클럭(clock<3>)의 위상차를 비교하고, 제 5 옥탈 클 럭(clock<2>)과 제 6 옥탈 클럭(clock<3>)의 위상차를 비교하고, 제 7 옥탈 클럭(clock<2>)과 제 8 옥탈 클럭(clock<3>)의 위상차를 비교하는 다수개의 플립 플롭을 구비하는 것으로 가능하다. 그리하여, 제 2 옥탈 클럭(clock<1>)의 라이징 에지에서 제 1 옥탈 클럭(clock<0>)의 라이징 에지를 검출하도록 하고, 제 4 옥탈 클럭(clock<3>)의 라이징 에지에서 제 3 옥탈 클럭(clock<2>)의 라이징 에지를 각각 검출하고 조합하여 감지 신호(det)를 제공할 수 있다.
코드 생성부(340)는 감지 신호(det)를 수신하여 이에 따라 복수 비트의 디지털 제어 신호(code<0:j>)와 복수의 인에이블 신호(EN<0:j>)를 제공한다. 코드 생성부(340)는 예컨대, 하나의 입력 신호에 대해 다수의 출력 신호를 제공하는 디먹스(DeMux; Demultiplexer)일 수 있다. 그리하여, 감지 신호(det)의 하이 레벨의 수에 따라, 복수 비트중 어느 한 비트만 활성화되는 디지털 제어 신호(code<0:j>)를 제공하고, 또한, 복수 비트중 어느 한 비트만 활성화되는 디지털 제어 신호(code<0:j>)에 대응되도록 미리 설정된 인에이블 신호(EN<0:j>)를 제공할 수 있다.
구체적으로, 옥탈 클럭(clock<0:7>)의 위상차가 일정하게 유지되지 못하고, 클럭의 위상 관계가 지터(jitter) 또는 클럭 스큐로 인하여 위상 오차가 발생할 수 있다. 옥탈 클럭(clock<0:7>)의 위상차가 일정하게 유지될 때, 감지 신호(det)를 예컨대 <LLLH>이라고 설정할 수 있다. 그러나, 옥탈 클럭(clock<0:7>)간 위상 오차가 발생하여 기설정된 레벨과 다른 <LLHH>등의 감지 신호(det)를 생성하는 경우가 발생할 수 있다.
이 경우, 위상 오차를 보정할 필요가 있으므로, 코드 생성부(340)는 예컨대 4비트의 디지털 제어 신호를 생성한다고 하면, 4 비트의 디지털 제어 신호 (code<0:j>)는 <LHLL>으로 제공한다. 또한, 인에이블 신호(EN<0:j>)중 제 1 내지 제 3 인에이블 신호(EN<0:2>)은 활성화된 하이 레벨로 제공되고, 제 4 인에이블 신호(EN<4>)는 비활성화된 로우 레벨로 제공될 수 있다.
다시 말하면, 옥탈 클럭(clock<0:7>)간의 위상 오차 정도에 따라, 하이 레벨이 더 많아지는 감지 신호(det)가 제공되고, 이에 따라 위상 오차를 보정하도록 위상 보간 블록(도 2 참조)을 더 많이 구동시켜야할 것이다. 그리하여, 코드 생성부(340)는 감지 신호(det)의 하이 레벨을 카운트하여 복수 비트중 어느 한 비트가 하이 레벨로 활성화되는 디지털 제어 신호(code<0:j>)를 출력한다.
이 때, 코드 생성부(340)는 감지 신호(det)의 하이 레벨의 수에 따라 디지털 제어 신호(code<0:j>)의 하이 레벨로 활성화되는 비트가, 이전의 경우보다 상위 비트가 되도록 제공한다. 예컨대, 감지 신호(det)가 <LLLH>일 때 코드 생성부(340)가 <HLLL>의 디지털 제어 신호(code<0:j>)와 <HLLL>의 인에이블 신호(EN<0:j>)를 제공한다면, 감지 신호(det)가 <LHHH>일 때 <LLHL>의 디지털 제어 신호(code<0:j>)와 <HHHL>의 인에이블 신호(EN<0:j>)를 제공한다.
이러한 감지 신호(det)와 인에이블 신호(EN<0:j>)의 관계에 대해 다시 도 2를 참조하여 설명하면, 옥탈 클럭(clock<0:7>)간의 위상 오차 정도에 따른 감지 신호(det)가 <LHHH>일 때, <HHHL>의 인에이블 신호(EN<0:j>)를 수신하는 위상 보정 블록(200)은 제 1 내지 제 3 위상 보간 블록(210, 211..)을 구동시켜, 3회의 위상 보간을 수행할 수 있다. 즉, 옥탈 클럭(clock<0:7>)간의 위상 오차가 클수록, 위상 보간의 횟수를 늘릴 수 있도록 인에이블 신호(EN<0:j>)가 제공된다.
도 4를 참조하면, 도 1에 따른 클럭 출력부(400)의 블록도이다.
도 4를 참조하면, 클럭 출력부(400)는 각각 디지털 제어 신호(code<0:j>)의 한 비트에 의해 제어되고, 위상 보정 블록(도 2의 200 참조)의 각 보간된 위상 클럭 그룹(clock<0:7>_1stg, clock<0:7>_2stg..)을 각각 수신하는 전송부(410, 420..)를 포함한다.
따라서, 클럭 출력부(400)는 위상 보정 블록(도 2의 200 참조)로부터 복수개의 보간된 위상 클럭 그룹(clock<0:7>_1stg, clock<0:7>_2stg..)을 수신하였더라도, 활성화된 어느 한 비트의 디지털 제어 신호(code<0:j>)에 의해 제어되는 전송부에 의해, 해당 전송부와 대응되는 복수개의 보간된 위상 클럭 그룹(clock<0:7>_1stg, clock<0:7>_2stg..)중 어느 하나의 클럭 그룹만 출력될 수 있다.
이를 통해, 디지털 제어 신호(code<0:j>)와 인에이블 신호(EN<0:j>)의 관계를 간단히 정리하면, 위상 오차 정도에 따라 복수 비트중 어느 한 비트만 활성화되는 복수 비트의 디지털 제어 신호(code<0:j>)가 제공되는 것이며, 해당 활성화된 비트 신호를 수신하는 전송부와 연결된 위상 보간 블록과, 그것의 이전 단(pre-stage)의 위상 보간 블록을 모두 활성화시키도록 인에이블 신호(EN<0:j>)가 제공되는 것이다.
이와 같이, 본 발명의 일 실시예에 따르면, 옥탈 클럭(clock<0:7>)의 위상차 정도에 따라 위상 보간 횟수를 결정하는 인에이블 신호(EN<0:j>)를 제공한다. 그리하여, 결정된 횟수 이내에서 최종 위상이 보간된 위상 클럭 그룹(clock<0:7>_1stg, clock<0:7>_2stg..)을 디지털 제어 신호(code<0:j>)에 따라 클럭 그룹의 출력 신호 경로를 제어하여 출력 다중 클럭(CLK<0:7>)으로 출력되도록 한다.
도 5는 도 2에 따른 실험예를 나타낸 시뮬레이션 파형도이다.
도 5를 참조하면, 위상 오차 정도가 커서 4번의 위상 보간을 수행한 후, 각 위상 보간 블록(210, 211,..)의 출력 클럭들을 전압 파형도로 나타낸 것이다.
제 1 위상 보간 블록(도 2의 210 참조)의 출력 신호인 제 1 보간된 위상 클럭 그룹(clock<0:7>_1stg)들 사이에, 소정 위상 오차(①, ②)가 발생하였다. 즉, 제 1 보간된 위상 클럭 그룹(clock<0:7>_1stg)간의 위상 간격이 일정하지 않고 소정 간격 차이남을 알 수 있다(②가 더 넓음).
제 2 위상 보간 블록(도 2의 211 참조)의 출력 신호인 제 2 보간된 위상 클럭 그룹(clock<0:7>_2stg)들 사이에 소정 위상 오차(③, ④)가 발생하였다. 즉, 제 2 보간된 위상 클럭 그룹(clock<0:7>_2stg)간의 위상 간격이 일정하지 않고 소정 간격 차이남을 알 수 있다(③이 더 넓음).
마찬가지로, 제 3 위상 보간 블록의 출력 신호인 제 3 보간된 위상 클럭 그룹(clock<0:7>_3stg)들 사이에 소정 위상 오차(⑤, ⑥)가 발생하였다. 즉, 제 3보간된 위상 클럭 그룹(clock<0:7>_3stg)간의 위상 간격이 일정하지 않고 소정 간격 차이남을 알 수 있다(⑤가 더 넓음). 그러나, 위상 보간을 수행할수록, 클럭간 위상 오차의 정도가 감소되는 것을 확인할 수 있다.
따라서, 최종 출력 클럭으로 선택될 제 4 위상 보간 블록의 출력 신호인 제 4 보간된 위상 클럭 그룹(clock<0:7>_4stg)들 사이에는 위상이 보정되어, 위상 간격이 일정함을 알 수 있다(⑦, ⑧ 의 간격이 실질적으로 동등함).
이와 같이, 다중 위상을 갖는 클럭 생성시, 클럭의 위상 오차 정도에 따라 인에이블 신호를 제공하여 다중 위상을 갖는 클럭 생성의 소정 회수를 결정하고, 결정된 회수 이내의 최종 보간된 위상 클럭 신호를 제공한다. 이로써, 클럭간 위상의 오차를 보정할 수 있다. 또한, 클럭의 위상 오차 정도에 따라 디지털 제어 신호에 의해 선택적으로 위상 보간 블록(210-21j)을 구동시킬 수 있으므로 전류의 소모를 감소시킬 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 다중 위상 클럭 생성 회로의 블록도,
도 2는 도 1에 따른 위상 보정 블록의 블록도,
도 3은 도 1에 따른 위상 보정 블록 제어부의 블록도,
도 4는 도 1에 따른 클럭 출력부의 블록도, 및
도 5는 도 2에 따른 클럭들의 위상 관계를 시뮬레이션한 전압 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 다중 위상 클럭 생성 블록 200 : 위상 보정 블록
300 : 위상 보정 블록 제어부 400 : 클럭 출력부
500 : 클럭 제어 블록

Claims (17)

  1. 서로 다른 위상(phase)을 갖는 다중 위상 클럭들을 수신하여, 상기 다중 위상 클럭의 위상이 서로 다르게 조절된(adjusted) 보간된(interpolated) 위상 클럭 그룹을 적어도 하나 이상 생성하는 위상 보정 블록; 및
    상기 다중 위상 클럭의 위상차 정도에 따라 생성된 복수 비트의 디지털 제어 신호를 이용하여 상기 보간된 위상 클럭의 위상 그룹중 어느 한 그룹을 선택적으로 출력하여 출력 다중 클럭을 제공하는 클럭 제어 블록을 포함하는 다중 위상 클럭 생성 회로.
  2. 제 1항에 있어서,
    상기 위상 보정 블록은 상기 다중 위상 클럭의 인접한 클럭간의 중앙 위상을 갖는 상기 보간된 위상 클럭 그룹을 생성하도록 복수개의 위상 보간 블록을 포함하는 다중 위상 클럭 생성 회로.
  3. 제 1항에 있어서,
    상기 클럭 제어 블록은,
    상기 다중 위상 클럭중 인접한 클럭간의 위상차를 검출하여 감지 신호를 제공하는 위상 검출부; 및
    상기 감지 신호의 레벨에 응답하여 상기 복수 비트의 디지털 제어 신호를 생 성하는 코드 생성부를 포함하는 다중 위상 클럭 생성 회로.
  4. 서로 반전된 위상을 갖는 한 쌍의 클럭 신호에 응답하여 서로 다른 위상을 갖는 복수개의 다중 위상 클럭을 생성하는 위상 클럭 생성 블록;
    상기 복수개의 다중 위상 클럭중 인접한 클럭들에 대해 중앙 위상을 갖는 보간된(interpolated) 위상 클럭을 반복적으로 생성함으로써 적어도 하나 이상의 보간된(interpolated) 위상 클럭 그룹을 생성하는 위상 보정 블록;
    상기 복수개의 다중 위상 클럭중 인접한 위상의 클럭들의 위상차에 응답하여 생성된 복수 비트의 디지털 제어 신호 및 복수의 인에이블 신호를 이용하여 상기 보간된 위상 클럭 그룹중 어느 한 그룹을 선택적으로 출력하여 출력 다중 클럭을 제공하는 클럭 제어 블록을 포함하며,
    상기 복수의 인에이블 신호는 상기 보간된(interpolated) 위상 클럭을 반복적으로 생성하는 횟수를 결정하는 다중 위상 클럭 생성 회로.
  5. 제 4항에 있어서,
    상기 위상 보정 블록은 상기 다중 위상 클럭의 인접한 클럭간의 중앙 위상을 갖는 상기 보간된 위상 클럭 그룹을 생성하도록 복수개의 위상 보간 블록을 포함하는 다중 위상 클럭 생성 회로.
  6. 제 4항에 있어서,
    상기 클럭 제어 블록은,
    상기 다중 위상 클럭의 위상차에 응답하여 상기 복수 비트의 디지털 제어 신호 및 복수의 인에이블 신호를 제공하는 위상 보정 블록 제어부; 및
    상기 복수 비트의 디지털 제어 신호에 응답하여 상기 보간된 위상 클럭 그룹중 어느 한 그룹을 선택적으로 출력하도록 제어하는 클럭 출력부를 포함하는 다중 위상 클럭 생성 회로.
  7. 제 6항에 있어서,
    상기 위상 보정 블록 제어부는,
    상기 다중 위상 클럭중 인접한 클럭간의 위상차를 검출하여 감지 신호를 제공하는 위상 검출부; 및
    상기 감지 신호의 레벨에 응답하여 상기 복수 비트의 디지털 제어 신호 및 복수의 인에이블 신호를 생성하는 코드 생성부를 포함하는 다중 위상 클럭 생성 회로.
  8. 제 6항에 있어서,
    상기 클럭 출력부는,
    각각의 상기 디지털 제어 신호에 응답하는 복수의 전송부를 포함하는 다중 위상 클럭 생성 회로.
  9. 서로 다른 위상을 갖는 다중 위상 클럭중 인접한 위상의 클럭들의 위상차에 응답하여 복수 비트의 디지털 제어 신호 및 복수의 인에이블 신호를 제공하는 위상 보정 블록 제어부;
    상기 다중 위상 클럭중 인접한 클럭들에 대해 중앙 위상을 갖는 보간된(interpolated) 위상 클럭을 반복적으로 생성시, 상기 복수의 인에이블 신호에 응답함으로써 상기 반복적으로 생성하는 횟수가 제어되어 적어도 하나 이상의 보간된 위상 클럭 그룹을 생성하는 위상 보정 블록; 및
    상기 복수 비트의 디지털 제어 신호에 응답하여 상기 보간된 위상 클럭 그룹중 어느 한 그룹의 출력되는 신호 경로를 결정하여 출력 다중 클럭으로 제공하는 클럭 출력부를 포함하는 다중 위상 클럭 생성 회로.
  10. 제 9항에 있어서,
    상기 위상 보정 블록 제어부는,
    상기 다중 위상 클럭중 인접한 클럭간의 위상차를 검출하여 감지 신호를 제공하는 위상 검출부; 및
    상기 감지 신호의 레벨에 응답하여 상기 복수 비트의 디지털 제어 신호 및 복수의 인에이블 신호를 생성하는 코드 생성부를 포함하는 다중 위상 클럭 생성 회로.
  11. 제 9항에 있어서,
    상기 위상 보정 블록은,
    상기 다중 위상 클럭의 인접한 클럭간의 중앙 위상을 갖는 상기 보간된 위상 클럭 그룹을 생성하도록 복수개의 위상 보간 블록을 포함하는 다중 위상 클럭 생성 회로.
  12. 제 9항에 있어서,
    상기 클럭 출력부는,
    각각의 상기 디지털 제어 신호에 응답하는 복수의 전송부를 포함하는 다중 위상 클럭 생성 회로.
  13. 서로 다른 위상을 갖는 다중 위상 클럭에 대해 인접한 다중 위상 클럭간의 중앙 위상을 갖는 복수개의 보간된 위상 클럭 그룹을 생성하도록 직렬로 연결된 다단(multi stage)의 복수개의 위상 보간 블록;
    상기 복수개의 위상 보간 블록 각각의 신호를 각각 수신하여 전송하는 복수개의 전송부; 및
    상기 다중 위상 클럭중 인접한 위상의 클럭들의 위상차에 응답하여 상기 복수개의 위상 보간 블록의 활성화 여부를 각각 제어하는 복수개의 인에이블 신호와 상기 복수개의 전송부의 전송 여부를 각각 제어하는 복수 비트의 디지털 제어 신호를 생성하는 위상 보정 블록 제어부를 포함하며,
    상기 위상 보정 블록 제어부는, 복수 비트중 어느 한 비트만 활성화되는 상 기 복수 비트의 디지털 제어 신호를 제공시, 활성화된 상기 비트 신호를 수신하는 전송부와 연결된 위상 보간 블록과 그것의 이전 단(pre-stage)에 해당하는 위상 보간 블록을 모두 활성화시키도록 상기 복수개의 인에이블 신호를 제공하는 다중 위상 클럭 생성 회로.
  14. 제 13항에 있어서,
    상기 위상 보정 블록 제어부는,
    상기 다중 위상 클럭중 인접한 클럭간의 위상차를 검출하여 감지 신호를 제공하는 위상 검출부; 및
    상기 감지 신호의 레벨에 응답하여 상기 복수 비트의 디지털 제어 신호 및 복수의 인에이블 신호를 생성하는 코드 생성부를 포함하는 다중 위상 클럭 생성 회로.
  15. 서로 다른 위상을 갖는 다중 위상 클럭을 수신하여 인접한 클럭의 위상차 정도에 따라 복수 비트의 디지털 제어 신호 및 복수의 인에이블 신호를 생성하는 단계;
    상기 다중 위상 클럭중 인접한 클럭들에 대해 중앙 위상을 갖는 보간된 위상 클럭을 상기 복수의 인에이블 신호에 응답하여 반복적으로 생성함으로써, 적어도 하나 이상의 보간된 위상 클럭 그룹을 제공하는 단계; 및
    상기 복수 비트의 디지털 제어 신호에 응답하여 상기 보간된 위상 클럭 그룹 중 어느 한 그룹을 출력 다중 클럭으로서 제공하는 단계를 포함하는 다중 위상 클럭 생성 회로의 제어 방법.
  16. 제 15항에 있어서,
    상기 복수 비트의 디지털 제어 신호 및 복수의 인에이블 신호를 생성하는 단계는,
    상기 다중 위상 클럭중 인접한 클럭간의 위상차를 검출하여 감지 신호를 생성하는 단계;
    상기 감지 신호의 레벨에 응답하여 상기 복수 비트의 디지털 제어 신호 및 상기 복수의 인에이블 신호를 생성하는 단계를 포함하는 다중 위상 클럭 생성 회로의 제어 방법.
  17. 제 15항에 있어서,
    상기 출력 다중 클럭을 제공하는 단계에 있어서,
    복수 비트중 어느 한 비트만 활성화된 상기 복수 비트의 디지털 제어 신호를 제공함으로써 상기 보간된 위상 클럭 그룹중 어느 한 그룹을 선택적으로 출력하도록 제어하는 다중 위상 클럭 생성 회로의 제어 방법.
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