KR101007715B1 - 액정 표시 장치 및 그 제조방법 - Google Patents

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Abstract

공정이 단순화되고 감소된 크기를 가지며 기판의 박리를 감소할 수 있는 액정 표시 장치 및 그 제조방법이 개시된다. 액정 표시 장치는 제1 기판, 제2 기판, 액정층 및 씰런트를 포함한다. 상기 제1 기판은 상부 기판, 공통 전극 및 상기 상부 기판의 주변부에 형성된 씰라인을 포함한다. 상기 제2 기판은 하부 기판과, 박막 트랜지스터와, 상기 씰라인에 대응하는 부분에 형성되고 공통전압이 인가되는 공통전압 라인과, 상기 공통전압 라인의 일부를 노출하는 제1 개구부를 갖는 유기막을 포함하며, 상기 제1 기판에 대향한다. 상기 씰런트는 상기 씰라인에 대응하는 부분에 형성되며, 도전성 물질을 포함하여 상기 제1 개구부를 통해 상기 공통전극과 상기 공통전압 라인을 전기적으로 연결한다. 따라서, 도전성 씰런트 및 개구부를 이용하여 공정이 단순화되고 감소된 크기를 가지며 상부기판의 박리를 감소할 수 있다.

Description

액정 표시 장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY APPARATUS AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 바람직한 제1 실시예에 따른 액정 표시 장치를 나타내는 평면도이다.
도 2는 상기 도 1에서 A-A'라인의 단면도이다.
도 3a 내지 도 3k는 도 1에 도시한 액정 표시 장치의 제조방법을 나타내는 단면도들이다.
도 4는 본 발명의 바람직한 제2 실시예에 따른 액정 표시 장치를 나타내는 평면도이다.
도 5는 상기 도 4에서 B-B'라인의 단면도이다.
도 6a 내지 도 6k는 도 4에 도시한 액정 표시 장치의 제조방법을 나타내는 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명 *
50 : 씰라인 70 : 표시 영역
100 : 상부 기판 102 : 블랙 매트릭스
104 : 컬러필터 106 : 공통전극
108 : 액정층 110 : 스페이서
112 : 화소전극 114 : 유기막
116 : 무기 절연막 118a : 소오스 전극
118a' : 데이터 라인 118b : 게이트 전극
118b' : 게이트 라인 118c : 드레인 전극
118d : 스토리지 캐패시터 라인 118e : 공통전압 라인
119 : 박막 트랜지스터 120 : 하부 기판
122 : 실런트 130 : 제1 개구부
132a, 132b : 제2 개구부
본 발명은 액정 표시 장치 및 그 제조방법에 관한 것으로 보다 상세하게는 공정이 단순화되고 감소된 크기를 가지며 기판의 박리를 감소할 수 있는 액정 표시 장치 및 그 제조방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display, LCD)는 박막 트랜지스터가 형성된 어레이 기판(Array Substrate) 및 컬러 필터 기판(Color Filter Substrate) 사이에 주입되어 있는 이방성 유전율을 갖는 액정 물질에 전계(Electric Field)를 인가하고, 이 전계의 세기를 조절하여 기판에 투과되는 광의 양을 조절함으로써 원하는 화상 신호를 얻는 표시 장치이다.
종래의 액정표시장치는 제1 기판, 제2 기판, 액정층 및 씰런트(Sealant)를 포함한다.
상기 제1 기판은 상부 기판, 블랙 매트릭스(Black Matrix, BM), 컬러 필터(Color Filter), 공통전극(Common Electrode) 및 스페이서(Spacer)를 포함하고, 상기 제2 기판은 하부 기판, 박막 트랜지스터, 무기 절연막, 유기막 및 화소전극(Pixel Electrode)을 포함한다. 상기 액정층은 상기 제1 기판 및 상기 제2 기판 사이에 개재되며 씰런트(Sealant)에 의해 밀봉된다.
상기 액정표시장치를 제조하기 위해서는 먼저, 하부 기판 상에 게이트 전극(Gate electrode), 게이트 라인(Gate line), 스토리지 캐패시터 라인(Storage Capacitor Line) 및 공통전압라인을 형성한다. 이어서, 상기 게이트 전극, 게이트 라인 및 스토리지 캐패시터 라인이 형성된 하부기판 상에 게이트 절연막을 도포한다. 이후에, 상기 게이트 절연막 상에 소오스 전극(Source Electrode) 및 드레인 전극(Drain Electrode)을 형성한다. 상기 소오스 전극 및 상기 드레인 전극은 증착, 패턴형성 및 식각 공정을 이용하여 형성된다.
계속해서, 상기 박막 트랜지스터 및 상기 스토리지 캐패시터 라인이 형성된 하부 기판의 전면에 무기 절연막 및 유기막을 차례로 도포한다. 이후에, 상기 유기막 및 상기 무기 절연막의 일부를 제거하여 상기 드레인 전극의 일부를 노출하는 콘택홀을 형성한다.
계속해서, 상기 콘택홀이 형성된 유기막 상에 투명한 도전성 물질을 도포한다. 상기 투명한 도전성 물질로는 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)가 있다. 이어서 상기 투명한 도전성 물질의 일부를 패턴형성 및 식각을 이 용하여 제거하여 상기 유기막의 표면의 일부 상에 화소전극을 형성한다.
따라서, 상기 하부 기판, 상기 박막 트랜지스터, 상기 스토리지 캐패시터 라인, 상기 공통전압 라인, 상기 무기 절연막, 상기 유기막 및 상기 화소전극을 포함하는 제2 기판이 형성된다.
이어서, 상부 기판 상에 블랙 매트릭스(Black Matrix)를 형성한다. 계속해서, 상기 블랙 매트릭스가 형성된 상부 기판 상에 컬러 필터를 형성한다. 이후에, 상기 블랙 매트릭스 및 상기 컬러 필터가 형성된 상부 기판 상에 투명한 도전성 물질을 도포하여 공통 전극을 형성하여 상기 제1 기판을 형성한다. 이어서, 상기 공통 전극 상에 제1 기판 및 제2 기판 사이의 셀 갭을 유지하기 위한 스페이서를 형성한다.
따라서, 상기 상부 기판, 상기 블랙 매트릭스, 상기 컬러 필터, 상기 공통 전극 및 상기 스페이서를 포함하는 제1 기판이 형성된다.
이후에, 상기 제1 기판 상의 씰라인(Seal Line)을 따라서 씰런트(Sealant)를 형성한다. 상기 씰라인은 상기 제1 기판의 주변부를 따라서 배치된다.
계속해서, 상기 제1 기판에 숏포인트(Short Point)를 형성한다. 상기 숏포인트는 상기 공통전압 라인에 대응하는 위치에 형성된다. 상기 숏포인트에 의해 상기 제1 기판의 상기 공통전극이 상기 제2 기판의 상기 공통전압 라인에 전기적으로 연결된다. 상기 숏포인트는 도전성 스페이서를 포함한다.
이어서, 상기 제1 기판 및 상기 제2 기판을 대향하여 결합한다. 계속해서, 상기 제1 기판 및 상기 제2 기판 사이에 액정층을 개재한다.
마지막으로, 상기 액정층을 밀봉한다.
그러나, 상기 숏 포인트(Short Point)를 형성하는 공정을 별도로 실시하는 경우, 공정이 복잡해져서 비용이 증가하는 문제점이 발생한다. 또한, 상기 공통전압 라인은 상기 씰런트와 분리되어 형성되기 때문에 액정 표시 장치의 크기가 증가하는 문제점이 발생한다.
또한, 상기 씰런트와 상기 유기막 사이의 부착력이 약하기 때문에 상기 제1 기판이 상기 제2 기판으로부터 박리되는 문제점이 발생한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은, 공정이 단순화되고 감소된 크기를 가지며 기판의 박리를 감소할 수 있는 액정 표시 장치를 제공하는데 있다.
본 발명의 제2 목적은, 상기 액정 표시 장치를 제조하는 데 적합한 액정 표시 장치의 제조방법을 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치는 제1 기판, 제2 기판, 액정층 및 씰런트를 포함한다. 상기 제1 기판은 상부 기판, 상기 상부 기판의 전면에 형성된 공통 전극 및 상기 상부 기판의 주변부에 형성된 씰라인을 포함한다. 상기 제2 기판은 하부 기판, 상기 하부 기판의 표면에 형성된 박막 트랜지스터, 상기 씰라인에 대응하는 부분에 형성되고 공통전압이 인가되는 공통전압 라인, 및 상기 박막 트랜지스터 및 상기 공통전압 라인이 형성된 하 부기판 상의 전면에 형성되고 상기 공통전압 라인의 일부를 노출하는 제1 개구부를 갖는 유기막을 포함하며, 상기 제1 기판에 대향한다. 상기 액정층은 상기 제1 기판 및 상기 제2 기판 사이에 개재된다. 상기 씰런트는 상기 씰라인에 대응하는 부분에 형성되며, 도전성 물질을 포함하여 상기 제1 개구부를 통해 상기 공통전극과 상기 공통전압 라인을 전기적으로 연결하고, 상기 제1 기판 및 상기 제2 기판을 결합한다.
상기 제2 목적을 달성하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치를 제조하기 위하여, 먼저 상부 기판의 주변부에 씰라인이 정의된 상기 상부 기판 의 전면에 공통전극을 형성하여 제1 기판을 형성한다. 이어서, 하부기판 상에 상기 씰라인에 대응하는 부분에 공통전압 라인을 형성한다. 계속해서, 상기 하부 기판 상에 박막 트랜지스터를 형성한다. 이후에, 상기 공통전압 라인 및 상기 박막 트랜지스터가 형성된 하부기판의 전면에 유기막을 도포한다. 계속해서, 상기 유기막의 일부를 제거하여 상기 공통전압 라인의 일부를 노출하는 제1 개구부를 형성하여 제2 기판을 형성한다. 이후에, 상기 상부기판의 상기 씰라인에 대응하는 부분에 도전성 물질을 포함하는 씰런트를 형성한다. 계속해서, 상기 씰런트를 이용하여 상기 제1 기판 및 상기 제2 기판을 결합하여 상기 제1 개구부를 통해 상기 공통전극과 상기 공통전압 라인을 전기적으로 연결한다. 마지막으로, 상기 제1 기판 및 상기 제2 기판 사이에 액정층을 개재한다.
따라서, 도전성 씰런트 및 개구부를 이용하여 공정이 단순화되고 감소된 크기를 가지며 기판의 박리를 감소할 수 있다.
이하, 본 발명에 따른 바람직한 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다.
실시예 1
도 1은 본 발명의 바람직한 제1 실시예에 따른 액정 표시 장치를 나타내는 평면도이고, 도 2는 상기 도 1에서 A-A'라인의 단면도이다.
도 1 내지 도 2를 참조하면, 액정 표시 장치는 제1 기판, 제2 기판, 액정층(108) 및 씰런트(Sealant, 122)를 포함한다. 상기 제1 기판은 상부 기판(100), 블랙 매트릭스(102), 컬러 필터(104), 공통전극(106) 및 스페이서(110)를 포함하고, 상기 제2 기판은 하부 기판(120), 박막 트랜지스터(119), 게이트 라인(118b'), 데이터 라인(118a'), 스토리지 커패시터 라인(118d), 무기 절연막(116), 유기막(114) 및 화소전극(112)을 포함한다. 상기 액정층(108)은 상기 제1 기판 및 상기 제2 기판 사이에 개재되며 씰런트(Sealant, 122)에 의해 밀봉된다.
상기 제1 기판 및 상기 제2 기판은 씰라인(Seal Line, 50) 및 표시 영역(Display Region, 70)을 포함한다. 상기 씰라인(50)은 상기 제1 기판 또는 상기 제2 기판의 주변부에 배치되고 상기 씰런트(122)가 형성된다. 상기 표시 영역(70)은 상기 씰라인(50)에 의해 정의되는 영역이며 상기 박막 트랜지스터(119), 상기 화소전극(112) 등이 형성되어 영상이 표시된다.
상기 상부 기판(100) 및 상기 하부 기판(120)은 광을 통과시킬 수 있는 투명한 재질의 유리를 사용한다. 상기 유리는 무알칼리 특성이다. 상기 유리가 알칼리 특성인 경우, 상기 유리에서 알칼리 이온이 액정 셀 중에 용출되면 액정 비저항이 저하되어 표시 특성이 변하게 되고, 상기 씰과 유리와의 부착력을 저하시키고, 박막 트랜지스터(119)의 동작에 악영향을 준다.
상기 블랙 매트릭스(102)는 상기 상부 기판(100) 상에 형성되어 광을 차단한다. 상기 블랙 매트릭스(102)가 액정을 제어할 수 없는 영역을 통과하는 광을 차단함으로써 화질을 향상시킨다. 상기 블랙 매트릭스(102)는 불투명 물질을 도포한 후 그 일부를 제거하여 형성된다.
상기 컬러 필터(104)는 상기 블랙 매트릭스(102)가 형성된 상부 기판(100) 상에 형성되어 소정의 파장의 광만을 선택적으로 투과시킨다. 컬러필터 온 어레이 기판(Color Filter On Array Substrate, COA) 구조의 액정 표시 장치의 경우, 상기 컬러필터가 상기 제2 기판 상에 형성될 수 있다.
상기 공통 전극(106)은 상기 블랙 매트릭스(102) 및 상기 컬러 필터(104)가 형성된 상부 기판(100) 상에 형성된다. 상기 공통 전극(106)은 ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide)와 같은 투명한 도전성 물질을 포함한다.
상기 스페이서(110)는 상기 공통 전극(106) 상에 형성되어 상기 제1 기판 및 상기 제2 기판 사이의 셀 갭을 유지한다.
상기 박막 트랜지스터(119)는 상기 하부 기판 상에 형성되며 소오스 전극(118a), 게이트 전극(118b), 드레인 전극(118c)을 포함한다. 상기 박막 트랜지스터(119)는 상기 하부 기판(120) 상에 증착(deposition), 패턴 형성(patterning) 및 식각(etching) 공정을 통해 형성된다.
상기 게이트 전극(118b)은 게이트 절연막(126)에 의해 상기 소오스 전극(118a) 및 상기 드레인 전극(118c)과 분리된다. 상기 게이트 절연막(126)상의 상기 게이트 전극(118b)에 대응하는 부분에는 아몰퍼스 실리콘 패턴(Amorphous Silicon Pattern)이 배치되고, 상기 아몰퍼스 실리콘 패턴 상에는 두 개의 서로 이격된 N+ 아몰퍼스 실리콘 패턴(N+ Amorphous Silicon Pattern)이 배치된다. 상기 소오스 전극(118a) 및 상기 드레인 전극(118c)은 각각 상기 두 개의 서로 이격된 N+ 아몰퍼스 실리콘 패턴 상에 배치된다.
상기 게이트 라인(118b')은 상기 박막 트랜지스터(119)의 상기 게이트 전극(118b)에 연결되어 구동 회로(도시되지 않음)에서 출력된 선택신호를 상기 박막 트랜지스터(119)에 전달하고, 상기 데이터 라인(118a')은 상기 박막 트랜지스터(119)의 소오스 전극(118a)에 연결되어 상기 구동 회로(도시되지 않음)에서 출력된 데이터 전압을 상기 박막 트랜지스터(119)에 전달한다. 상기 드레인 전극(118c)은 콘택홀을 통해 상기 화소 전극(112)과 연결된다.
상기 스토리지 커패시터 라인(118d)은 상기 하부 기판(120) 상에 형성되어 상기 드레인 전극(118c)의 일부와 중첩되어 스토리지 커패시터를 형성한다. 상기 스토리지 커패시터는 상기 공통전극(106) 및 상기 화소전극(112) 사이의 전위차를 유지시켜준다.
상기 무기 절연막(116)은 상기 박막 트랜지스터(119)를 상기 액정층과 절연한다.
상기 유기막(114)은 상기 무기 절연막(116) 상에 형성되어 상기 박막 트랜지 스터(119)를 상기 액정층 또는 상기 화소전극(112)과 절연한다. 또한 상기 유기막(114)의 두께에 의해 상기 화소전극(112)과 상기 공통전극(106) 사이의 거리가 조절되어 상기 화소전극(112)과 상기 공통전극(106) 사이에 배치되는 액정층(108)의 두께가 조절된다. 상기 유기막(114)은 상기 박막 트랜지스터(119) 또는 상기 스토리지 커패시터 라인(118d) 등에 의해 생기는 굴곡을 평탄하게 하는 역할도 한다.
상기 유기막(114)은 상기 드레인 전극(118c)의 일부를 노출하는 콘택홀 및 상기 공통전압 라인(118e)의 일부를 노출하는 제1 개구부(130)를 포함한다. 상기 제1 개구부(130)의 위치는 상기 씰라인(50)내의 상기 공통전압 라인(118e)에 대응하는 부분에 형성된다. 또한, 상기 공통전극(106) 자체의 저항에 의한 영향을 감소하기 위하여, 상기 제1 개구부(130)는 복수개가 형성될 수 있다. 바람직하게는, 상기 제1 개구부(130)는 상기 씰라인(50)의 코너부분에 각각 배치된다.
상기 화소 전극(112)은 상기 유기막(114) 표면의 일부 및 상기 콘택홀의 내면 상에 형성되고 콘택홀을 통해 상기 박막 트랜지스터(119)의 드레인 전극(118c)에 연결된다. 상기 화소 전극(112)은 상기 공통 전극(106)과의 사이에 인가된 전압에 의해 상기 액정층(108) 내의 액정을 제어하여 광의 투과를 조절한다.
반투과형 액정 표시 장치의 경우, 상기 화소 전극(112)이 형성되는 부위에 하부에서 입사되는 광을 통과시키기 위한 투과창(미도시)이 형성될 수 있다.
상기 공통전압 라인(118e)은 공통전압을 제공한다. 상기 공통전압 라인(118e)은 상기 스토리지 캐패시터 라인(118d)과 전기적으로 연결되고, 후술할 도전성 실런트(122)에 의해 상기 공통전압 라인(118e)과 전기적으로 연결된다.
상기 씰런트(122)는 상기 씰라인(50)내에 배치되고 도전성 물질을 포함한다. 상기 도전성 물질은 금속 분말을 포함한다. 바람직하게는, 상기 금속으로는 산화가 잘 되지 않는 금, 백금, 은, 구리 등을 포함한다. 상기 씰런트(122)는 상기 제1 개구부(130)를 통해 상기 공통전극(106) 및 상기 공통전압 라인(118e)을 전기적으로 연결한다.
상기 액정층(108)은 상기 제1 기판(100)과 상기 제2 기판(120) 사이에 개재된다. 상기 액정층(108)은 상기 공통 전극(106) 및 상기 화소 전극(112)에 의해 형성된 전계에 의해 제어되어 광의 투과를 조절한다.
도 3a 내지 도 3k는 본 발명의 바람직한 제1 실시예에 따른 액정 표시 장치의 제조방법을 나타내는 단면도이다.
도 3a를 참조하면, 먼저 상기 상부기판(100) 상에 상기 씰라인(50) 및 상기 표시 영역(70)을 정의한다. 상기 씰라인(50)은 상기 상부기판(100)의 주변부를 따라서 배치되고, 상기 표시 영역(70)은 상기 씰라인(50)에 의해 정의되는 영역이다.
도 3b를 참조하면, 이어서 상기 상부기판(100) 상에 상기 블랙 매트릭스(102)를 형성한다. 상기 블랙 매트릭스(102)는 불투명한 물질을 상기 상부 기판 상에 도포한 후에 일부를 제거하여 형성한다.
계속해서, 상기 블랙 매트릭스(102)가 형성된 상부 기판(100) 상에 컬러 필터(104)를 형성한다. 상기 컬러 필터를 형성하기 위해서, 특정한 파장의 광만을 통과시키는 물질을 상기 블랙 매트릭스(102)가 형성된 상부 기판(100)의 전면에 도포 한 후 그 일부를 제거하는 공정을 반복한다. 이때, 상기 컬러 필터를 형성하기 위해서 별도의 물질을 증착하지 않고, 상기 상부 기판(100) 자체를 염색할 수도 있다.
도 3c를 참조하면, 이후에 상기 블랙 매트릭스(102) 및 상기 컬러 필터(104)가 형성된 상부 기판(100) 상에 투명한 도전성 물질인 ITO, IZO 등을 도포하여 공통 전극(106)을 형성한다.
계속해서, 상기 공통 전극(106) 상에 상기 제1 기판 및 상기 제2 기판 사이의 셀 갭을 유지하기 위한 상기 스페이서(110)를 형성한다. 상기 스페이서(110)는 포토 레지스트의 도포, 노광 및 현상을 통해서 형성된다.
따라서, 상기 상부 기판(100), 상기 블랙 매트릭스(102), 상기 컬러 필터(104), 상기 공통전극(106) 및 상기 스페이서(110)를 포함하는 제1 기판이 형성된다.
도 3d를 참조하면, 이어서 상기 하부기판(120) 상에 상기 게이트 전극(118b), 상기 게이트 라인(118b'), 상기 스토리지 커패시터 라인(118d) 및 상기 공통전압 라인(118e)을 형성한다. 상기 게이트 전극(118b), 상기 게이트 라인(118b'), 상기 스토리지 커패시터 라인(118d) 및 상기 공통전압 라인(118e)은 도전성 물질의 증착, 패턴 형성 및 식각을 이용하여 형성된다.
도 3e를 참조하면, 이어서 상기 게이트 전극(118b), 상기 게이트 라인(118b'), 상기 스토리지 커패시터 라인(118d) 및 상기 공통전압 라인(118e)이 형성된 하부기판(120) 상에 게이트 절연막(126), 아몰퍼스 실리콘층 및 N+ 아몰퍼 스 실리콘층을 차례로 도포한 후 패터닝하여 상기 아몰퍼스 실리콘 패턴 및 상기 N+ 아몰퍼스 실리콘 패턴들을 형성한다.
이후에, 상기 게이트 절연막(126) 상에 소오스 전극(118a) 및 드레인 전극(118c)을 형성한다. 상기 드레인 전극(118c)의 일부는 상기 스토리지 커패시터 라인(118d)과 중첩되어 스토리지 커패시터를 형성한다. 상기 소오스 전극(118a) 및 상기 드레인 전극(118c)은 도전성 물질의 증착, 패턴형성 및 식각 공정을 이용하여 형성된다.
계속해서, 상기 박막 트랜지스터(119), 상기 스토리지 커패시터 라인(118d) 및 상기 공통전압 라인(118e)이 형성된 하부 기판(120)의 전면에 무기 절연막(116)을 도포한다. 바람직하게는, 상기 무기 절연막(116)은 실리콘 질화물을 포함한다.
도 3f를 참조하면, 이어서 상기 무기 절연막(116) 상에 유기막(114)을 도포한다. 바람직하게는, 상기 유기막(114)은 포토 레지스트를 포함하며, 자외선 등의 광이 조사되면 분해된다.
도 3g를 참조하면, 이후에 마스크를 이용하여 상기 유기막(114)을 노광한다. 상기 마스크는 투명한 부분 및 불투명한 부분을 포함한다. 이때, 상기 마스크의 불투명한 부분에 대응하는 유기막(114)의 일부에는 광이 차단되고, 상기 마스크의 투명한 부분에 대응하는 유기막(114)의 일부에는 광이 조사된다. 상기 유기막의 상기 광이 차단된 부분에는 고분자화합물이 그대로 존재하지만, 상기 광이 조사된 부분에는 고분자화합물이 분해된다.
상기 마스크의 상기 투명한 부분은 상기 드레인 전극(118c)의 일부 및 상기 씰라인(50)내의 상기 공통전압 라인(118e)의 일부에 대응된다. 바람직하게는, 상기 투명한 부분은 상기 드레인 전극(118c)의 일부 및 상기 씰라인(50)의 코너부분에 각각 배치된다.
계속해서, 상기 노광된 유기막(114)을 현상한다. 상기 현상에 의해, 상기 고분자화합물이 존재하는 부분은 그대로 잔류하지만, 상기 고분자화합물이 분해된 부분은 제거되어 상기 드레인 전극(118c)의 일부 및 상기 공통전압 라인(118e)의 일부에 대응하는 상기 무기 절연막(116)의 일부가 노출된다.
이후에, 상기 노출된 무기 절연막(116)의 일부를 사진식각공정을 이용하여 제거하여 상기 드레인 전극(118c)의 일부를 노출하는 콘택홀 및 상기 공통전압 라인(118e)의 일부를 노출하는 제1 개구부(130)를 형성한다.
도 3h를 참조하면, 이어서 상기 콘택홀이 형성된 유기막(114) 상에 ITO 또는 IZO와 같은 투명한 도전성 물질을 도포한다. 이후에, 상기 투명한 도전성 물질의 일부를 패턴형성 및 식각공정을 통해 제거하여 상기 유기막(114)의 표면의 일부 및 상기 콘택홀의 내면 상에 상기 드레인 전극(118c)과 접촉하는 화소전극(112)을 형성한다.
따라서, 상기 하부 기판(120), 상기 박막 트랜지스터(119), 상기 스토리지 커패시터 라인(118d), 상기 게이트 라인(118b'), 상기 공통전압 라인(118e), 상기 무기 절연막(116), 상기 유기막(114) 및 상기 화소전극(112)을 포함하는 제2 기판이 형성된다.
도 3i를 참조하면, 계속해서 상기 제1 기판의 상기 씰라인(50)에 대응하는 상기 공통전극(106)의 일부 상에 상기 씰런트(122)를 형성한다. 상기 씰런트는 액정 표시 장치의 크기가 작은 경우에는 스크린 프린트(Screen Print) 방법 등을 사용하여 형성되고, 액정 표시 장치의 크기가 큰 경우에는 디스펜서 노즐(Dispenser Nozzle) 방법 등을 사용하여 형성된다. 이때, 상기 씰런트(122)는 상기 제1 기판이 아닌 상기 제2 기판 상에 형성되거나, 상기 제1 기판 및 상기 제2 기판이 결합된 상태에서 주입 등에 의해 형성될 수도 있다.
도 3j를 참조하면, 이어서 상기 제1 기판 및 상기 제2 기판을 대향하여 결합한다. 상기 결합된 제1 기판 및 제2 기판의 상기 씰런트(122)에 열을 가하거나 자외선을 조사하여 상기 씰런트(122)가 상기 제2 기판에 부착되도록 한다. 상기 결합된 씰런트(122)의 일부는 상기 제1 개구부(130)를 통해 상기 공통전압 라인(118e)에 전기적으로 연결된다.
상기 결합에 의해 상기 제2 기판의 상기 화소전극(112)은 상기 제1 기판의 상기 컬러 필터(104)에 대향한다. 상기 제1 기판 및 상기 제2 기판 사이의 셀 갭은 상기 스페이서(110)에 의해 유지된다.
도 3k를 참조하면, 계속해서 상기 제1 기판 및 상기 제2 기판 사이에 액정층(108)을 개재한 후 밀봉한다. 상기 액정층(108)은 진공 주입(Vacuum Injection) 방식 또는 적하(Dropping) 방식에 의해 형성될 수 있다. 상기 적하 방식에 의하는 경우 상기 액적층(108)의 적하 후에 상기 제1 기판을 상기 제2 기판과 결합한다.
따라서, 상기 도전성 씰런트(122) 및 상기 제1 개구부(130)를 이용하여 별도 의 숏포인트 공정없이 상기 공통전극(106)에 공통전압을 인가할 수 있으며, 상기 공통전압 라인(118e)을 상기 씰라인(50) 내에 형성할 수 있어서 액정 표시 장치의 크기가 감소한다.
실시예 2
도 4는 본 발명의 바람직한 제2 실시예에 따른 액정 표시 장치를 나타내는 평면도이고, 도 5는 상기 도 4에서 B-B'라인의 단면도이다.
본 실시예에서는 제2 개구부(132a, 132b)를 제외한 나머지 구성 요소들은 실시예 1과 동일하므로 중복된 부분에 대해서는 상세한 설명을 생략한다.
씰런트(Sealant)에 의해 제1 기판 및 제2 기판을 결합하는 경우 상기 씰런트와 상기 제1 기판의 공통전극 사이의 접착력에 비해 상기 씰런트와 상기 제2 기판의 유기막 사이의 접착력이 작다. 상기 부족한 접착력에 의해 상기 씰런트 및 상기 유기막이 쉽게 박리되어 액정이 누설되는 문제점이 발생한다.
상기 씰런트 및 상기 제2 기판의 하부기판 사이의 접착력은 상기 유기막과의 접착력에 비해 크지만, 상기 씰런트 만으로는 상기 제1 기판 및 상기 제2 기판 사이의 셀 갭을 유지하기가 어렵고 단차(Step)문제 등이 발생한다.
본 발명의 바람직한 제2 실시예에서는, 상기 유기막에 상기 제2 개구부를 형성하여 상기 씰런트의 일부가 상기 하부기판 상에 직접 접촉하여 상기 씰런트의 박리를 감소한다.
특히, 상기 박리가 액정 표시 장치의 코너부분에서 주로 발생하므로 상기 제2 개구부는 상기 액정 표시 장치의 코너부분에 인접하는 것이 바람직하다.
도 4 내지 도 5를 참조하면, 액정 표시 장치는 제1 기판, 제2 기판, 액정층(108) 및 씰런트(Sealant, 122)를 포함한다. 상기 제1 기판은 상부 기판(100), 블랙 매트릭스(102), 컬러 필터(104), 공통전극(106) 및 스페이서(110)를 포함하고, 상기 제2 기판은 하부 기판(120), 박막 트랜지스터(119), 게이트 라인(118b'), 데이터 라인(118a'), 스토리지 커패시터 라인(118d), 무기 절연막(116), 유기막(114) 및 화소전극(112)을 포함한다. 상기 액정층(108)은 상기 제1 기판 및 상기 제2 기판 사이에 개재되며 씰런트(Sealant, 122)에 의해 밀봉된다. 상기 제1 기판 및 상기 제2 기판은 씰라인(Seal Line, 50) 및 표시 영역(Display Region, 70)을 포함한다.
상기 박막 트랜지스터(119)는 소오스 전극(118a), 게이트 전극(118b) 및 드레인 전극(118c)을 포함한다.
상기 유기막(114)은 상기 드레인 전극(118c)의 일부를 노출하는 콘택홀, 상기 공통전압 라인(118e)의 일부를 노출하는 제1 개구부(130) 및 상기 하부기판(120)의 일부를 노출하는 제2 개구부(132a, 132b)를 포함한다. 상기 제2 개구부(132a, 132b)의 위치는 상기 씰라인(50)내에 상기 게이트 라인(118b'), 상기 데이터 라인(118a'), 상기 공통전압 라인(118e)등이 존재하지 않는 부분에 대응하여 형성된다. 또한, 상기 씰런트(122) 및 상기 하부기판(120) 사이의 접착력을 증가하기 위하여, 상기 제2 개구부(132a, 132b)는 복수개가 형성될 수 있다. 바람직하게는, 상기 제2 개구부(132a, 132b)는 상기 씰라인(50)의 코너부분에 각각 2개씩 배치된다.
상기 씰런트(122)는 상기 씰라인(50)내에 배치되고 도전성 물질을 포함한다. 상기 씰런트(122)는 상기 제1 개구부(130)를 통해 상기 공통전극(106) 및 상기 공통전압 라인(118e)을 전기적으로 연결하고, 상기 제2 개구부(132a, 132b)를 통해 상기 하부기판(120)과 접촉한다.
도 6a 내지 도 6k는 본 발명의 바람직한 제2 실시예에 따른 액정 표시 장치의 제조방법을 나타내는 단면도이다.
도 6a 내지 6c를 참조하면, 먼저 상기 상부기판(100) 상에 상기 씰라인(50) 및 상기 표시 영역(70)을 정의한다. 이어서 상기 상부기판(100) 상에 상기 블랙 매트릭스(102), 상기 컬러 필터(104), 상기 공통 전극(106) 및 상기 스페이서(110)를 형성하여 제1 기판을 형성한다.
도 6d, 6e를 참조하면, 이어서 상기 하부기판(120) 상에 상기 게이트 전극(118b), 상기 게이트 라인(118b'), 상기 스토리지 커패시터 라인(118d) 및 상기 공통전압 라인(118e), 게이트 절연막(126), 아몰퍼스 실리콘 패턴, N+ 아몰퍼스 실리콘 패턴들, 상기 소오스 전극(118a), 상기 드레인 전극(118c) 및 상기 무기 절연막(116)을 형성한다.
도 6f 및 6g를 참조하면, 이어서 상기 무기 절연막(116) 상에 유기막(114)을 도포하고, 마스크를 이용하여 상기 유기막(114)을 노광한다. 상기 마스크는 투명한 부분 및 불투명한 부분을 포함한다.
상기 마스크의 상기 투명한 부분은 상기 드레인 전극(118c)의 일부, 상기 씰라인(50)내의 상기 공통전압 라인(118e)의 일부 및 상기 씰라인 내의 상기 게이트 라인(118b'), 상기 데이터 라인(118a'), 상기 공통전압 라인(118e)등이 존재하지 않는 부분 중의 일부에 대응된다. 바람직하게는, 상기 투명한 부분은 상기 드레인 전극(118c)의 일부 및 상기 씰라인(50)의 코너부분에 각각 배치된다.
계속해서, 상기 노광된 유기막(114)을 현상하여 상기 드레인 전극(118c)의 일부, 상기 공통전압 라인(118e)의 일부 및 상기 라인들(118b', 118a', 118e)이 존재하지 않는 부분중의 일부에 대응하는 상기 무기 절연막(116)의 일부가 노출된다.
이후에, 상기 노출된 무기 절연막(116)의 일부를 사진식각공정을 이용하여 제거하여 상기 드레인 전극(118c)의 일부를 노출하는 콘택홀, 상기 공통전압 라인(118e)의 일부를 노출하는 제1 개구부(130) 및 상기 라인들(118b', 118a', 118e)이 존재하지 않는 부분중의 일부를 노출하는 제2 개구부(132a, 132b)를 형성한다.
도 6h를 참조하면, 이어서 상기 콘택홀이 형성된 유기막(114) 상에 화소전극(112)을 형성하여 상기 하부 기판(120), 상기 박막 트랜지스터(119), 상기 스토리지 커패시터 라인(118d), 상기 게이트 라인(118b'), 상기 공통전압 라인(118e), 상기 무기 절연막(116), 상기 유기막(114) 및 상기 화소전극(112)을 포함하는 제2 기판이 형성된다.
도 6i를 참조하면, 계속해서 상기 제1 기판의 상기 씰라인(50)에 대응하는 상기 공통전극(106)의 일부 상에 상기 씰런트(122)를 형성한다.
도 6j를 참조하면, 이어서 상기 제1 기판 및 상기 제2 기판을 대향하여 결합한다. 상기 결합된 씰런트(122)의 일부는 상기 제1 개구부(130)를 통해 상기 공통 전압 라인(118e)에 전기적으로 연결되고, 상기 제2 개구부(132a, 132b)를 통해 상기 하부 기판(120)과 접촉된다.
도 6k를 참조하면, 계속해서 상기 제1 기판 및 상기 제2 기판 사이에 액정층(108)을 개재한 후 밀봉한다.
따라서, 상기 제2 개구부(132a, 132b)를 이용하여 상기 씰런트(122)의 일부를 상기 하부기판(120)에 직접 접촉시켜서 제1 기판의 박리를 방지한다. 또한, 상기 씰런트(122)의 일부가 돌출되어서 상기 씰런트(122) 및 상기 유기막(114) 사이의 접촉면적이 증가한다.
상기와 같은 본 발명에 따르면, 도전성 씰런트 및 개구부를 이용하여 공정이 단순화되고 감소된 크기를 가지며 기판의 박리를 감소할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (11)

  1. 상부 기판, 상기 상부 기판의 전면에 형성된 공통 전극 및 상기 상부 기판의 주변부에 배치된 씰라인을 포함하는 제1 기판;
    하부 기판과, 상기 하부 기판의 표면에 형성된 박막 트랜지스터와, 상기 씰라인에 대응하는 부분에 형성되고 공통전압이 인가되는 공통전압 라인과, 상기 공통전압 라인의 일부를 노출하는 제1 개구부를 가지며 상기 박막 트랜지스터 및 상기 공통전압 라인이 형성된 하부기판 상의 전면에 형성된 유기막을 포함하며, 상기 제1 기판에 대향하는 제2 기판;
    상기 제1 기판 및 상기 제2 기판 사이에 개재된 액정층; 및
    상기 씰라인에 대응하는 부분에 형성되며, 도전성 물질을 포함하여 상기 제1 개구부를 통해 상기 공통전극과 상기 공통전압 라인을 전기적으로 연결하고, 상기 제1 기판 및 상기 제2 기판을 결합하는 씰런트를 포함하는 액정 표시 장치.
  2. 제1항에 있어서, 상기 도전성 물질은 금속 분말을 포함하는 것을 특징으로 하는 액정 표시 장치.
  3. 제2항에 있어서, 상기 금속은 금, 백금, 은 또는 구리를 포함하는 것을 특징으로 하는 액정 표시 장치.
  4. 제1항에 있어서, 상기 제1 개구부는 상기 액정 표시 장치의 코너에 인접하는 것을 특징으로 하는 액정 표시 장치.
  5. 제1항에 있어서, 상기 유기막은 상기 하부기판의 일부를 노출하는 제2 개구부를 포함하는 것을 특징으로 하는 액정 표시 장치.
  6. 제5항에 있어서, 상기 제2 개구부는 상기 액정 표시 장치의 코너에 인접하는 것을 특징으로 하는 액정 표시 장치.
  7. 제5항에 있어서, 상기 제2 개구부는 복수개인 것을 특징으로 하는 액정 표시 장치.
  8. 상부 기판 상에 전면에 배치된 공통전극 및 상기 상부 기판의 주변부에 배치된 씰라인을 포함하는 제1 기판을 형성하는 단계;
    하부기판 상에 상기 씰라인에 대응하는 부분에 공통전압 라인을 형성하는 단계;
    상기 공통전압라인이 형성된 하부 기판 상에 박막 트랜지스터를 형성하는 단계;
    상기 공통전압 라인 및 상기 박막 트랜지스터가 형성된 하부기판의 전면에 유기막을 도포하는 단계;
    상기 유기막의 일부를 제거하여 상기 공통전압 라인의 일부를 노출하는 제1 개구부를 포함하는 제2 기판을 형성하는 단계;
    상기 상부기판의 상기 씰라인에 대응하는 부분에 도전성 물질을 포함하는 씰런트를 형성하는 단계;
    상기 씰런트를 이용하여 상기 제1 기판 및 상기 제2 기판을 결합하여 상기 제1 개구부를 통해 상기 공통전극과 상기 공통전압 라인을 전기적으로 연결하는 단계; 및
    상기 제1 기판 및 상기 제2 기판 사이에 액정층을 개재하는 단계를 포함하는 액정 표시 장치의 제조방법.
  9. 제8항에 있어서, 상기 도전성 물질은 금속 분말을 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
  10. 제9항에 있어서, 상기 금속은 금, 백금, 은 또는 구리를 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
  11. 제8항에 있어서, 상기 제2 기판을 형성하는 단계는
    상기 유기막의 일부를 제거하여 상기 하부기판의 일부를 노출하는 제2 개구부를 형성하는 단계를 포함하는 액정 표시 장치의 제조방법.
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