KR101044486B1 - 반도체 소자의 레지스터 및 그 제조방법 - Google Patents

반도체 소자의 레지스터 및 그 제조방법 Download PDF

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Abstract

본 발명은 레지스터의 저항을 안정적으로 확보할 수 있는 반도체 소자의 레지스터 및 그 제조방법에 관한 것이다.
본 발명에 따른 반도체 소자의 레지스터는 소자 분리막 및 활성 영역을 포함하는 반도체 기판, 활성 영역의 상부에 적층된 게이트 절연막 및 제1 폴리 실리콘막, 소자 분리막의 상부에 형성된 제1 패턴 및 제1 패턴보다 높은 높이로 제1 폴리 실리콘막의 상부에 형성된 제2 패턴으로 분리되어 형성된 제2 폴리 실리콘막, 제1 패턴을 덮도록 소자 분리막 상에 형성된 제1 층간 절연막, 제1 층간 절연막 상부에 형성된 제2 층간 절연막, 제1 패턴이 노출되도록 제1 및 제2 층간 절연막에 형성된 콘택홀, 및 콘택홀 내부를 채우며 제1 패턴에 연결된 콘택 플러그를 포함한다.
폴리 레지스터, 저항, 컨트롤 게이트, 단차

Description

반도체 소자의 레지스터 및 그 제조방법{Resistor of semiconductor device and manufacturing method of the same}
본 발명은 반도체 소자의 레지스터 및 그 제조방법에 관한 것으로, 특히 주변 영역의 레지스터를 구성하기 위한 반도체 소자의 레지스터 및 그 제조방법에 관한 것이다.
반도체 소자는 메모리 셀 어레이 영역 및 주변 영역을 포함한다. 메모리 셀 어레이 영역은 데이터를 저장하기 위한 다수의 메모리 셀이 형성되는 영역이다. 주변 영역은 레지스터를 갖는 전원 공급 회로와 메모리 셀의 프로그램, 소거 및 독출 동작을 제어하기 위한 제어 회로등을 구성하는 회로 소자들이 형성되는 영역이다.
일반적으로 주변 영역에 형성되는 레지스터는 크게 접합(junction) 레지스터, 폴리 레지스터, 및 메탈 레지스터를 이용하여 구성할 수 있다. 이들 중 접합 레지스터는 온도에 민감하며 선폭(width)이 좁아서 저항값의 변화가 크다. 또한 메탈 레지스터는 저항값이 낮아서 저항값이 큰 레지스터를 구성하는데 어려움이 있 다. 이에 따라 저항값이 큰 레지스터를 구성하는 데는 온도 및 전압에 대한 변화가 적은 폴리 레지스터를 이용하는 것이 바람직하다.
도 1은 폴리 레지스터를 설명하기 위한 평면도이다. 그리고 도 2는 도 1에 도시된 선 "I-I'"를 따라 절취하여 나타낸 단면도이다. 이하의 도면에서는 메모리 셀 어레이 영역을 별도로 도시하진 않았으나, 폴리 레지스터는 메모리 셀 어레이 영역에 메모리 셀들을 형성하는 공정을 이용하여 형성한다.
도 1 및 도 2를 참조하면, 반도체 기판(11)은 소자 분리막(17)이 형성되는 소자 분리 영역(B), 및 소자 분리막(17)이 형성되지 않은 영역으로서 소자 분리막(17)과 나란하게 배치된 활성 영역(A)을 포함한다. 활성 영역(A)의 상부에는 게이트 절연막(13) 및 제1 폴리 실리콘막(15)이 적층된다. 또한 게이트 절연막(13) 및 제1 폴리 실리콘막(15)을 사이에 두고 활성 영역(A)의 상부에는 유전체막(19), 제2 폴리 실리콘막(21) 및 금속 실리사이드막(22)이 적층된다. 유전체막(19), 제2 폴리 실리콘막(21) 및 금속 실리사이드막(22)의 적층 구조는 활성 영역(A)의 상부 뿐 아니라 소자 분리 영역(B)의 상부에도 형성된다. 한편, 유전체막(19), 제2 폴리 실리콘막(21) 및 금속 실리사이드막(22)의 적층 구조는 제1 폴리 실리콘(15)이 노출될 수 있도록 분리된 패턴으로 형성된다.
유전체막(19), 제2 폴리 실리콘막(21) 및 금속 실리사이드막(22)의 적층 구조 및 제1 폴리 실리콘막(15)이 형성된 반도체 기판(11)의 상부에는 층간 절연막(23)이 형성된다. 층간 절연막(23)은 유전체막(19), 제2 폴리 실리콘막(21) 및 금속 실리사이드막(22)의 적층 구조들 사이의 제1 폴리 실리콘막(15)을 노출시키는 콘택홀(25)을 포함한다. 그리고 층간 절연막(23)에 포함된 콘택홀(25) 내부에는 제1 폴리 실리콘막(15)에 연결되는 콘택 플러그(27)가 형성된다. 콘택 플러그(27)는 층간 절연막(23)의 상부에 형성될 메탈 라인(미도시)과 연결된다. 즉, 콘택 플러그(27)은 메탈 라인과 저항으로 이용되는 제1 폴리 실리콘막(15)을 전기적으로 연결시킨다.
상기에서 제1 폴리 실리콘막(15), 유전체막(19), 제2 폴리 실리콘막(21) 및 금속 실리사이드막(22)은 메모리 셀 어레이 영역에 메모리 셀 게이트를 형성할 때 이용되는 막들이다. 보다 구체적으로 낸드 플래시 메모리 소자의 메모리 셀 게이트는 플로팅 게이트, 유전체막(19), 컨트롤 게이트가 적층된 구조로 형성된다. 제1 폴리 실리콘막(15)은 플로팅 게이트로 이용되는 도전막이며, 제2 폴리 실리콘막(21) 및 금속 실리사이드막(22)은 컨트롤 게이트로 이용되는 도전막이다. 특히, 금속 실리사이드막(22)은 컨트롤 게이트의 저항을 개선하기 위해 적용되는 도전막이다.
플로팅 게이트에는 파울러-노드하임(Fowler-Nordheim; FN) 터널링 현상을 이용하여 전자가 주입됨으로써 데이터 프로그램이 수행된다. 이에 따라 플로팅 게이트로 이용되는 제1 폴리 실리콘막(15)은 반도체 소자의 특성과 밀접한 연관성을 가지고 있기 때문에 저항이 변경될 가능성이 크다. 예를 들어 비정상적으로 프로그램되는 셀이 발생하는 것을 개선하기 위해 제1 폴리 실리콘막(15)에 도핑되는 불순물 농도를 조절할 경우 저항이 변경될 수 있다. 이에 따라 제1 폴리 실리콘막(15)을 이용하여 레지스터를 구성할 경우 안정적인 저항을 유지하기 어려우며, 안정 적 인 저항을 확보하기 위해서는 제1 폴리 실리콘막(15)을 이용하여 형성된 레지스터의 레이아웃 및 회로 설계를 변경해야 하는 번거로움이 있다.
또한 제1 폴리 실리콘막(15)은 소자 분리막(17)이 형성될 영역을 정의하는 트렌치를 식각할 때 형성되므로 그 선폭을 제어하기 어렵다. 이에 따라 제1 폴리 실리콘막(15)을 레지스터로 이용할 경우 저항에 대한 제어 능력이 떨어진다.
본 발명은 레지스터의 저항을 안정적으로 확보할 수 있는 반도체 소자의 레지스터 및 그 제조방법을 제공한다.
본 발명에 따른 반도체 소자의 레지스터는 소자 분리막 및 활성 영역을 포함하는 반도체 기판, 활성 영역의 상부에 적층된 게이트 절연막 및 제1 폴리 실리콘막, 소자 분리막의 상부에 형성된 제1 패턴 및 제1 패턴보다 높은 높이로 제1 폴리 실리콘막의 상부에 형성된 제2 패턴으로 분리되어 형성된 제2 폴리 실리콘막, 제1 패턴을 덮도록 소자 분리막 상에 형성된 제1 층간 절연막, 제1 층간 절연막 상부에 형성된 제2 층간 절연막, 제1 패턴이 노출되도록 제1 및 제2 층간 절연막에 형성된 콘택홀, 및 콘택홀 내부를 채우며 제1 패턴에 연결된 콘택 플러그를 포함한다.
본 발명에 따른 반도체 소자의 레지스터 제조방법은 소자 분리 영역 및 활성 영역을 포함하는 반도체 기판의 활성 영역의 상부에 게이트 절연막 및 제1 폴리 실리콘막을 형성하고, 소자 분리 영역에 소자 분리막을 형성하는 단계, 제1 폴리 실리콘막 및 소자 분리막의 상부에 제2 폴리 실리콘막을 형성하는 단계, 제2 폴리 실리콘막을 식각하여 제2 폴리 실리콘막을 소자 분리막의 상부에 형성된 제1 패턴 및 제1 패턴보다 높은 높이로 제1 폴리 실리콘막의 상부에 형성된 제2 패턴으로 분리하는 단계, 제1 패턴을 덮도록 소자 분리막 상에 제1 층간 절연막을 형성하는 단계, 제1 층간 절연막 상부에 제2 층간 절연막을 형성하는 단계, 제1 및 제2 층간 절연막에 제1 패턴이 노출시키는 콘택홀을 형성하는 단계, 및 콘택홀 내부에 제1 패턴에 연결된 콘택 플러그를 형성하는 단계를 포함한다.
소자 분리 영역 및 활성 영역을 포함하는 반도체 기판의 상기 활성 영역의 상부에 게이트 절연막 및 제1 폴리 실리콘막을 형성하고, 소자 분리 영역에 소자 분리막을 형성하는 단계는 소자 분리 영역 및 활성 영역의 상부에 게이트 절연막 및 제1 폴리 실리콘막을 적층하는 단계, 제1 폴리 실리콘막, 게이트 절연막 및 반도체 기판의 소자 분리 영역을 식각하는 단계, 소자 분리 영역에 소자 분리막을 형성하는 단계, 및 소자 분리막의 높이를 제1 폴리 실리콘막보다 낮추는 단계를 포함한다.
소자 분리막은 제1 폴리 실리콘막보다 낮게 형성되어 제1 폴리 실리콘막 및 소자 분리막 사이에 단차가 형성되며, 제1 폴리 실리콘막 및 소자 분리막의 상부에 제2 폴리 실리콘막을 형성하는 단계에서 단차에 의해 제1 폴리 실리콘막 상부에서보다 소자 분리막의 상부에서 제2 폴리 실리콘막이 낮게 형성된다.
단차는 500Å 내지 1500Å으로 형성되는 것이 바람직하다.
제2 폴리 실리콘막을 형성하기 전, 소자 분리막 및 제1 폴리 실리콘막의 상부에 유전체막을 형성하는 단계, 및 소자 분리막의 상부에 형성된 유전체막을 제거하는 단계를 포함한다.
소자 분리막의 상부에 형성된 유전체막을 제거하는 단계는 제1 폴리 실리콘막의 상부에 형성된 유전체막 상에 캡핑막을 형성하는 단계, 및 캡핑막을 베리어로 이용하여 유전체막을 식각하는 단계를 포함한다.
제2 폴리 실리콘막을 형성하는 단계 이후 제2 폴리 실리콘막을 제1 및 제2 패턴으로 분리하는 단계 이전, 소자 분리막의 상부에 형성된 제2 폴리 실리콘막을 식각하는 단계를 실시한다.
소자 분리막 상에 제1 층간 절연막을 형성하는 단계는 소자 분리막 및 제2 패턴의 상에 제1 층간 절연막을 형성하는 단계, 제2 패턴이 노출되도록 제1 층간 절연막의 표면을 평탄화하는 단계, 및 제2 패턴의 표면에 금속 실리사이드막을 형성하는 단계를 포함한다.
제1 층간 절연막의 표면을 평탄화하는 단계 이 후 상기 금속 실리사이드막을 형성하는 단계 이전 제2 패턴의 측면이 노출되도록 제1 층간 절연막의 높이를 낮추는 단계를 더 포함한다.
제2 폴리 실리콘막을 형성하는 단계에서 제2 폴리 실리콘막은 700Å 내지 2000Å의 두께로 형성되는 것이 바람직하다.
본 발명은 메모리 셀 게이트의 유전체막 상부에 형성되는 폴리 실리콘막을 이용하여 레지스터를 구성한다. 여기서, 메모리 셀 게이트의 유전체막 상부에 형성되는 폴리 실리콘막은 셀 특성 제어와 무관하다. 이에 따라 본 발명은 셀 특성 제어와 상관없이 안정적인 저항을 확보할 수 있다. 그리고 본 발명은 유전체막 하부에 형성되는 폴리 실리콘막의 불순물 도핑 농도등을 변경하더라도 안정적인 저항 확보를 위해 레지스터의 레이아웃 및 회로 설계를 변경할 필요가 없다.
본 발명은 안정적인 저항을 확보할 수 있으므로 반도체 소자의 특성을 안정화시킬 수 있다.
본 발명에서 레지스터로 이용되는 폴리 실리콘막은 소자 분리막의 형성 폭과 무관하게 필요에 따라 그 폭을 제어할 수 있으므로 반도체 소자 제조시 원하는 저항으로 형성할 수 있다.
본 발명에서 레지스터로 이용되는 폴리 실리콘막을 소자 분리막의 상부에 형성하므로 반도체 기판의 활성 영역에 의해 발생하는 기생 캐패시턴스(Capacitance)를 개선할 수 있다. 이에 따라 본 발명은 안정적인 회로 소자의 동작을 구현할 수 있다.
그리고 본 발명은 단차를 이용하여 소자 분리막의 상부에 형성되는 폴리 실리콘막의 상부에만 금속 실리사이드막이 형성되지 않도록 할 수 있다. 이에 따라 본 발명은 마스크 공정을 추가하여 레지스트가 형성될 영역의 금속 실리사이드막을 별도로 제거하지 않아도 레지스터의 저항을 확보할 수 있음과 더불어 메모리 셀의 컨트롤 게이트의 저항을 낮출 수 있다.
본 발명은 추가적인 마스크 공정을 도입하지 않으므로 반도체 소자의 제조 비용을 절감할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한 다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 3은 본 발명에 따른 반도체 소자의 레지스터를 설명하기 위한 평면도이다.
도 3을 참조하면, 본 발명에 따른 레지스터는 콘택 패드(323) 및 콘택홀(319a) 내에 형성된 콘택 플러그를 통해 콘택 패드(323)의 상부에 형성된 메탈 라인(미도시)과 전기적으로 연결된 제1 패턴(P1)을 포함한다. 제1 패턴(P1)은 반도체 기판의 소자 분리 영역(B)에 형성되며, 반도체 기판의 활성 영역(A)에 형성된 제1 폴리 실리콘막(305), 및 금속 실리사이드막(315)과 분리되어 형성된다.
상술한 제1 패턴(P1), 제1 폴리 실리콘막(305), 및 금속 실리사이드막(315)은 도면에 도시하지 않은 메모리 셀 어레이 영역에 메모리 셀 어레이를 형성하는 공정을 이용하여 형성된다. 도면에 도시하진 않았으나, 메모리 셀 어레이는 플로팅 게이트, 유전체막 및 컨트롤 게이트가 적층된 구조로 형성된 메모리 셀 게이트를 포함한다.
제1 패턴(P1)은 컨트롤 게이트로 이용되는 제2 폴리 실리콘막(311)을 이용하여 형성된 것이다. 제1 폴리 실리콘막(305)은 플로팅 게이트로 이용되는 도전막과 동일한 막이다. 금속 실리사이드막(315)은 제2 폴리 실리콘막(311)의 상부에 적층되어 제2 폴리 실리콘막(311)과 함께 컨트롤 게이트로 이용되는 도전막으로서, 컨 트롤 게이트의 저항을 개선하기 위해 도입된 막이다.
금속 실리사이드막(315)은 제2 폴리 실리콘막(311)의 상에 금속막을 적층하여 어닐링 공정을 실시함으로써 금속막으로부터의 금속이 제2 폴리 실리콘막(311)으로 확산되어 형성되는 막으로서, 텅스텐 실리사이드막(WSix) 또는 코발트 실리사이드막(CoSix)을 포함한다. 이러한 금속 실리사이드막(315)은 컨트롤 게이트의 저항을 낮추기 위해 도입되는 막이며, 금속의 확산을 통해 형성되는 막이므로 크고 안정적인 저항을 가져야 하는 제1 패턴(P1)에는 포함되지 않는 것이 바람직하다.
본 발명에서는 컨트롤 게이트로 이용되는 도전막을 이용하여 제1 패턴(P1)을 형성하더라도 기존의 메모리 셀 어레이 형성공정을 이용하여 금속 실리사이드막(315)을 제1 패턴(P1)의 상부에 형성되지 않도록 할 수 있다. 이로써 본 발명은 크고 안정적인 저항을 확보하기 위해 제1 패턴(P1)의 상부에 형성되는 금속 실리사이드막(315)을 제거하기 위한 별도의 마스크 공정을 도입하지 않아도 된다. 이에 대한 상세한 설명은 도 4a 내지 도 4h에서 후술하기로 한다.
또한 본 발명에서 레지스터로 이용되는 제1 패턴(P1)은 셀 특성과 연관된 플로팅 게이트용 제1 폴리 실리콘막(305)을 이용하여 형성하는 것이 아니라 셀 특성 제어와 비교적 연관성이 없는 컨트롤 게이트용 제2 폴리 실리콘막(311)을 이용하여 성성하므로 안정적인 저항을 확보할 수 있다. 즉, 본 발명에서 제2 폴리 실리콘막(311)을 이용하여 형성된 레지스터는 셀 특성 제어를 위해 제1 폴리 실리콘막(305)의 불순물 도핑 농도를 변경하더라도 안정적인 저항을 확보할 수 있다. 이에 따라 본 발명에서는 셀 특성 제어를 위해 제1 폴리 실리콘막(305)의 도핑 농도 를 변경하더라도 레지스터의 레이아웃 및 회로 설계를 변경할 필요가 없다.
또한 본 발명에서 레지스터로 이용되는 제1 패턴(P1)은 소자 분리 영역(B)에 형성되므로 활성 영역(A)에 의해 발생하는 기생 캐패시턴스(Capacitance)를 개선할 수 있다.
이하에서는 상술한 레지스터를 포함하는 반도체 소자의 제조방법에 대해 보다 구체적으로 설명한다.
도 4a 내지 도 4h는 본 발명에 따른 반도체 소자의 레지스터 제조방법의 실시 예를 설명하기 위한 단면도들이다. 또한 도 4a 내지 도 4h는 도 3에 도시된 선 "I-I'"를 따라 절취하여 나타낸 단면도들이다.
도 4a를 참조하면, 먼저 소자 분리 영역(B) 및 활성 영역(A)을 포함하는 반도체 기판(301)의 활성 영역(A) 상부에 게이트 절연막(303) 및 제1 폴리 실리콘막(305)를 잔여시키고, 소자 분리 영역(B)에 소자 분리막(307)을 형성한다.
이하, 게이트 절연막(303) 및 제1 폴리 실리콘막(305)을 활성 영역(A)의 상부에 잔여시키고, 소자 분리 영역(B)에 소자 분리막(307)을 형성하는 방법에 대해 구체적으로 설명한다. 반도체 기판(301)의 상부에 게이트 절연막(303) 및 제1 폴리 실리콘막(305)을 형성한다. 게이트 절연막(303)은 산화막으로 형성되며, 산화 공정을 통해 형성될 수 있다. 산화 공정을 통해 형성된 게이트 절연막(303)은 실리콘 산화막(SiO2)으로 형성될 수 있다. 제1 폴리 실리콘막(305)은 전하를 저장하기 위한 플로팅 게이트로 이용되는 도전막이다.
이 후, 제1 폴리 실리콘막(305), 게이트 절연막(303) 및 반도체 기판(301)을 식각하여 소자 분리 영역(B)에 트렌치를 형성한 후, 트렌치 내부를 절연물로 매립하여 소자 분리막(307)을 형성한다. 트렌치는 제1 폴리 실리콘막(305)의 상부에 소자 분리 하드 마스크 패턴을 형성한 후 소자 분리 하드 마스크 패턴을 식각 베리어로 이용한 식각공정으로 형성할 수 있으며, 소자 분리 하드 마스크 패턴은 소자 분리막(307) 형성 후 제거될 수 있다. 소자 분리막(307)은 소자 분리 영역(B)에 형성된 트렌치를 매립하도록 충분한 두께의 절연막을 형성한 후, 제1 폴리 실리콘막(305)이 노출될 때까지 절연막의 표면을 평탄화시킴으로써 형성될 수 있다. 평탄화 공정은 CMP(Chemical Mechanical Polishing) 공정등을 이용하여 실시될 수 있다. 여기서, 소자 분리막(307)이 형성되지 않은 반도체 기판(301)의 영역은 활성 영역(A)으로 정의된다. 이러한 공정을 통해 게이트 절연막(303) 및 제1 폴리 실리콘막(305)은 활성 영역(A) 상부에만 잔여한다. 한편, 도 4a에서 상술한 공정은 메모리 셀 어레이 영역에서도 실시된다.
도 4b를 참조하면, 소자 분리막(307)을 식각하여 소자 분리막(307)의 높이를 제1 폴리 실리콘막(305)보다 낮춘다. 이러한 공정을 통해 소자 분리막(307)과 제1 폴리 실리콘막(305)에 의해 단차가 형성된다. 이 때, 소자 분리막(307)의 높이는 제1 폴리 실리콘막(305)보다 낮되, 게이트 절연막(303)보다 높게 형성되는 것이 바람직하다. 이를 위해 소자 분리막(307)과 제1 폴리 실리콘막(305)에 의해 정의되는 단차는 500Å 내지 1500Å으로 형성되는 것이 바람직하다.
한편, 도 4b에서 상술한 공정은 메모리 셀 어레이 영역에서 플로팅 게이트와 컨트롤 게이트 간의 커플링 비를 개선하기 위해 소자 분리막의 EFH(effective field oxide height)를 조절하는 식각 공정과 동시에 실시된다.
도 4c를 참조하면, 소자 분리막(307) 및 제1 폴리 실리콘막(305)의 상부에 유전체막(309)을 형성한다. 이 후, 소자 분리막(307)의 상부에 형성된 유전체막(309)을 제거한다. 유전체막(309)은 산화막/질화막/산화막의 적층 구조로 형성될 수 있다. 한편, 유전체막(309)은 메모리 셀 어레이 영역에서 플로팅 게이트 상부에 형성되는 유전체막과 동시에 형성된다. 메모리 셀 어레이 영역에서 소스 셀렉트 트랜지스터 및 드레인 셀렉트 트랜지스터의 게이트를 구성하는 유전체막은 제1 폴리 실리콘막을 노출시키는 게이트 콘택홀을 포함한다. 소자 분리막(307)의 상부에 형성된 유전체막(309)을 제거하는 공정은 메모리 셀 어레이 영역에서 유전체막에 게이트 콘택홀을 형성하는 공정과 동시에 실시된다. 참고로, 소스 셀렉트 트랜지스터 및 드레인 셀렉트 트랜지스터가 형성되는 영역에서는 게이트 콘택홀을 통해 제1 폴리 실리콘막과 제2 폴리 실리콘막이 전기적으로 연결될 수 있다.
상술한 바와 같이 소자 분리막(307)의 상부에 형성된 유전체막(309)을 제거한 후, 유전체막(309) 및 소자 분리막(307)의 상부에 제2 폴리 실리콘막(311)을 형성한다. 제2 폴리 실리콘막(311)은 소자 분리막(307)과 제1 폴리 실리콘막(305)에 의해 정의되는 단차에 의해 제1 폴리 실리콘막(305)의 상부에서보다 소자 분리막(307)의 상부에서 더 낮게 형성될 수 있다. 제1 폴리 실리콘막(305)의 상부 및 소자 분리막(307)의 상부에 형성된 제2 폴리 실리콘막(311)의 단차는 소자 분리막(307)의 상부에서 유전체막(309)을 제거함으로써 더욱 커질 수 있다. 이 때 제1 폴리 실리콘막(305)의 상부 및 소자 분리막(307)의 상부에 형성된 제2 폴리 실리콘막(311)의 단차를 더욱 크게 형성하기 위해 소자 분리막(307)의 상부에 형성된 제2 폴리 실리콘막(311)을 식각할 수 있다.
한편, 제1 폴리 실리콘막(305)의 상부 및 소자 분리막(307)의 상부에 형성된 제2 폴리 실리콘막(311)의 단차를 300Å이상으로 유지하기 위해 제2 폴리 실리콘막(311)은 700Å 내지 2000Å의 두께로 형성되는 것이 바람직하다. 이러한 제2 폴리 실리콘막(311)은 메모리 셀 어레이 영역에서 메모리 셀의 컨트롤 게이트용 도전막을 구성하는 제2 폴리 실리콘막과 동시에 형성된다.
도 4d를 참조하면, 제2 폴리 실리콘막(311)을 식각하여 제2 폴리 실리콘막(311)을 소자 분리막(307)의 상부에 형성된 제1 패턴(P1)과 제1 패턴(P1)보다 높은 높이로 제1 폴리 실리콘막(305)의 상부에 형성된 제2 패턴(P2)으로 분리한다. 제2 폴리 실리콘막(311)을 제1 패턴(P1)과 제2 패턴(P2)으로 분리하는 공정은 메모리 셀 어레이 영역에서 제1 폴리 실리콘막, 유전체막, 및 제2 폴리 실리콘막이 적층된 구조를 식각하여 다수의 패턴으로 분리하는 공정과 동시에 실시된다.
도 4e를 참조하면, 소자 분리막(307)의 상부에 제1 패턴(P1)을 덮도록 제1 층간 절연막(313)을 형성한다. 이러한 제1 층간 절연막(313)은 제1 패턴(P1) 및 제2 패턴(P2)을 덮도록 절연막을 형성한 후, 제2 패턴(P2)이 노출될 때까지 절연막의 표면을 평탄화함으로써 형성된다. 평탄화 공정은 CMP 공정등을 이용할 수 있다.
도 4f를 참조하면, 제1 층간 절연막(313)의 높이를 낮추기 위해 식각 공정을 더 실시하여 제2 패턴(P2)의 측벽을 노출시킬 수 있다.
도 4g를 참조하면, 제2 패턴(P2)의 상부에 금속 실리사이드막(315)을 형성한다. 금속 실리사이드막(315)은 노출된 제2 패턴(P2)의 표면에 금속막을 형성한 후, 어닐링 공정을 실시하여 금속막으로부터의 금속이 제2 패턴(P2)을 구성하는 제2 폴리 실리콘막(311)으로 확산됨으로써 형성될 수 있다. 이에 따라 도 4f에서 상술한 바와 같이 제1 층간 절연막(313)의 높이를 제2 패턴(P2)보다 낮추어 제2 패턴(P2)의 측벽을 노출시키는 경우, 금속막과 제2 폴리 실리콘막(311)의 접촉 면적이 증가되므로 금속 실리사이드막(315)을 더욱 용이하게 형성할 수 있다.
한편 제1 패턴(P1)은 제2 패턴(P2)보다 낮게 형성되었기 때문에 별도의 마스크 공정을 도입하지 않더라도 제1 패턴(P1)은 제1 층간 절연막(313)으로 보호된다. 이 때문에 금속 실리사이드막(315) 형성 시 제1 패턴(P1)은 제1 층간 절연막(313)에 의해 차단되어 제1 패턴(P1)으로는 금속이 확산될 수 없다. 제1 층간 절연막(313)을 이용하여 제1 패턴(P1)으로 금속이 확산되는 현상을 보다 효과적으로 개선하기 위해서는 제1 패턴(P1)상에 형성된 제1 층간 절연막(313)의 두께를 증가시키는 것이 바람직하다. 이를 위해서는 도 4c에서 상술한 공정을 이용하여 제1 패턴(P1)과 제2 패턴(P2) 사이의 단차를 증가시키는 것이 바람직하다.
한편 노출된 제2 패턴(P2)의 표면에 금속 실리사이드막(315)을 형성하는 공정은 메모리 셀 어레이의 컨트롤 게이트로 이용되는 제2 폴리 실리콘막의 상부에 금속 실리사이드막을 형성하는 공정과 동시에 실시된다.
도 4h를 참조하면, 제1 패턴(P1) 및 제2 패턴(P2)을 덮도록 제1 층간 절연 막(313)의 상부에 제2 층간 절연막(317)을 형성한다.
이 후 제2 층간 절연막(317)을 식각하여 제2 층간 절연막(317)에 제1 패턴(P1)을 노출시키는 콘택홀(319a)을 형성하고 콘택홀(319a)의 내부를 도전 물질로 채워 제1 패턴(P1)에 연결된 콘택 플러그(321)를 형성한다.
이어서, 콘택홀(319a)보다 넓은 폭으로 제2 층간 절연막(317)을 식각하여 콘택홀(319a)의 상부에 콘택홀(319a)보다 넓은 폭의 패드홀(319b)을 형성한다. 이 후, 패드홀(319b)의 내부를 도전물질로 채워 콘택홀(319a)에 연결된 패드 콘택(323)을 형성한다.
상술한 콘택 플러그(321) 및 패드 콘택(323)은 제2 층간 절연막(323)에 콘택홀(319a) 및 패드홀(319b)을 포함하는 다마신 패턴(319)을 형성한 후, 다마신 패턴(319)의 내부를 도전물질로 채움으로써 형성할 수 있다.
이와 같은 콘택 플러그(321) 및 패드 콘택(323) 형성 후, 기존 공정을 적용하여 패드 콘택(323)에 연결된 메탈라인(미도시)을 형성할 수 있다.
도 5a 및 도 5b는 본 발명에 따른 반도체 소자의 레지스터 제조방법의 다른 실시 예를 설명하기 위한 단면도들이다.
도 5a를 참조하면, 도 4a 및 도 4b에서 상술한 바와 동일한 방법으로 활성 영역(A)의 상부에 게이트 절연막(303) 및 제1 폴리 실리콘막(305)을 형성하고, 소자 분리 영역(B)에 소자 분리막(307)을 형성한다. 이 후, 소자 분리막(307)의 높이를 낮춘다.
이어서 도 4c에서 상술한 바와 동일하게 유전체막(309)을 형성한다. 이 후, 유전체막(309)의 상부에 폴리 실리콘막을 이용하여 캡핑막(501)을 형성한다. 캡핑막(501)은 하드 마스크 패턴을 이용하여 패터닝될 수 있다. 여기서 하드 마스크 패턴은 포토리소그래피 공정을 통해 형성된 포토레지스트 패턴일 수 있다.
캡핑막(501)을 베리어로 이용하여 식각 공정은 레지스터 영역의 소자 분리막(307) 상에 형성된 유전체막(309)이 제거되도록 실시된다. 이 후, 제2 폴리 실리콘막(311)을 형성한다.
상술한 캡핑막(501)은 메모리 셀 어레이 영역에서 소스 셀렉트 트랜지스터 및 드레인 셀렉트 트랜지스터의 게이트를 구성하는 유전체막에 게이트 콘택홀 형성을 형성하기 위한 식각 공정 시 베리어 역할을 한다. 즉, 캡핑막(501)은 메모리 셀이 형성되는 영역에서 잔여되어야 하는 유전체막을 보호하는 역할을 한다. 이와 더불어 캡핑막(501)은 제1 폴리 실리콘막(305)의 상부 및 소자 분리막(307)의 상부에 형성된 제2 폴리 실리콘막(311)의 단차를 더욱 크게 할 수 있다.
이어서, 도 4d에서 상술한 바와 동일한 방법으로 제2 폴리 실리콘막(311)을 제1 패턴(P1) 및 제2 패턴(P2)으로 분리한다. 그리고 나서 도 4e에서 상술한 바와 동일한 방법으로 제1 층간 절연막(313)을 형성하면 제1 패턴(P1)의 상부에는 제1 층간 절연막(313)의 두께는 도 4e에서보다 더 두껍게 형성될 수 있다.
도 5b를 참조하면, 도 4f 내지 도 4h에서 상술한 바와 동일한 방법으로 금속 실리사이드막(315), 제2 층간 절연막(317), 콘택홀(319a), 콘택 플러그(321), 패드홀(319b) 및 패드 콘택(323)을 형성한다. 한편, 제1 패턴(P1)의 상부에 형성되는 제1 층간 절연막(313)은 도 4e에서보다 두껍게 형성될 수 있으므로 금속 실리사이 드막(315) 형성시 제1 패턴(P1)으로 금속이 확산되는 현상을 보다 효과적으로 개선할 수 있다.
상술한 본 발명은 100ohm 내지 500ohm의 저항으로 유지되는 레지스터 형성에 적용되는 것이 바람직하다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1은 폴리 레지스터를 설명하기 위한 평면도.
도 2는 도 1에 도시된 선 "I-I'"를 따라 절취하여 나타낸 단면도.
도 3은 본 발명에 따른 반도체 소자의 레지스터를 설명하기 위한 평면도.
도 4a 내지 도 4h는 본 발명에 따른 반도체 소자의 레지스터 제조방법의 실시 예를 설명하기 위한 단면도들.
도 5a 및 도 5b는 본 발명에 따른 반도체 소자의 레지스터 제조방법의 다른 실시 예를 설명하기 위한 단면도들.
<도면의 주요 부분에 대한 부호의 설명>
301 : 반도체 기판 303 : 게이트 절연막
305 : 제1 폴리 실리콘막 307 : 소자 분리막
309 : 유전체막 311 : 제2 폴리 실리콘막
313 : 제1 층간 절연막 315 : 금속 실리사이드막
317 : 제2 층간 절연막 319a : 콘택홀
319b : 패드홀 321 : 콘택 플러그
323 : 패드 콘택 P1 : 제1 패턴
P2 : 제2 패턴 A : 활성 영역
B : 소자 분리 영역

Claims (17)

  1. 소자 분리막 및 활성 영역을 포함하는 반도체 기판;
    상기 활성 영역의 상부에 적층된 게이트 절연막 및 제1 폴리 실리콘막;
    상기 소자 분리막의 상부에 형성된 제1 패턴 및 상기 제1 패턴보다 높은 높이로 상기 제1 폴리 실리콘막의 상부에 형성된 제2 패턴으로 분리되어 형성된 제2 폴리 실리콘막;
    상기 제1 패턴을 덮도록 상기 소자 분리막 상에 형성된 제1 층간 절연막;
    상기 제1 층간 절연막 상부에 형성된 제2 층간 절연막;
    상기 제1 패턴이 노출되도록 상기 제1 및 제2 층간 절연막에 형성된 콘택홀; 및
    상기 콘택홀 내부를 채우며 상기 제1 패턴에 연결된 콘택 플러그를 포함하는 반도체 소자의 레지스터.
  2. 제 1 항에 있어서,
    상기 제2 패턴의 상부에 형성된 금속 실리사이드막을 더 포함하며,
    상기 제1 층간 절연막은 상기 제2 패턴을 노출시키도록 형성되며,
    상기 제2 층간 절연막은 상기 금속 실리사이드막을 덮도록 형성되는 반도체 소자의 레지스터.
  3. 제 2 항에 있어서,
    상기 금속 실리사이드막은 상기 제1 층간 절연막보다 높게 형성된 반도체 소자의 레지스터.
  4. 제 1 항에 있어서,
    상기 제1 패턴 하부의 상기 소자 분리막은 상기 제1 폴리 실리콘막보다 낮게 형성된 반도체 소자의 레지스터.
  5. 제 1 항에 있어서,
    상기 제1 패턴 하부의 상기 소자 분리막은 상기 제1 폴리 실리콘막보다 500Å 내지 1500Å으로 낮게 형성된 반도체 소자의 레지스터.
  6. 제 1 항에 있어서,
    상기 제1 패턴은 700Å 내지 2000Å의 두께로 형성된 반도체 소자의 레지스터.
  7. 제 1 항에 있어서,
    상기 제1 폴리 실리콘막과 상기 제2 패턴 사이에는 유전체막이 더 형성되거나, 유전체막 및 상기 유전체막의 상부에 형성된 캡핑막의 적층 구조가 더 형성된 반도체 소자의 레지스터.
  8. 소자 분리 영역 및 활성 영역을 포함하는 반도체 기판의 상기 활성 영역의 상부에 게이트 절연막 및 제1 폴리 실리콘막을 형성하고, 상기 소자 분리 영역에 소자 분리막을 형성하는 단계;
    상기 제1 폴리 실리콘막 및 상기 소자 분리막의 상부에 제2 폴리 실리콘막을 형성하는 단계;
    상기 제2 폴리 실리콘막을 식각하여 상기 제2 폴리 실리콘막을 상기 소자 분리막의 상부에 형성된 제1 패턴 및 상기 제1 패턴보다 높은 높이로 상기 제1 폴리 실리콘막의 상부에 형성된 제2 패턴으로 분리하는 단계;
    상기 제1 패턴을 덮도록 상기 소자 분리막 상에 제1 층간 절연막을 형성하는 단계;
    상기 제1 층간 절연막 상부에 제2 층간 절연막을 형성하는 단계;
    상기 제1 및 제2 층간 절연막에 상기 제1 패턴이 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀 내부에 상기 제1 패턴에 연결된 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 레지스터 제조방법.
  9. 제 8 항에 있어서,
    소자 분리 영역 및 활성 영역을 포함하는 반도체 기판의 상기 활성 영역의 상부에 게이트 절연막 및 제1 폴리 실리콘막을 형성하고, 상기 소자 분리 영역에 소자 분리막을 형성하는 단계는
    상기 소자 분리 영역 및 상기 활성 영역의 상부에 상기 게이트 절연막 및 상기 제1 폴리 실리콘막을 적층하는 단계;
    상기 제1 폴리 실리콘막, 상기 게이트 절연막 및 상기 반도체 기판의 소자 분리 영역을 식각하는 단계;
    상기 소자 분리 영역에 소자 분리막을 형성하는 단계; 및
    상기 소자 분리막의 높이를 상기 제1 폴리 실리콘막보다 낮추는 단계를 포함하는 반도체 소자의 레지스터 제조방법.
  10. 제 8 항에 있어서,
    상기 소자 분리막은 상기 제1 폴리 실리콘막보다 낮게 형성되어 상기 제1 폴리 실리콘막 및 상기 소자 분리막 사이에 단차가 형성되며,
    상기 제1 폴리 실리콘막 및 상기 소자 분리막의 상부에 제2 폴리 실리콘막을 형성하는 단계에서 상기 단차에 의해 상기 제1 폴리 실리콘막 상부에서보다 상기 소자 분리막의 상부에서 상기 제2 폴리 실리콘막이 낮게 형성되는 반도체 소자의 레지스터 제조방법.
  11. 제 10 항에 있어서,
    상기 단차는 500Å 내지 1500Å으로 형성되는 반도체 소자의 레지스터 제조방법.
  12. 제 8 항에 있어서,
    상기 제2 폴리 실리콘막을 형성하기 전,
    상기 소자 분리막 및 상기 제1 폴리 실리콘막의 상부에 유전체막을 형성하는 단계; 및
    상기 소자 분리막의 상부에 형성된 상기 유전체막을 제거하는 단계를 포함하는 반도체 소자의 레지스터 제조방법.
  13. 제 12 항에 있어서,
    상기 소자 분리막의 상부에 형성된 상기 유전체막을 제거하는 단계는
    상기 제1 폴리 실리콘막의 상부에 형성된 상기 유전체막 상에 캡핑막을 형성하는 단계; 및
    상기 캡핑막을 베리어로 이용하여 상기 유전체막을 식각하는 단계를 포함하는 반도체 소자의 레지스터 제조방법.
  14. 제 8 항에 있어서,
    상기 제2 폴리 실리콘막을 형성하는 단계 이후 상기 제2 폴리 실리콘막을 상기 제1 및 제2 패턴으로 분리하는 단계 이전,
    상기 소자 분리막의 상부에 형성된 상기 제2 폴리 실리콘막을 식각하는 단계를 실시하는 반도체 소자의 레지스터 제조방법.
  15. 제 8 항에 있어서,
    상기 소자 분리막 상에 상기 제1 층간 절연막을 형성하는 단계는
    상기 소자 분리막 및 상기 제2 패턴 상에 상기 제1 층간 절연막을 형성하는 단계;
    상기 제2 패턴이 노출되도록 상기 제1 층간 절연막의 표면을 평탄화하는 단계; 및
    상기 제2 패턴의 표면에 금속 실리사이드막을 형성하는 단계를 포함하는 반도체 소자의 레지스터 제조방법.
  16. 제 15 항에 있어서,
    상기 제1 층간 절연막의 표면을 평탄화하는 단계 이 후 상기 금속 실리사이드막을 형성하는 단계 이전
    상기 제2 패턴의 측면이 노출되도록 상기 제1 층간 절연막의 높이를 낮추는 단계를 더 포함하는 반도체 소자의 레지스터 제조방법.
  17. 제 8 항에 있어서,
    상기 제2 폴리 실리콘막을 형성하는 단계에서 상기 제2 폴리 실리콘막은 700Å 내지 2000Å의 두께로 형성되는 반도체 소자의 레지스터 제조방법.
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