KR101415744B1 - 스트링선택트랜지스터들의 문턱전압을 모니터링하는 ｓｓｌ 상태 확인 빌딩을 구비한 3차원 적층형 낸드 플래시 메모리 어레이, 그 모니터링 및 구동방법 - Google Patents

스트링선택트랜지스터들의 문턱전압을 모니터링하는 ｓｓｌ 상태 확인 빌딩을 구비한 3차원 적층형 낸드 플래시 메모리 어레이, 그 모니터링 및 구동방법 Download PDF

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Abstract

본 발명은 3차원 적층형 낸드 플래시 메모리 어레이에 관한 것으로, 더욱 상세하게는 스트링선택트랜지스터들의 문턱전압을 모니터링하는 SSL 상태 확인 빌딩을 구비한 3차원 적층형 낸드 플래시 메모리 어레이와 상기 SSL 상태 확인 빌딩을 통하여 스트링선택트랜지스터들의 문턱전압을 모니터링하는 방법, 그리고 상기 SSL 상태 확인 빌딩을 구비한 3차원 적층형 낸드 플래시 메모리 어레이의 구동방법에 관한 것이다.

Description

스트링선택트랜지스터들의 문턱전압을 모니터링하는 ＳＳＬ 상태 확인 빌딩을 구비한 3차원 적층형 낸드 플래시 메모리 어레이, 그 모니터링 및 구동방법{3D STACKED NAND FLASH MEMORY ARRAY HAVING SSL STATUS CHECK BUILDING FOR MONITORING THRESHOLD VOLTAGE OF STRING SELECTION TRANSISTORS AND METHODS FOR MONITORING AND OPERATING THE SAME}
본 발명은 3차원 적층형 낸드 플래시 메모리 어레이에 관한 것으로, 더욱 상세하게는 스트링선택트랜지스터들의 문턱전압을 모니터링하는 SSL 상태 확인 빌딩을 구비한 3차원 적층형 낸드 플래시 메모리 어레이와 상기 SSL 상태 확인 빌딩을 통하여 스트링선택트랜지스터들의 문턱전압을 모니터링하는 방법, 그리고 상기 SSL 상태 확인 빌딩을 구비한 3차원 적층형 낸드 플래시 메모리 어레이의 구동방법에 관한 것이다.
최근, 고집적의 대용량 저장 소자로서 플래시 메모리(Flash memory)의 활용도가 높아지는 반면에, 20nm 이하로는 포토 리쏘그래피(photo-lithography) 기술의 한계로 집적도 향상이 어려워짐에 따라 3차원의 적층 가능한 낸드 플래시 어레이에 대한 연구가 다양하게 이루어지고 있다.
3차원 적층 형태의 메모리 구조에 있어서 동작상 도 1과 같은 종래 2차원(2D) 평면 구조에 비해 가장 큰 차이점은 층간 선택이 필요하다는 것이다.
쓰기(프로그램) 및 읽기(리드) 과정에 있어서 층간 선택을 할 수 있는 다양한 3차원 구조들이 현재 연구되고 있으며, 그 중 하나가 한국 공개특허 제10-2011-0111166호에 개시된 전기적 초기화로 층간 구별되는 3차원 낸드 플래시 어레이 구조이다.
상기 선행기술은 일명, "Layer selection by erase operation (LASER)" 구조라고 알려져 있는데, 이 구조에 의하면, 각 SSL(한국 공개특허 제10-2011-0111166호의 도면 1에서는 LSL로 표시되어 있으나, SSL과 동일한 것임)과 각 층으로 분리되어 형성된 액티브 라인의 바디(body)를 이용하여, 각 층마다 SSL과 액티브 라인의 바디(body) 사이에 있는 특정 전하저장층에서 전자를 빼내어 이레이즈(erase) 상태 조합, 즉 초기화 상태 조합을 전기적으로 형성시킴으로써, 종래 한국 등록특허 제10-1036155호에서 물리적으로 형성한 불순물 도핑층 조합을 대신하고, 이로써 용이하게 층간 선택을 할 수 있는 장점이 있다.
그러나, 상기 LASER 구조는 층수가 늘어날수록 SSL의 수 또한 많이 필요해지는데, 통상 SSL의 폭, 보다 구체적으로 스트링선택트랜지스터의 게이트 길이는 누설전류 및 단채널효과 문제 등으로 메모리 셀 게이트(워드 라인 폭) 길이보다 4~5배 정도로 크게 되는 점 등을 고려할 때, 층수가 늘어나더라도 요구되는 SSL의 개수 증가를 최대한 억제할 필요성이 점차 대두 되었다.
상기 LASER 구조가 갖는 문제점을 해결하고자 본 출원인은 수직으로 적층되는 층수가 늘어나더라도 층 선택을 위한 SSL(String Selection Line) 수의 증가를 최소화하여 불필요한 면적 소모를 없앨 수 있는 LSM(Layer Selection by Multi-level operation)이 가능한 3차원 적층형 낸드 플래시 메모리 어레이 및 그 동작방법을 개발하여 한국 특허출원 제10-2012-0019349호를 진행하였다.
그런데, 상기 LASER 구조는 물론 상기 LSM이 가능한 3차원 적층형 낸드 플래시 메모리 어레이에서도 SSL으로 정상적으로 층 선택을 하기 위해서는 SSL에 의하여 형성되는 스트링선택트랜지스터들의 문턱전압을 확인할 필요가 있는데, 이를 위해서는 정상적인 동작(프로그램, 리드, 이레이즈) 사이에 스트링선택트랜지스터들의 문턱전압을 확인하기 위한 timing sequence를 더 추가하여 진행할 수 있다.
그러나, 3차원 적층형 낸드 플래시 메모리 어레이에서 스트링선택트랜지스터들의 문턱전압 확인을 위해 별도의 timing sequence를 더 추가할 경우에는 도 1과 같은 종래 2차원 평면 구조에서 사용되던 낸드 동작에 제한을 두게 되어 결국 종래보다 동작 속도 및 동작 효율 면에서 손해가 발생하는 문제점이 있다.
본 발명은 종래 2차원 낸드 플래시 메모리의 동작 timing에 영향을 주지 않으면서 읽기 동작시 동시에 스트링선택트랜지스터들의 문턱전압이 정상인지 여부를 확인할 수 있는 스트링선택트랜지스터들의 문턱전압을 모니터링하는 SSL 상태 확인 빌딩을 구비한 3차원 적층형 낸드 플래시 메모리 어레이, 그 모니터링 방법과 구동방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 3차원 적층형 낸드 플래시 메모리 어레이는 기판 상에 복수개의 반도체층들이 수직으로 적층되어 일단에 각 비트라인이 연결된 복수개의 액티브라인들과, 상기 복수개의 액티브라인들을 수직으로 교차하며 일정 간격으로 이격되어 형성된 복수개의 스트링선택라인들, 복수개의 워드라인들 및 접지선택라인을 포함하는 단위 빌딩이 하나 이상 배열되어 메모리 빌딩 블록을 구성하되, 상기 기판 상에 상기 메모리 빌딩 블록의 일측으로 상기 단위 빌딩과 동일한 구조로 형성되어 상기 복수개의 스트링선택라인들에 의하여 형성된 스트링선택트랜지스터들의 문턱전압을 확인하기 위한 SSL 상태 확인 빌딩이 더 형성된 것을 특징으로 한다.
상기 스트링선택트랜지스터들은 상기 각 스트링선택라인에 의하여 수직으로 복수개 적층되되, 하층으로 가며 2 이상의 문턱전압 크기로 증가하거나 감소하는 분포를 갖도록 프로그램된 것을 본 발명에 의한 3차원 적층형 낸드 플래시 메모리 어레이의 다른 특징으로 한다.
상기 스트링선택트랜지스터들 중 이웃한 스트링선택라인을 따라 수직 적층된 스트링선택트랜지스터들 사이에는 상기 2 이상의 문턱전압 크기가 하층으로 가며 서로 역순으로 증가하거나 감소하는 분포를 갖도록 프로그램된 것을 본 발명에 의한 3차원 적층형 낸드 플래시 메모리 어레이의 다른 특징으로 한다.
상기 단위 빌딩은 상기 각 액티브라인의 타단이 상기 접지선택라인 하부에서 상기 각 반도체층이 수평으로 연결되고, 상기 접지선택라인의 일측으로 돌출된 상기 각 반도체층에 복수개의 공통접지라인이 연결된 것을 본 발명에 의한 3차원 적층형 낸드 플래시 메모리 어레이의 다른 특징으로 한다.
상기 단위 빌딩은 상기 접지선택라인의 타측으로 상기 각 반도체층을 수직으로 연결하는 공통 바디가 더 구비된 것을 본 발명에 의한 3차원 적층형 낸드 플래시 메모리 어레이의 다른 특징으로 한다.
상기 복수개의 스트링선택라인들 및 상기 접지선택라인은 상기 메모리 빌딩 블록의 하나 이상의 단위 빌딩은 물론 상기 SSL 상태 확인 빌딩의 각 대응 라인에 서로 연결되어 상기 메모리 빌딩 블록의 행 디코더에 구비된 각 출력단에 연결되고, 상기 복수개의 워드라인들 및 상기 복수개의 공통접지라인들은 상기 메모리 빌딩 블록과 상기 SSL 상태 확인 빌딩 사이에서 차단되고, 상기 메모리 빌딩 블록의 복수개 워드라인들 및 공통접지라인들은 상기 메모리 빌딩 블록의 행 디코더에 구비된 각 출력단에 연결되고, 상기 SSL 상태 확인 빌딩의 복수개 워드라인들 및 공통접지라인들은 상기 메모리 빌딩 블록의 행 디코더와 반대편에 구비된 모니터링 행 디코더의 각 출력단에 연결되고, 상기 SSL 상태 확인 빌딩의 각 액티브라인의 일단에 연결된 상기 각 비트라인은 모니터링 페이지 버퍼에 구비된 비트라인 입력단에 연결된 것을 본 발명에 의한 3차원 적층형 낸드 플래시 메모리 어레이의 다른 특징으로 한다.
한편, 본 발명에 의한 스트링선택트랜지스터의 문턱전압 모니터링 방법은 상기 3차원 적층형 낸드 플래시 메모리 어레이의 상기 스트링선택트랜지스터들의 문턱전압을 모니터링하는 방법에 있어서, 상기 복수개의 스트링선택라인들에 상기 복수개의 반도체층들 중 특정 반도체층을 선택하기 위한 전압을 인가하여 상기 메모리 빌딩 블록을 동작시킬 때 상기 모니터링 페이지 버퍼를 통하여 상기 스트링선택트랜지스터들의 문턱전압 이상 유무를 동시에 확인하는 것을 특징으로 한다.
상기 SSL 상태 확인 빌딩의 복수개 워드라인들은 모두 각 셀의 채널이 켜질 수 있는 패스 전압을 인가하고, 상기 SSL 상태 확인 빌딩의 복수개 공통접지라인들 중 상기 특정 반도체층에 연결된 선택 공통접지라인은 접지, 나머지 비선택 공통접지라인들은 접지보다 높은 전압을 인가하고, 상기 접지선택라인은 접지선택트랜지스터의 채널이 켜질 수 있는 턴온 전압을 인가하여, 상기 모니터링 페이지 버퍼의 출력이 "1" 이면 정상, "0"이면 비정상으로 상기 스트링선택트랜지스터들의 문턱전압의 상태를 확인하는 것을 본 발명에 의한 스트링선택트랜지스터의 문턱전압 모니터링 방법의 다른 특징으로 한다.
그리고, 본 발명에 의한 3차원 적층형 낸드 플래시 메모리 어레이의 구동방법은 상기 3차원 적층형 낸드 플래시 메모리 어레이의 상기 메모리 빌딩 블록이 복수개로 구성되더라도 비정상적인 스트링선택트랜지스터들의 문턱전압 값을 수정하기 위해서 모든 메모리 빌딩 블록의 스트링선택트랜지스터들을 프로그램하지 않고 선택된 메모리 빌딩 블록의 스트링선택트랜지스터들만 프로그램하여 스트링선택트랜지스터들의 프로그램으로 인한 busy status 시간을 분산하는 것을 특징으로 한다.
본 발명은 각 메모리 빌딩 블록의 일측으로 단위 빌딩과 동일한 구조로 형성된 SSL 상태 확인 빌딩을 더 구비함으로써, 메모리 빌딩 블록의 동작시 SSL 상태 확인 빌딩을 통하여 스트링선택트랜지스터들의 문턱전압이 정상인지 여부를 동시에 확인할 수 있게 되어 종래 2차원 낸드 플래시 메모리와 같은 동작 속도 및 효율을 유지할 수 있는 효과가 있다.
나아가, 비정상적인 스트링선택트랜지스터들의 문턱전압 값을 수정하기 위해서 모든 메모리 빌딩 블록의 스트링선택트랜지스터들을 프로그램하지 않고 선택된 메모리 빌딩 블록의 스트링선택트랜지스터들만 프로그램하면 되므로 3차원 적층형 낸드 플래시의 구동에 있어서 스트링선택트랜지스터들의 프로그램으로 인한 busy status 시간도 분산되는 효과가 있다.
도 1은 종래 2차원 낸드 플래시 메모리 어레이의 등가 회로도이다.
도 2는 본 발명의 실시예에 따른 3차원 적층형 낸드 플래시 메모리 어레이를 구성하는 단위 빌딩의 구조를 보여주는 사시도이다.
도 3은 도 2의 예시로 반도체층이 4층 적층되고 SSL이 2개인 구조에서 층 선택을 위한 동작 설명을 위해 층을 옆으로 전개시키고 이를 개념적으로 도시한 등가 회로도이다.
도 4는 도 3을 2개의 액티브라인들에 각각 비트라인이 연결된 모습을 도시한 3차원 적층형 낸드 플래시 메모리 어레이의 등가 회로도 및 층 선택을 위한 스트링선택라인들의 예시적 바이어스 인가표이다.
도 5는 도 4에서 어느 한 스트링선택트랜지스터의 문턱전압 값이 증가하여 층 선택에 불량이 발생한 경우를 도시한 3차원 적층형 낸드 플래시 메모리 어레이의 등가 회로이다.
도 6은 도 4에서 어느 한 스트링선택트랜지스터의 문턱전압 값이 감소하여 층 선택에 불량이 발생한 경우를 도시한 3차원 적층형 낸드 플래시 메모리 어레이의 등가 회로이다.
도 7 및 도 8은 본 발명에 의한 SSL 상태 확인 빌딩을 구비하지 않은 경우(도 7)와 구비한 경우(도 8)로 각 층의 어레이 구조를 병풍처럼 옆으로 펼쳐 도시한 3차원 적층형 낸드 플래시 메모리 어레이의 다이어그램이다.
도 9 내지 도 12는 도 3과 같이 반도체층이 4층 적층되고 SSL이 2개인 구조에서 SSL 상태 확인 빌딩으로 스트링선택트랜지스터들의 문턱전압이 정상인지 여부를 모니터링하는 방법을 도시한 SSL 상태 확인 빌딩의 어레이 다이어그램이다.
도 13은 모니터링 페이지 버퍼의 일 회로도이다.
도 14는 본 발명의 모니터링 페이지 버퍼의 출력 파형을 보여주는 시뮬레이션 결과도이다.
도 15는 본 발명의 SSL 상태 확인 빌딩으로 메모리 빌딩 블록의 리드 동작시 모니터링 페이지 버퍼의 출력 파형을 모니터링하여 스트링선택트랜지스터들의 문턱전압이 정상인지 여부를 확인하여, 비정상인 경우에는 해당 메모리 빌딩 블록의 스트링선택라인들에 연결된 스트링선택트랜지스터들의 문턱전압을 재설정하는 동작의 예를 보여주는 순서도이다.
이하, 첨부된 도면을 참조하며 본 발명의 바람직한 실시예에 대하여 설명한다.
우선, 본 발명의 일 실시예에 따른 3차원 적층형 낸드 플래시 메모리 어레이는 도 2, 도 7 및 도 8에 도시된 바와 같이, 기판(미도시) 상에 복수개의 반도체층들(10)이 절연막(20)을 사이에 두고 수직으로 적층되어 일단에 각 비트라인(40)이 연결된 복수개의 액티브라인들(30)과, 상기 복수개의 액티브라인들을 수직으로 교차하며 일정 간격으로 이격되어 형성된 복수개의 스트링선택라인들(50), 복수개의 워드라인들(60) 및 접지선택라인(70)을 포함하는 단위 빌딩(100)이 하나 이상 배열되어 메모리 빌딩 블록(200)을 구성하되, 상기 기판 상에 상기 메모리 빌딩 블록(200)의 일측으로 상기 단위 빌딩(100)과 동일한 구조로 형성되어 상기 복수개의 스트링선택라인들(50)에 의하여 형성된 스트링선택트랜지스터들의 문턱전압을 확인하기 위한 SSL 상태 확인 빌딩(300)이 더 형성된 것을 특징으로 한다.
여기서, 상기 단위 빌딩(100)은 상기 SSL 상태 확인 빌딩(300)과 함께, 도 2와 같이, 상기 각 액티브라인(30)의 타단이 상기 접지선택라인(70) 하부에서 상기 각 반도체층(10)이 수평으로 동일층 간에 전기적으로 또는 일체로 서로 연결되어, 이는 마치 복수개의 액티브라인들(30)이 복수개의 손가락 모양으로 형성되고 상기 접지선택라인(70) 하부에서는 각 층마다 복수개의 손가락이 손바닥에 붙여진 것과 같은 형상을 가질 수 있다.
그리고, 상기 각 액티브라인(30)은 복수개의 반도체층들(10)이 절연막(20)을 사이에 두고 수직으로 적층된 담장형상을 말하고, 상기 각 액티브라인(30)의 일단에는, 도 2와 같이, 각 비트라인(40)이 연결되고, 상기 각 비트라인(40)이 연결된 각 액티브라인(30)의 부위는 상기 복수개의 반도체층들(10) 사이에 절연막(20) 대신에 도전성 물질층(예컨대, 상기 각 반도체층이 실리콘층일 경우 불순물이 도핑된 실리콘게르마늄층일 수 있음; 12)이 채워져 수직으로 적층된 상기 복수개의 반도체층들(10)을 전기적으로 연결한다.
상기 스트링선택트랜지스터들은 워드라인(60)에 의하여 형성되는 메모리 셀과 같이 소정의 전하저장층을 갖고, 도 2와 같이, 상기 각 스트링선택라인(String Selection Line; 50)에 의하여 수직으로 복수개 적층된 구조를 갖는다.
또한, 상기 스트링선택트랜지스터들의 각 전하저장층에는, 도 2와 같이, 상기 각 스트링선택라인(50)을 따라 하층으로 가며 2 이상의 문턱전압 크기(문턱전압 값)로 증가하는 분포(예컨대, 도 2에서 E, E, E, E; P1, P1, P1, P1 또는 E, P1, P2, P3; E, P1, P2, P3)를 갖거나, 감소하는 분포(예컨대, 도 2에서 P3, P3, P3, P3; P2, P2, P2, P2 또는 P3, P2, P1, E; P3, P2, P1, E)를 갖도록 미리 프로그램될 수 있다.
도 2에서 E는 이레이즈된 상태이고 P1, P2, P3는 문턱전압 크기가 서로 다른 것으로 P1<P2<P3의 관계를 가진다.
상기 스트링선택트랜지스터들의 문턱전압 분포는 다양하게 가질 수 있으나, 도 2와 같이, 이웃한 스트링선택라인을 따라 수직 적층된 스트링선택트랜지스터들 사이에는 상기 2 이상의 문턱전압 크기가 하층으로 가며 서로 역순으로 증가하거나 감소하도록 프로그램된 것이 바람직하다.
상기와 같이 스트링선택트랜지스터들의 문턱전압 분포를 가질 경우, 수직으로 적층되는 층수가 늘어나더라도 층 선택을 위한 스트링선택라인의 증가를 최소화하여 불필요한 면적 소모를 없앨 수 있는 LSM이 가능한 3차원 적층형 낸드 플래시 메모리 어레이를 구현할 수 있게 된다. 이에 대한 상세한 설명은 한국 특허출원 제10-2012-0019349호를 참조할 수 있다.
한편, 상기 접지선택라인(70) 하부에서 수평으로 동일층 간에 서로 연결된 상기 각 반도체층(10)은, 도 2와 같이, 상기 접지선택라인(70)의 일측으로 계단형상의 돌출부(80)를 가질 수 있고, 상기 계단형상의 돌출부에는 상기 각 반도체층(10)에 독립적으로 바이어스를 인가하기 위해 소정의 컨택 플러그에 의하여 복수개의 공통접지라인(CSL)이 연결된다.
그리고, 상기 접지선택라인(70)의 타측, 즉 또 다른 일측에는, 도 2와 같이, 상기 각 반도체층(10)을 수직으로 연결하는 공통 바디(90)가 더 구비될 수 있다.
상기 메모리 빌딩 블록(200)을 구성하는 단위 빌딩(100)은 상기 공통접지라인(CSL)과 상기 공통 바디(90)를 서로 바꾸어 형성할 수도 있으나, 상기 SSL 상태 확인 빌딩(300)은, 도 2와 같은 구조, 즉 계단형상의 돌출부(80)에 복수개의 공통접지라인(CSL)이 연결되고, 상기 접지선택라인(70)의 타측에 상기 각 반도체층(10)을 수직으로 연결하는 공통 바디(90)가 구비되도록 함이 바람직하다.
이하에서는, 상기 메모리 빌딩 블록(200)을 구성하는 단위 빌딩(100) 및 SSL 상태 확인 빌딩(300)이 동일한 구조를 갖는 것을 중심으로 설명한다.
이 경우, 상기 복수개의 스트링선택라인들(50) 및 상기 접지선택라인(70)은, 도 8과 같이, 상기 메모리 빌딩 블록(200)의 하나 이상의 단위 빌딩(100)은 물론 상기 SSL 상태 확인 빌딩(300)의 각 대응 라인에 서로 연결되어 상기 메모리 빌딩 블록(200)의 행 디코더(400)에 구비된 각 출력단에 연결된다.
그리고, 상기 복수개의 워드라인들(60) 및 상기 복수개의 공통접지라인들(CSL)은 상기 메모리 빌딩 블록(200)과 상기 SSL 상태 확인 빌딩(300) 사이에서 차단되어 각각 독립적으로 제어된다.
이를 위해, 상기 메모리 빌딩 블록(200)의 복수개 워드라인들(WL0...WL7) 및 공통접지라인들(CSL)은 상기 메모리 빌딩 블록(200)의 행 디코더(400)에 구비된 각 출력단에 연결되고, 상기 SSL 상태 확인 빌딩(300)의 복수개 워드라인들(CWL0, ..., CWL7) 및 공통접지라인들(CSL)은 상기 메모리 빌딩 블록의 행 디코더(400)와 반대편에 구비된 모니터링 행 디코더(500)의 각 출력단에 연결된다.
그리고, 상기 SSL 상태 확인 빌딩(300)의 각 액티브라인(30)의 일단에 연결된 상기 각 비트라인(40)은 모니터링 페이지 버퍼(600)에 구비된 비트라인 입력단에 연결된다.
물론, 상기 메모리 빌딩 블록(200)을 구성하는 단위 빌딩(100)의 각 액티브라인(30)의 일단에 연결된 상기 각 비트라인(40)은 메모리 페이지 버퍼(700)에 구비된 비트라인 입력단에 연결된다.
도 8은 하나의 메모리 빌딩 블록(200)과 SSL 상태 확인 빌딩(300)으로 구성된 것을 각 층의 어레이 구조로 병풍처럼 옆으로 펼쳐 도시한 것이나, 둘 이상의 메모리 빌딩 블록들(200)과 각 메모리 빌딩 블록(200)의 일측에 SSL 상태 확인 빌딩(300)을 구비한 어레이로 구성할 수 있음은 물론이다. 후자의 경우 각 비트라인은 서로 공유하며 상술한 모니터링 페이지 버퍼(600) 및 메모리 페이지 버퍼(700)의 각 입력단에 연결하게 된다.
다음은, 상기 실시예에 따른 3차원 적층형 낸드 플래시 메모리 어레이에 있어서, 상기 스트링선택트랜지스터들의 문턱전압을 모니터링하는 방법에 대하여 설명한다.
3차원 적층형 낸드 플래시 메모리 어레이의 동작을 도 1과 같은 종래 2차원 낸드 플래시 메모리 어레이와 동일하게 읽기나 쓰기 동작을 수행하기 위해서는 선택된 층의 스트링선택트랜지스터들은 모두 턴온(turn on)되고, 나머지 비선택 층의 스트링선택트랜지스터들은 적어도 하나가 턴오프(turn off) 되어야 한다.
도 4는 4층으로 적층된 반도체 중 제 1 반도체층(1st layer)을 선택하는 일 예를 도시한 것이다.
LSM이 가능하도록 SSL0을 따라 형성된 스트링선택트랜지스터들의 문턱전압은 하층으로 가며 -1.0V, 1.0V, 3.0V, 5.0V를 가지도록 프로그램되어 있고, 이웃한 SSL1을 하층으로 가며 반대로 문턱전압이 감소하도록 프로그램되어 있다.
상기와 같이 스트링선택트랜지스터들이 미리 프로그램된 상태에서 제 1 반도체층(1st layer)을 선택하기 위해, 도 4와 같이, SSL0에는 6V, SSL1은 0V를 인가하게 되면, 제 1 반도체층(1st layer)에 형성된 스트링선택트랜지스터들만 모두 턴온(turn on)되고, 다른 층의 나머지 스트링선택트랜지스터들은 적어도 하나가 턴오프(turn off) 되어, 원하는 제 1 반도체층(1st layer)만 선택할 수 있게 된다.
나머지 층을 선택하기 위해서는 도 4에 도시된 스트링선택라인의 바이어스 인가표와 같이 각 스트링선택라인에 인가하면 된다.
그런데, 미리 프로그램된 스트링선택트랜지스터들의 문턱전압 값이, 도 5와 같이 증가하거나, 도 6과 같이 감소한 경우에는 층 선택을 제대로 할 수 없는 문제점이 있다.
즉, 도 4와 같은 예에서, 도 5와 같이, BL0이 연결된 액티브라인에 SSL1을 지나는 스트링선택트랜지스터들 중 맨 아래에 형성된 스트링선택트랜지스터의 문턱전압 값이 미리 프로그램된 값에서 증가한 상태에 있을 경우에는, 제 1 반도체층을 선택하기 위한 스트링선택라인의 바이어스 인가시 턴오프 되어 층 선택을 할 수 없는 문제점이 있다.
반대로, 도 4와 같은 예에서, 도 6과 같이, BL0이 연결된 액티브라인에 SSL1을 지나는 스트링선택트랜지스터들 중 아래에서 두 번째에 형성된 스트링선택트랜지스터의 문턱전압 값이 미리 프로그램된 값에서 감소한 상태에 있을 경우에는, 제 1 반도체층을 선택하기 위한 스트링선택라인의 바이어스 인가시 제 1 반도체층에 형성된 스트링선택트랜지스터들뿐만 아니라 제 2 반도체층에 형성된 스트링선택트랜지스터들도 모두 턴온되어 역시 특정 층을 선택할 수 없는 문제점이 있다.
상술한 바와 같이, 3차원 적층형 낸드 플래시 메모리 어레이의 동작에 있어서, 특히 LSM이 가능한 3차원 적층형 낸드 플래시 메모리 어레이의 동작에서 스트링선택트랜지스터들의 문턱전압 확인은 매우 중요하다.
이를 위해 본 실시예에서는 상술한 바와 같이, SSL 상태 확인 빌딩을 각 메모리 빌딩 블록 일측에 구비하여, 상기 복수개의 스트링선택라인들에 상기 복수개의 반도체층들 중 특정 반도체층을 선택하기 위한 전압을 인가하여 상기 메모리 빌딩 블록을 동작시킬 때, 특히 읽기 동작시, 상기 모니터링 페이지 버퍼(600)를 통하여 상기 스트링선택트랜지스터들의 문턱전압 이상 유무를 동시에 확인하는 것으로 한다.
구체적인 일 실시예로, 도 9 내지 도 11과 같이, 상기 SSL 상태 확인 빌딩(300)의 복수개 워드라인들(CWL0, CWL1, ..., CWL7)은 모두 각 셀의 채널이 켜질 수 있는 패스 전압(예컨대, VDD)을 인가하고, 상기 SSL 상태 확인 빌딩(300)의 복수개 공통접지라인들(CSL0, CSL1, CSL2, CSL3) 중 상기 특정 반도체층에 연결된 선택 공통접지라인은 접지, 나머지 비선택 공통접지라인들은 접지보다 높은 전압(예컨대, VDD)을 인가하고, 상기 접지선택라인(GSL)은 접지선택트랜지스터의 채널이 켜질 수 있는 턴온 전압을 인가하여, 상기 모니터링 페이지 버퍼(600)의 출력이 "1" 이면 정상, "0"이면 비정상으로 상기 스트링선택트랜지스터들의 문턱전압의 상태를 확인할 수 있다.
즉, 도 9와 같이, 정상 동작하는 경우에는 원하는 제 1 반도체층에서만 전도 경로가 형성되어 선택층인 제 1 반도체층과 연결된 공통접지라인(CSL0)의 접지 전압이 모니터링 페이지 버퍼(600)의 입력단으로 전달되어, 비트라인에 프리차지(precharge)된 값이 0V로 되어, 도 13에 의한 모니터링 페이지 버퍼(600)의 출력단(Dout)이 "1"의 값을 가지게 된다.
따라서, 메모리 빌딩 블록의 읽기 동작시 모니터링 페이지 버퍼(600)의 출력을 함께 모니터링하여, 상기 모니터링 페이지 버퍼(600)의 출력단(Dout)의 값이 "1"이면, 스트링선택트랜지스터들의 문턱전압의 상태는 정상임을 알 수 있다.
한편, 도 10과 같이, 스트링선택트랜지스터들의 문턱전압 값이 증가하여 층 선택이 안된 경우에는 선택층에 전도 경로가 형성되지 않아 선택층에 연결된 공통접지라인(예컨대, CSL0)의 접지 전압이 비트라인 쪽으로 전달되지 못하여, 비트라인에 프리차지(precharge)된 값이 유지되고, 그 결과, 도 13에 의한 모니터링 페이지 버퍼(600)의 출력단(Dout)은 "0"의 값을 가지게 된다.
그리고, 도 11과 같이, 스트링선택트랜지스터들의 문턱전압 값이 감소하여 층 선택이 안된 경우에는 비선택층에도 전도 경로가 형성되어 비선택층에 연결된 공통접지라인(예컨대, CSL1)의 접지보다 높은 전압(예컨대, VDD)이 비트라인 쪽으로 전달되어, 비트라인의 전압을 충분히 내리지 못하고 VDD로 올리게 되므로, 그 결과, 도 13에 의한 모니터링 페이지 버퍼(600)의 출력단(Dout)은 "0"의 값을 가지게 된다.
또한, 도 12와 같이, 스트링선택트랜지스터들의 문턱전압 값이 증가 및 감소하여 층 선택이 안된 경우에는 선택층에 전도 경로가 형성되지 않아 선택층에 연결된 공통접지라인(예컨대, CSL0)의 접지 전압이 비트라인 쪽으로 전달되지 못하고, 비선택층에는 전도 경로가 형성되어 비선택층에 연결된 공통접지라인(예컨대, CSL1)의 접지보다 높은 전압(예컨대, VDD)이 비트라인 쪽으로 전달되어, 비트라인의 전압을 VDD로 올리게 되므로, 그 결과, 도 13에 의한 모니터링 페이지 버퍼(600)의 출력단(Dout)은 "0"의 값을 가지게 된다.
따라서, 메모리 빌딩 블록의 읽기 동작시 모니터링 페이지 버퍼(600)의 출력을 함께 모니터링하여, 상기 모니터링 페이지 버퍼(600)의 출력단(Dout)의 값이 "0"이면, 스트링선택트랜지스터들의 문턱전압의 상태는 비정상, 즉 미리 프로그램된 값을 갖지 못함을 알 수 있다.
상술한 바와 같이, 각 메모리 빌딩 블록(200)의 일측으로 단위 빌딩(100)과 동일한 구조로 형성된 SSL 상태 확인 빌딩(300)을 더 구비함으로써, 메모리 빌딩 블록(200)의 동작시 SSL 상태 확인 빌딩(300)을 통하여 스트링선택트랜지스터들의 문턱전압이 정상인지 여부를 동시에 확인할 수 있게 되어 3차원 적층형 낸드 플래시 메모리 어레이에서도 종래 2차원 낸드 플래시 메모리와 같은 동작 속도 및 효율을 유지할 수 있는 효과가 있게 된다.
도 13은 모니터링 페이지 버퍼(600)의 일 회로도로, 이의 동작원리를 간단히 설명하면 하기와 같다.
리드 동작할 경우 "LATCH" node를 "0"으로 프리차지 시켜두고 BLSLTe와 BLSHF를 턴온시키면 VDD로 프리차지된 "SO" node 전압이 BLe의 전압에 따라 변하게 된다. "SO" node 전압이 N1 트랜지스터의 문턱전압 값보다 높으면(BLe의 전압이 프리차지된 값을 유지하는 경우), LCH신호에 의해 sensing 동작이 이루어질 때, "SINK" node가 접지로 내려가서 N2 트랜지스터를 통해 "LATCH" node가 VDD로 변하여 N3 트랜지스터가 턴온되어 Dout이 "0"가 된다.
도 14는 본 발명의 모니터링 페이지 버퍼(600)의 출력 파형을 보여주는 시뮬레이션 결과도로, 상술한 도 13에서의 BL과 "SO" node, "SINK" node의 결과 파형을 보여준다.
도 15는 본 발명의 SSL 상태 확인 빌딩으로 메모리 빌딩 블록의 리드 동작시 모니터링 페이지 버퍼의 출력 파형을 모니터링하여 스트링선택트랜지스터들의 문턱전압이 정상인지 여부를 확인하여, 비정상인 경우에는 해당 메모리 빌딩 블록의 스트링선택라인들에 연결된 스트링선택트랜지스터들의 문턱전압을 재설정하는 동작의 예를 보여주는 순서도이다.
따라서, 상술한 실시예에 의할 경우에는 비정상적인 스트링선택트랜지스터들의 문턱전압 값을 수정하기 위해서 모든 메모리 빌딩 블록의 스트링선택트랜지스터들을 프로그램하지 않고 선택된 메모리 빌딩 블록의 스트링선택트랜지스터들만 프로그램하면 되므로 3차원 적층형 낸드 플래시의 구동에 있어서 스트링선택트랜지스터들의 프로그램으로 인한 busy status 시간도 분산되는 효과가 있다.
10: 반도체층
20: 절연막
30: 액티브라인
40: 비트라인
50: 스트링선택라인
60: 워드라인
70: 접지선택라인
80: 계단형상의 돌출부
90: 공통바디
100: 단위 빌딩
200: 메모리 빌딩 블록
300: SSL 상태 확인 빌딩
400: 메모리 빌딩 블록의 행 디코더
500: 모니터링 행 디코더
600: 모니터링 페이지 버퍼
700: 메모리 페이지 버퍼

Claims (9)

  1. 기판 상에 복수개의 반도체층들이 수직으로 적층되어 일단에 각 비트라인이 연결된 복수개의 액티브라인들과, 상기 복수개의 액티브라인들을 수직으로 교차하며 일정 간격으로 이격되어 형성된 복수개의 스트링선택라인들, 복수개의 워드라인들 및 접지선택라인을 포함하는 단위 빌딩이 하나 이상 배열되어 메모리 빌딩 블록을 구성하되,
    상기 기판 상에 상기 메모리 빌딩 블록의 일측으로 상기 단위 빌딩과 동일한 구조로 형성되어 상기 복수개의 스트링선택라인들에 의하여 형성된 스트링선택트랜지스터들의 문턱전압을 확인하기 위한 SSL 상태 확인 빌딩이 더 형성된 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이.
  2. 제 1 항에 있어서,
    상기 스트링선택트랜지스터들은 상기 각 스트링선택라인에 의하여 수직으로 복수개 적층되되, 하층으로 가며 2 이상의 문턱전압 크기로 증가하거나 감소하는 분포를 갖도록 프로그램된 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이.
  3. 제 2 항에 있어서,
    상기 스트링선택트랜지스터들 중 이웃한 스트링선택라인을 따라 수직 적층된 스트링선택트랜지스터들 사이에는 상기 2 이상의 문턱전압 크기가 하층으로 가며 서로 역순으로 증가하거나 감소하는 분포를 갖도록 프로그램된 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 단위 빌딩은 상기 각 액티브라인의 타단이 상기 접지선택라인 하부에서 상기 각 반도체층이 수평으로 연결되고,
    상기 접지선택라인의 일측으로 돌출된 상기 각 반도체층에 복수개의 공통접지라인이 연결된 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이.
  5. 제 4 항에 있어서,
    상기 단위 빌딩은 상기 접지선택라인의 타측으로 상기 각 반도체층을 수직으로 연결하는 공통 바디가 더 구비된 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이.
  6. 제 4 항에 있어서,
    상기 복수개의 스트링선택라인들 및 상기 접지선택라인은 상기 메모리 빌딩 블록의 하나 이상의 단위 빌딩은 물론 상기 SSL 상태 확인 빌딩의 각 대응 라인에 서로 연결되어 상기 메모리 빌딩 블록의 행 디코더에 구비된 각 출력단에 연결되고,
    상기 복수개의 워드라인들 및 상기 복수개의 공통접지라인들은 상기 메모리 빌딩 블록과 상기 SSL 상태 확인 빌딩 사이에서 차단되고,
    상기 메모리 빌딩 블록의 복수개 워드라인들 및 공통접지라인들은 상기 메모리 빌딩 블록의 행 디코더에 구비된 각 출력단에 연결되고,
    상기 SSL 상태 확인 빌딩의 복수개 워드라인들 및 공통접지라인들은 상기 메모리 빌딩 블록의 행 디코더와 반대편에 구비된 모니터링 행 디코더의 각 출력단에 연결되고,
    상기 SSL 상태 확인 빌딩의 각 액티브라인의 일단에 연결된 상기 각 비트라인은 모니터링 페이지 버퍼에 구비된 비트라인 입력단에 연결된 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이.
  7. 제 6 항에 의한 3차원 적층형 낸드 플래시 메모리 어레이의 상기 스트링선택트랜지스터들의 문턱전압을 모니터링하는 방법에 있어서,
    상기 복수개의 스트링선택라인들에 상기 복수개의 반도체층들 중 특정 반도체층을 선택하기 위한 전압을 인가하여 상기 메모리 빌딩 블록을 동작시킬 때 상기 모니터링 페이지 버퍼를 통하여 상기 스트링선택트랜지스터들의 문턱전압 이상 유무를 동시에 확인하는 것을 특징으로 하는 스트링선택트랜지스터의 문턱전압 모니터링 방법.
  8. 제 7 항에 있어서,
    상기 SSL 상태 확인 빌딩의 복수개 워드라인들은 모두 각 셀의 채널이 켜질 수 있는 패스 전압을 인가하고,
    상기 SSL 상태 확인 빌딩의 복수개 공통접지라인들 중 상기 특정 반도체층에 연결된 선택 공통접지라인은 접지, 나머지 비선택 공통접지라인들은 접지보다 높은 전압을 인가하고,
    상기 접지선택라인은 접지선택트랜지스터의 채널이 켜질 수 있는 턴온 전압을 인가하여,
    상기 모니터링 페이지 버퍼의 출력이 "1" 이면 정상, "0"이면 비정상으로 상기 스트링선택트랜지스터들의 문턱전압의 상태를 확인하는 것을 특징으로 하는 스트링선택트랜지스터의 문턱전압 모니터링 방법.
  9. 제 1 항 내지 제 3 항 중 어느 한 항에 의한 3차원 적층형 낸드 플래시 메모리 어레이를 구동하는 방법에 있어서,
    상기 메모리 빌딩 블록이 복수개로 구성되더라도 비정상적인 스트링선택트랜지스터들의 문턱전압 값을 수정하기 위해서 모든 메모리 빌딩 블록의 스트링선택트랜지스터들을 프로그램하지 않고 선택된 메모리 빌딩 블록의 스트링선택트랜지스터들만 프로그램하여 스트링선택트랜지스터들의 프로그램으로 인한 busy status 시간을 분산하는 것을 특징으로 하는 3차원 적층형 낸드 플래시 메모리 어레이의 구동방법.
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