KR101692000B1 - ＳｉＣ 전력 반도체 소자용 열산화막의 제조 방법 및 ＳｉＣ 전력 반도체 소자의 제조 방법 - Google Patents

ＳｉＣ 전력 반도체 소자용 열산화막의 제조 방법 및 ＳｉＣ 전력 반도체 소자의 제조 방법 Download PDF

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Abstract

낮은 계면결함밀도를 갖는 열산화막의 제조 방법이 개시된다. 본 발명은 에피택셜층이 형성된 SiC 기판을 제공하는 단계; 상기 에피택셜층의 소정 영역에 이온 주입하는 단계; 상기 이온 주입된 기판 표면에 그라파이트층을 형성하는 단계; 이온 주입된 상기 소정 영역을 활성화하기 위한 열처리 단계; 상기 그라파이트층을 제거하는 단계; 및 상기 그라파이트층이 제거된 기판을 건식 산화 후 습식 재산화하여 상기 기판 표면에 열산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 SiC 기판 상의 열산화막 형성 방법을 제공한다. 본 발명에 따르면, iC 기판 표면에 잔류하는 카본의 영향을 최소화하고, 건식 산화 공정 대비 빠른 산화 속도를 가지며, 산화막과 SiC 계면에서의 딥 트랩(deep trap) 밀도를 감소시킬 수 있게 된다.

Description

ＳｉＣ 전력 반도체 소자용 열산화막의 제조 방법 및 ＳｉＣ 전력 반도체 소자의 제조 방법 {Manufacturing Methods of Thermal Oxide Layer For SiC Power Semiconductor Devices And Manufacturing Methods of SiC Power Semiconductor Devices}
본 발명은 SiC 전력 반도체 소자용 열산화막의 제조 방법에 관한 것으로, 보다 상세하게는 낮은 계면결함밀도를 갖는 열산화막의 제조 방법에 관한 것이다.
SiC는 낮은 고유 캐리어 농도, 높은 절연 파괴 특성, 높은 열전도성과 큰 전자 유동 속도 등 우수한 특성으로 인해 금속 산화물 반도체 기반의 디바이스들에 적용되고 있다.
SiC MOSFET과 같은 SiC 반도체 소자의 제작에는 많은 단위 공정이 진행되며, 공정 횟수가 많아짐에 따라 문제점에 노출될 가능성 또한 증가한다. SiC MOSFET의 경우 SiC 기판의 에피층에 이온 주입에 의한 다수의 반도체 영역을 형성한 후, 그 활성화를 위하여 고온 열처리 공정이 수반되며, 이후 게이트 산화막(열산화막) 형성 공정이 진행된다. 이 과정에서 공정 중 발생되는 문제 중 특히 고온 열산화막 공정에서 발생되는 카본 관련 오염 문제는 소자 제작에 큰 어려움을 주고 있다.
예컨대, SiC 소자 제조 공정 중 오염의 원인 중 하나로 이온주입 직후 고온 열처리 공정 이후 진행 과정에서 발생될 수 있다. 즉 이온주입 후 이온 활성화를 위한 1700℃와 같은 고온 열처리시 SiC 웨이퍼 표면 에칭 및 다른 오염으로부터 SiC 웨이퍼 표면을 보호하기 위해 그라파이트층(graphite layer)을 형성하게 되는데, 이 그라파이트층은 일반적으로 포토레지스트(Photo Resist; PR)를 웨이퍼에 도포한 후 1200℃에서 탄화공정을 통하여 형성된다. 활성화 열처리 이후, 그라파이트층은 O2 플라즈마 애싱(plsma ashing) 및 희생 산화 공정을 통하여 제거될 수 있다.
그러나, O2 플라즈마 애싱 공정에서는 산소이온의 운동 에너지가 작아 웨이퍼 표면에 잔류된 카본을 완벽하게 제거하기 어렵다는 문제가 발생한다. 또한, 희생(건식) 산화의 경우 표면에 잔류한 미세한 카본을 제거하는데에는 효과적이나 산화막 성장속도가 낮아 시간이 오래 걸리는 단점이 있고, 더욱이 SiC 표면 형상 때문에 국부적으로 카본과 관련된 결함이 SiC-산화막 계면에 다시 생성된다는 문제점을 갖는다. 즉 건식산화를 통하여 형성된 희생산화막을 제거한 후에는, 웨이퍼 표면에 여전히 미세한 카본이 잔류하게 된다. 이것은 후속되는 게이트 산화막 형성 공정에서도 높은 계면결함밀도(interface trap density, Dit)의 주된 원인으로 지목될 수 있다.
한편, 열산화막의 형성 과정을 거친 SiC-SiO2 계면에서도 댕글링 본드, 카본 관련 결함 및 산소 트랩 등 다양한 결함 원인이 존재한다.
따라서, 그라파이트층의 형성 및 제거 과정 등에서 발생하는 카본 관련 오염원을 효과적으로 제거하고, SiC-SiO2 계면의 결함을 감소기키는 고신뢰성의 SiC 소자 제조 방법에 대한 요구가 있다.
K. Matocha et al, IEEE trans. electro. devices.) Vol. 55, NO. 8 (2008), p1830
상기한 종래기술의 문제점을 해결하기 위하여 본 발명은, SiC 기판 표면에 잔류하는 카본의 영향을 제거할 수 있는 SiC 소자의 제조 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 건식 산화 공정 대비 빠른 산화 속도를 갖는 열산화막 형성 방법을 제공하는 것을 목적으로 한다.
또한 본 발명은 산화막과 SiC 계면에서의 딥 트랩(deep trap) 밀도를 감소시킬 수 있는 열산화막 형성 방법을 제공하는 것을 목적으로 한다.
또한 본 발명은, 기존 Si 전용 산화로를 SiC용으로 호환 가능하도록 하는 열산화막 형성 방법을 제공하는 것을 목적으로 한다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 에피택셜층이 형성된 SiC 기판을 제공하는 단계; 상기 에피택셜층의 소정 영역에 이온 주입하는 단계; 상기 이온 주입된 기판 표면에 그라파이트층을 형성하는 단계; 이온 주입된 상기 소정 영역을 활성화하기 위한 열처리 단계; 상기 그라파이트층을 제거하는 단계; 및 상기 그라파이트층이 제거된 기판을 건식 산화 후 습식 재산화하여 상기 기판 표면에 열산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 SiC 기판 상의 열산화막 형성 방법을 제공한다.
본 발명은 상기 그라파이트 제거 단계와 상기 열산화막 형성 단계 사이에, 기판 세정 단계를 더 포함할 수 있다.
또한, 상기 그라파이트층 형성 단계는, 포토레지스트를 도포하는 단계; 및 상기 도포된 포토레지스트를 탄화하는 단계를 포함할 수 있다.
또한, 본 발명의 상기 열산화막 형성 단계에서, 상기 건식 산화 및 습식 재산화는 각각 1000~1300℃의 온도에서 2~3 시간 동안 수행되는 것이 바람직하다. 이 때, 열산화막 형성 단계는. O2 가스 흐름에서 2~3 시간 동안 건식 산화하는 단계; 및 H2 가스 흐름을 추가하여, O2 및 H2 가스 흐름에서 2~3 시간 습식 산화하는 단계를 포함하여, 동일한 공정로에서 인시튜로 진행될 수도 있다.
본 발명은 상기 열산화막 형성 단계 이후에, 상기 기판을 NO 가스 분위기에서 열처리하는 단계를 더 포함할 수 있다.
또한, 본 발명의 다른 측면에 따르면, 본 발명은 에피택셜층이 형성된 SiC 기판을 제공하는 단계; 상기 에피택셜층의 소정 영역에 이온 주입하는 단계; 상기 이온 주입된 기판 표면에 그라파이트층을 형성하는 단계; 이온 주입된 상기 소정 영역을 활성화하기 위한 열처리 단계; 상기 그라파이트층을 제거하는 단계; 상기 그라파이트층이 제거된 기판 표면에 열산화막을 형성하는 단계; 및 상기 열산화막이 형성된 기판을 NO 가스 분위기에서 열처리하는 단계를 포함하는 SiC 기판 상의 열산화막 형성 방법을 제공한다.
본 발명에서 상기 NO 가스 분위기 열처리는 1100~1300℃의 온도에서 수행되는 것이 바람직하다.
또한 본 발명의 또 다른 측면에 따르면, 본 발명은 표면에 에피택층을 구비하고, 상기 에피택셜층 내에 하부 구조물이 형성된 SiC 기판을 제공하는 단계; 상기 SiC 기판 표면에 열산화막을 형성하는 단계; 열산화막이 형성된 상기 기판을 NO 가스 분위기에서 열처리하는 단계; 및 상기 열산화막을 패터닝하여 게이트 산화막을 형성하는 단계를 포함하는 SiC 반도체 소자의 제조 방법을 제공한다.
본 발명에서, 상기 열산화막 형성 단계는, 건식 산화 후 습식 재산화에 의해 수행되거나 습식 산화만으로 수행될 수도 있다.
본 발명에 따르면, SiC 기판 표면에 잔류하는 카본의 영향을 제거할 수 있는 SiC 소자의 제조 방법을 제공할 수 있게 된다. 또한, 본 발명에 따르면, 건식 산화 공정 대비 빠른 산화 속도를 가지며, 산화막과 SiC 계면에서의 딥 트랩(deep trap) 밀도를 감소시킬 수 있게 된다.
또한 본 발명에 따르면, 기존 Si 전용 산화로를 SiC 산화막 형성용으로 사용 가능 할 수 있게 된다.
도 1은 습식 산화 공정에 따라 제조된 SiC 소자를 광학현미경으로 관찰한 사진이다.
도 2는 본 발명의 일 실시예에 따라 SiC 기판 상에서 열산화막의 제조 공정을 나타낸 절차도이다.
도 3은 본 발명의 다른 실시예에 따라 SiC 기판 상에서 열산화막의 제조 공정을 나타낸 절차도이다.
도 4는 본 발명의 일실시예에 따른 SiC 반도체 소자의 제조 공정을 개략적으로 나타낸 도면이다.
도 5는 에피택셜층 내에 형성되는 하부 구조물을 예시적으로 도시한 도면이다.
도 6은 본 발명의 일실시예에 따른 SiC 기판 표면의 광학 현미경 사진이다.
도 7은 본 발명의 일실시예에 따른 샘플의 신뢰성 평가 결과를 나타내는 그래프이다.
도 8은 본 발명의 실험예에 따른 샘플의 NO 열처리 시간에 따른 고장 시간의 관계를 나타낸 그래프이다.
도 9는 본 발명의 실험예에 따른 샘플의 SiN의 분포를 나타낸 그래프이다.
도 10은 본 발명의 실험예에 따른 샘플의 SiON의 분포를 나타낸 그래프이다.
도 11은 본 발명의 실험예에 따른 샘플의 주입 전하밀도에 따른 NO 열처리 시간별 트랩된 전하량의 변화 경향을 나타낸 그래프이다.
이하 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상술한다.
SiC 기판의 표면에 미세한 카본이 잔류하는 경우 습식 산화 분위기에서 발생 가능한 반응 아래 화학식 1 및 2와 같다.
(화학식 1)
C(g)+H2O(g) → CO(g)+H2(g)
(화학식 2)
C(g)+O2(g) → CO2(g)
위 화학식 1에서 알 수 있는 바와 같이, 고온 습식 산화 공정 중 SiC 표면에 H2가 발생될 수 있다. 이 때, 발생된 H2는 SiC 표면을 에칭하여, 에치 핏(etch pit)을 형성할 수 있다. 형성된 에치 핏은 광학 이미지 상으로는 어둡게 보이거나 또는 패인 흔적으로 관찰된다.
이러한 에치 핏들은 소자 공정 중 노광 공정의 스테퍼(stepper)의 레이저를 이용한 얼라인 키(align key)의 인식이나 자동화 공정의 에러 요인이 될 수 있다. 또한, 산화막 두께 확인을 위한 엘립소미터(ellipsometer)의 경우에도 레이저를 사용하므로 산화막 두께 확인이 불가능하게 되는 문제점을 발생시킬 수 있다. 또한 에치 핏의 형태가 클 경우 이 후 공정 중 증착 또는 식각 공정 불량을 야기해 소자의 수율에 치명적인 문제를 줄 수 있다.
도 1은 습식 산화 공정에 따라 제조된 SiC 소자를 광학현미경으로 관찰한 사진이다.
도 1의 SiC 소자는 다음의 제조 공정을 통해 제조하였다. 먼저, SiC 기판 상의 에피택셜층의 소정 영역에 이온 주입 공정을 수행한 후 포토레지스트를 도포하고 열처리하여 그라파이트층을 형성하였다. 이어서, 상기 기판을 열처리하여 상기 이온 주입 영역을 활성화하였다. 다음으로, O2 애싱 및 건식 희생산화(1175 ℃ 건식 산화 2시간; O2 flow rate: 10 SLM, 승온속도: 10 도/분)에 의해 그라파이트층을 제거하고, BOE(Buffered Oxide Etchant) 에칭 등의 통상의 방법으로 희생 산화막을 제거하였다. 희생 산화막이 제거된 기판은 RCA 세정(cleaning) 및 HF 디핑(dipping)으로 된 세정 공정을 거친 후, 1150℃의 온도 조건에서 습식 산화(H2 flow rate: 10 SLM, O2 flow rate: 9 SLM, 승온속도: 5 ~ 10 도/분, 냉각속도 10도/분) 하여 열산화막을 제조하였다.
도 1의 (a)에서 나타난 바와 같이, 오염된 부분은 어두운 점(적색 점선내)으로 나타남을 알 수 있고, 도 1의 (b)에서는 표면에 국부적으로 파인 흔적이 나타남을 알 수 있다.
즉, 도 1은 그라파이트층의 제거 후 열산화막의 형성을 위해 습식 산화 공정을 적용하는 경우 기판의 표면에 많은 결함이 발생함을 알 수 있다.
도 2는 본 발명의 일 실시예에 따라 SiC 기판 상에서 열산화막의 제조 공정을 나타낸 절차도이다.
도 2를 참조하면, 에픽택셜층이 형성된 SiC 기판이 제공되고(S100), 상기 에피택셜층 내에 소정의 반도체 영역을 형성하기 위한 이온 주입 공정이 진행된다(S110). 이어서, 상기 SiC 기판 상에 그라파이트 보호층이 형성되고(S120), 이온 주입된 반도체 영역을 활성화하기 위한 열처리 공정이 수행된다(S130).
전술한 단계 S100 내지 S130은 통상의 SiC 소자 제조 공정이 적용될 수 있다. 예컨대, 본 발명에서 그라파이트 보호층은 포토레지스트(Photo Resist; PR)를 웨이퍼에 도포한 후 1200℃에서 탄화공정을 수행하여 형성될 수 있고, 이어지는 열처리 공정은 1700℃의 고온에서 수행될 수 있다.
이어서, 반도체 영역의 활성화가 완료된 SiC 기판의 그라파이트층 제거 단계 수행된다(S140). 그라파이트층의 제거 공정은 O2 애싱 및/또는 희생 산화막 형성 공정에 의해 수행될 수 있다.
그라파이트 제거 공정을 거친 기판은 세정된다(S150). 본 발명에서 상기 세정 단계는 일련의 공정으로 구성될 수 있다. 예컨대 그라파이트층 제거 단계에서 형성된 표면 산화막은 BOE(Buffered Oxide Etchant)에 의하여 습식 식각하고, RCA 세정 및 HF 딥핑 공정을 추가로 수행하여 불순물을 세정할 수 있다.
세정된 SiC 기판 상에 열산화막을 형성한다(S160). 본 발명에서 상기 열산화막 형성 단계는 건식 산화 공정과 연이은 습식 재산화 공정으로 구성될 수 있다.
본 발명에서 상기 건식 산화 공정은 산소 가스(O2) 분위기에서 약 1000~1300℃의 온도에서 수행될 수 있다. 또한, 상기 습식 재산화 공정은 H2와 O2 가스 분위기로 마찬가지의 온도 범위에서 수행될 수 있다. 본 발명에서 상기 건식 산화 공정 및 습식 재산화 공정은 하나의 공정로에서 수행될 수 있다. 이 경우, 건식 산화 공정에서 분위기 가스로 O2를 유입하고, 습식 산화 공정에서는 H2를 추가로 유입함으로써 열처리를 할 수 있게 된다.
도 3은 본 발명의 다른 실시예에 따라 SiC 기판 상에서 열산화막의 제조 공정을 나타낸 절차도이다.
도 3을 참조하면, 에피택셜층이 형성된 SiC 기판 상에 이온 주입, 그라파이트층의 형성, 이온 주입 영역의 활성화, 그라파이트층의 제거 및 기판 세정으로 이루어지는 일련의 단계 S200 내지 단계 S250이 수행된다. 상기 단계 S200 내지 단계 S250은 도 1과 관련하여 설명한 단계 S100 내지 단계 S150과 동일한 방식으로 수행될 수 있으며, 여기서는 설명을 생략한다.
이어서, 상기 SiC 기판 상에 열산화막이 형성된다(단계 S250). 본 발명에서 상기 열산화막의 형성은 두 가지 방식으로 수행될 수 있다.
우선 일례로서, 열산화막은 도 1과 관련하여 설명한 건식 산화 및 습식 재산화 공정에 의해 수행될 수 있다. 이 공정은 도 1에서 설명한 것과 동일하므로, 여기서는 설명을 생략한다.
본 발명에서 상기 열산화막은 습식 산화 공정만으로 수행될 수도 있다. 예컨대, 1000~1300℃의 온도 및 H2 + O2 가스 분위기에서 수행될 수 있다.
이어서, 형성된 열산화막을 NO 가스 분위기에서 열처리한다(S260). 상기 NO 가스 분위기 열처리는 1100~1300℃의 온도에서 수행될 수 있다.
본 발명의 열산화막 형성 공정은 SiC MOSFET과 같은 게이트 산화막의 형성 공정에 적용될 수 있다.
도 4는 본 발명의 일실시예에 따른 SiC 반도체 소자의 제조 공정을 개략적으로 나타낸 도면이다.
도 4를 참조하여 본 발명의 SiC 반도체 소자의 제조 공정을 설명한다. 먼저, 에피택셜층 내에 하부 구조물이 형성된 SiC 기판이 제공된다(S300). 본 발명에서 상기 하부 구조물은 예컨대 도 5에 도시된 것과 같은 SiC 기판(100) 상의 에피택셜층(110) 내에 이온 주입에 의해 형성된 복수의 도핑 영역들을 포함할 수 있다. 예컨대 SiC MOSFET의 경우, 상기 복수의 도핑 영역들은 소오스 및 드레인을 규정하도록 형성될 수 있다. 도시된 바와 같이, n+ SiC 기판(100)의 경우, n- 에피층(110) 내의 p 도핑 영역(112A, 112B), n+ 도핑 영역(114A, 114B) 및 p+ 도핑 영역(116A, 116B)로 이루어진 일련의 구조가 소오스 및 드레인을 규정한다. 물론, 도 5에서 예시된 상기 하부 구조물은 다양한 MOSFET의 일례를 도시한 것일 뿐 본 발명의 SiC 반도체 소자를 전술한 구조물로 한정하고자 하는 것은 아니다.
다시 도 4를 참조하면, 상기 하부 구조물이 형성된 SiC 기판 상에 열산화막을 형성한다(S320).
본 실시예에서 열산화막은 건식 산화 및 습식 재산화 공정을 적용하여 형성될 수 있다. 이와 달리, 상기 열산화막은 습식 산화 공정을 적용하여 형성될 수 있다. 각각의 열산화막 형성 공정은 도 2 및 도 3에서 설명한 것과 마찬가지 조건으로 형성될 수 있다.
이어서, 열산화막이 형성된 SiC 기판을 NO 가스 분위기에서 열처리 한다(S330). NO 가스 분위기의 열처리 공정은 도 3과 관련하여 설명한 NO 가스 열처리 공정과 동일한 공정이 적용될 수 있으므로, 여기서는 설명을 생략한다.
이어서, 상기 열산화막을 적절하게 패터닝하여 게이트 산화막을 형성한다(S330). 이 단계는 상기 열산화막 상에 게이트 전극 금속을 적층한 후 상기 게이트 전극 금속과 상기 열산화막을 동시 또는 순차 패터닝함으로써 수행될 수도 있다.
이하에서는 본 발명에 따른 실험예를 설명함으로써 본 발명을 상술한다.
<실험예 1>
SiC 기판의 에피층 상에 포토레지스트를 도포하고, 약 1200℃에서 탄화하여 인위적인 그라파이트층을 형성하였다. 형성된 그라파이트 층을 산소 플라즈마 애싱 공정과 희생산화 공정을 적용하여 제거하였다. 이 때, 희생 산화는 1175℃에서 2시간 동안 건식 산화하였다. 산소 유량은 10 SLM, 승온속도는 10℃/분, 냉각속도는 10℃/분으로 하였다.
이어서, BOE 에칭 용액으로 산화막 제거하고, 유기물 및 금속 파티클의 세정을 위하여 RCA 세정하고 HF 딥핑하였다.
이어서, 1150℃에서 3시간 동안 건식 산화(O2 flow rate: 10 SLM, 승온속도: 5 ~ 10℃/분)하고, 동일 온도 조건에서 2시간 동안 습식 산화 (H2 flow rate: 6 SLM, O2 flow rate: 7 SLM, 냉각속도 10℃/분)를 인 시튜로 진행하였다.
이상의 처리를 거친 SiC 기판 표면을 광학 현미경으로 관찰하였다.
도 6은 본 실험예에 따른 SiC 기판 표면의 50 배율 광학 현미경 사진이다.
도 6으로부터 표면 에칭이 전혀 없는 깨끗한 표면이 유지되고 있는 것을 알 수 있었다. 즉 건식 및 습식 재산화 공정은 산화막 공정 중에 표면 잔류 카본과의 반응을 효과적으로 제거할 수 있게 되어 SiC 소자 수율 향상을 도모할 수 있게 됨을 알 수 있다.
<실험예 2>
12 um 두께의 에피층을 갖는 N-type 4H-SiC 기판(10 x 10 mm)을 RCA 세정 및 HF 딥핑하고, 열산화막을 형성하였다.
열산화막은 건식 산화 후 습식 재산화 공정(PR-SiO2)을 적용하였다. 건식 산화 후 습식 재산화 공정은 1150℃ 3시간 동안 건식 산화(O2 flow rate: 10 SLM, 승온속도: 5 ~ 10 도/분)한 후, 동일 온도 조건에서 2시간 동안 습식 산화(H2 flow rate: 6 SLM, O2 flow rate: 7 SLM, 냉각속도 10도/분)하였다.
이어서, 열산화막이 형성된 샘플을 1175℃에서 NO 가스 분위기에서 열처리(NO 가스 flow rate: 2 SLM, 승온속도: 10 도/분, 냉각속도 10도/분)하였다. 열처리 시간은 샘플마다 달리하여 각각 1 시간, 2 시간 및 3시간 진행하였다.
이어서, 기판 표면에 전자빔 증발법(e-gun evaporation)에 의하여 Al 전극을 형성한 후, 포토리소그래피 공정 및 습식 식각 공정을 적용하여 게이트 전극을 형성하였다. 형성된 게이트 전극의 직경은 약 300 um으로 하였다. 이어서, 기판의 배면에 DC 스퍼터로 Al 컨택트를 형성하고, 제조된 샘플의 특성을 평가하였다. 각 특성 평가 방법 및 장치는 아래에 열거하였다.
- Dit 측정: simultaneous high-low C-V method
- 신뢰성 측정: Constant Voltage Stress Test (CVST) ( 9 MV/cm), Constant Current Stress Test (CCST)
- 물리화학적 분석: Time-of-Flight (TOF) Secondary Ion Mass Spectroscopy (SIMS)
<실험예 3>
열산화막의 형상 방법을 달리한 외에는 실험예 2와 동일한 방법으로 샘플을 제조하였다.
열산화막(Wet-Oxide)은 1100℃에서 7시간 동안 습식 산화(H2 flow rate: 6 SLM, O2 flow rate: 7 SLM, 승온속도: 5 ~ 10 도/분, 냉각속도 10도/분)하여 제조하였다.
실험예 2와 동일한 방식으로 제조된 샘플의 특성을 평가하였다.
도 7은 신뢰성 평가 결과를 나타내는 그래프이다.
본 발명에서 신뢰성 평가는 CVST(Constant Voltage Stress Test)를 이용하였는데, 이 때 산화막 인가전계는 9 MV/cm을 사용하였다. 파괴 시간(Failure time)은 게이트 누설전류가 지수 함수적으로 증가하는 지점으로 정의하였다.
도 7을 참조하면, Wet oxide와 PR-SiO2의 특성 모두 NO 열처리 시간이 증가함에 따라 파괴 시간이 길어지는 것을 확인하였다.
도 8은 NO 열처리 시간에 따른 고장 시간의 관계를 나타낸 그래프이다. 도 에서 파괴 시간은 누적 파괴율(Cumulative percent failed)이 63%인 지점에서의 파괴 시간이다.
NO 열처리를 하지 않는 경우, Wet-Oxide가 PR-SiO2 보다 더 좋은 신뢰성 특성을 보이고 있다. 그러나 동일한 NO 열처리 시간을 1, 2, 3시간으로 진행한 결과는 PR-SiO2의 신뢰성 결과가 Wet-Oxide 보다 더 향상됨이 뚜렷하게 확인되었다.
도 9는 각 샘플의 SiN의 분포를 나타낸 그래프이고, 도 10은 SiC-산화막 계면에서의 SiON의 분포를 나타낸 그래프이다.
먼저, 도 9를 참조하면, PR-SiO2 샘플의 경우 NO 열처리 시간에 따라서 거의 차이가 없는 것으로 나타났고 wet oxide 샘플의 경우 NO 열처리 시간에 따라서 1시간과 2시간 사이의 SiN 피크 강도(intensity) 변화가 거의 두 배 정도 차이를 보였고 2시간과 3시간의 차이는 거의 없었다. NO 열처리 3시간에 대해서 PR-SiO2, wet oxide 샘플을 비교한 결과 PR-SiO2의 SiN 피크 강도(intensity)가 약 10% 정도 높은 것을 확인할 수 있었다.
다음으로, 도 10을 참조하면, SiON 깊이 분포의 중심축은 SiC-산화막 계면을 기준으로 산화막 내부에 존재하는 것을 확인하였다. 이것은 SiON의 분포가 계면 특성보다는 산화막의 벌크 특성에 영향을 줄 수 있는 것으로 판단되었다. SiON 피크 강도(intensity) 결과는 PR-SiO2 샘플의 경우 NO 열처리 시간이 늘어남에 따라서 증가되는 것으로 나타났다. 특히 NO 열처리 2시간과 3시간 사이의 증가 비율은 약 1.7배인 것으로 확인되었다. Wet oxide 샘플의 경우 NO 열처리 시간에 따라서 1시간과 2시간 사이의 강도 변화가 거의 두배 정도 차이를 보였고 2시간과 3시간의 차이는 거의 없었다. NO 열처리 3시간에 대해서 PR-SiO2, wet oxide 샘플을 비교한 결과, PR-SiO2의 SiON 강도가 2배 정도 높은 것을 확인할 수 있었다.
이상 살펴본 바와 같이, CVST 및 TOF-SIMS는 PR-SiO2 산화막을 NO가스를 이용하여 질화 처리한 경우의 효율이 Wet-Oxide 산화막의 질화 처리 보다 높다는 것을 보여준다.
NO 열처리 시간에 따른 PR-SiO2의 향상된 특성에 대한 메커니즘을 분석하기 위해서 CCST를 통한 트랩 효과(trapping effect)를 확인하였다. 산화막 주입 전류밀도(Jinj)는 4.2 uA/cm2를 사용하였다. 주입 전하량(Qinj)은 Jinj에 주입 시간을 곱하여 나타내었다. 트랩된 전하량의 변화량(△Qtrap)은 아래와 같은 식으로 평가하였다.
(수학식 1)
△Qtrap = △VFB×Cox
(여기서, △VFB : flatband voltage shift, Cox : oxide capacitance)
Qinj에 따른 △Qtrap의 변화 곡선의 기울기는 트랩율(trapping rate)를 의미한다.
도 11은 주입 전하밀도에 따른 NO 열처리 시간별 트랩된 전하량의 변화 경향을 나타낸 그래프이다.
도 11의 (a)로부터, Qinj의 600 uA/cm2까지는 Qinj의 누적 량에 따른 변화 기울기가 초기 대비 점점 감소하는 경향을 나타냄을 알 수 있다. 또한 전자가 트랩되면서 VFB의 포지티브 쉬프트(positive shift)를 유발하기 때문에 트랩의 산화막 내부의 산화물 트랩(oxide trap) 또는 계면의 딥 트랩(deep trap)인 것으로 판단된다. 따라서 트랩 밀도(trap density)가 높을수록 트랩율(trapping rate)도 높아진다. NO 열처리 시간이 1 시간일 경우 가장 높은 트랩율을 보였다가 2 시간일 경우 기울기가 감소되었고 3 시간일 경우 가장 낮은 트랩율(trapping rate)를 나타냈다. 즉 1 시간 NO 열처리가 진행되었을 때 산화막 계면에서 산화물 트랩과 딥 트랩의 많은 양이 존재하고 있고 2 시간 열처리 이후 감소되어 3 시간일 경우 트랩 밀도가 상당히 줄어든 것으로 판단된다.
도 11의 (b)는 상온 CCST 측정으로 산화막의 절연 파괴(breakdown) 전하량(Qbd)을 평가한 결과를 나타낸 그래프이다. NO가스 3시간 열처리의 경우가 가장 높은 신뢰성 특성을 보여줌을 알 수 있다.

Claims (11)

  1. 에피택셜층이 형성된 SiC 기판을 제공하는 단계;
    상기 에피택셜층의 소정 영역에 이온 주입하여 소오스 및 드레인을 규정하는 n+ 도핑 영역들을 형성하는 단계;
    상기 이온 주입된 기판 표면에 그라파이트층을 형성하는 단계;
    이온 주입된 상기 소정 영역을 활성화하기 위한 열처리 단계;
    상기 그라파이트층을 제거하는 단계;
    상기 그라파이트층이 제거된 기판을 건식 산화 후 습식 재산화하여 상기 기판 표면에 열산화막을 형성하는 단계;
    상기 열산화막을 형성한 이후에 상기 기판을 NO 가스 분위기에서 1175 ℃의 온도에서 2 ~ 3 시간 열처리 하는 단계;
    상기 열산화막을 패터닝하여 게이트 산화막을 형성하는 단계; 및
    상기 패터닝된 열산화막 상에 게이트 전극을 형성하는 단계를 포함하고,
    열산화막 형성 단계는 1000~1300℃의 온도에서 O2 가스 흐름에서 건식 산화하는 단계; 및 H2 가스 흐름을 추가하여 O2 및 H2 가스 흐름에서 습식 산화하는 단계를 포함하여, 동일한 공정로에서 인시튜로 진행되는 것을 특징으로 하는 n 채널 SiC MOSFET의 제조 방법.
  2. 제1항에 있어서,
    상기 그라파이트 제거 단계와 상기 열산화막 형성 단계 사이에,
    기판 세정 단계를 더 포함하는 것을 특징으로 하는 n 채널 SiC MOSFET의 제조 방법.
  3. 제1항에 있어서,
    상기 그라파이트층 형성 단계는,
    포토레지스트를 도포하는 단계; 및
    상기 도포된 포토레지스트를 탄화하는 단계를 포함하는 것을 특징으로 하는 n 채널 SiC MOSFET의 제조 방법.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 NO 가스 분위기 열처리 단계는 1100~1300℃의 온도에서 수행되는 것을 특징으로 하는 n 채널 SiC MOSFET의 제조 방법.
  7. 삭제
  8. 삭제
  9. 표면에 에피택셜층을 구비하고, 상기 에피택셜층 내에 소오스 및 드레인을 규정하기 위한 n+ 도핑 영역들을 포함하는 하부 구조물이 형성된 SiC 기판을 제공하는 단계;
    이온 주입된 기판 표면에 그라파이트층을 형성하는 단계;
    이온 주입된 소정 영역을 활성화하기 위한 열처리 단계;
    상기 그라파이트층을 제거하는 단계;
    상기 그라파이트층이 제거된 기판을 건식 산화 후 습식 재산화하여 상기 기판 표면에 열산화막을 형성하는 단계;
    상기 열산화막을 형성한 이후에 상기 기판을 NO 가스 분위기에서 1175 ℃의 온도에서 2 ~ 3 시간 열처리 하는 단계;
    상기 열산화막을 패터닝하여 게이트 산화막을 형성하는 단계; 및
    상기 패터닝된 열산화막 상에 게이트 전극을 형성하는 단계를 포함하고,
    열산화막 형성 단계는 1000~1300℃의 온도에서 O2 가스 흐름에서 건식 산화하는 단계; 및 H2 가스 흐름을 추가하여 O2 및 H2 가스 흐름에서 습식 산화하는 단계를 포함하여, 동일한 공정로에서 인시튜로 진행되는 것을 특징으로 하는 n 채널 SiC MOSFET의 제조 방법.
  10. 삭제
  11. 삭제
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