KR101802434B1 - 가변 저항 메모리 장치 및 그 형성 방법 - Google Patents

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Abstract

본 발명은 가변 저항 메모리 장치 및 그 형성 방법을 제공한다. 이 장치에 있어서, 하부전극이 스페이서 형태의 제 1 서브 하부 전극과 상기 제 1 서브 하부 전극의 측벽을 덮는 동시에 상기 제 1 서브 하부전극의 상부로 돌출된 제 2 서브 하부전극을 구비함으로써, 하부면이 넓고 상부면이 좁아 프로그램 전류를 감소시킬 수 있다. 이 방법에서는 상기 제 2 서브 하부전극의 두께를 조절함으로써 상기 하부전극의 상부면의 넓이를 제어할 수 있다. 상기 제 1 서브 하부전극과 제 2 서브 하부 전극이 스페이서 형성 공정을 응용하여 형성되므로 오정렬을 방지하고 공정을 단순화할 수 있다.

Description

가변 저항 메모리 장치 및 그 형성 방법{Variable Resistance memory device and method of forming the same}
본 발명은 가변저항 메모리 장치 및 그 형성 방법에 관한 것이다.
반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, FRAM(Ferroelectric Random Access Memory), MRAM(magnetic Random Access Memory) 및 PRAM(phase-change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
이러한 가변 저항 메모리 장치들 중, 상변화 물질(phase-change material)을 이용하는 상변화 메모리 장치(PRAM)는 빠른 동작 속도를 가지며, 고집적화에 유리한 구조로 되어 있어, 개발이 계속되고 있다.
본 발명이 해결하려는 과제는 신뢰성이 향상된 가변 저항 메모리 장치를 제공하는데 있다.
본 발명이 해결하려는 다른 과제는 신뢰성이 향상된 가변 저항 메모리 장치의 형성 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 가변 저항 메모리 장치는, 기판에 배치되는 워드라인; 상기 워드라인 상을 교차하는 비트라인; 상기 워드라인과 상기 비트라인이 교차되는 부위에 배치되는 선택 소자; 상기 선택 소자와 상기 비트라인 사이에 배치되는 하부전극; 및 상기 하부전극과 상기 비트라인 사이에 배치되는 가변 저항 패턴을 포함하되, 상기 하부전극은, 하부폭이 상부폭보다 넓은 스페이서 형태의 제 1 서브 하부전극; 및 상기 제 1 서브 하부전극의 측벽을 덮으며 상기 제 1 서브 하부전극보다 상부로 돌출된 제 2 서브 하부전극을 포함한다.
상기 제 2 서브 하부 전극의 상부 폭은 하부폭과 바람직하게는 동일하다.
상기 가변 저항 메모리 장치는, 상기 선택 소자와 상기 하부전극 사이에 개재되는 제 1 오믹층을 더 포함할 수 있다.
상기 가변 저항 메모리 장치는, 상기 제 1 오믹층과 상기 하부전극 사이에 개재되는 식각 저지 도전 패턴을 더 포함할 수 있다. 상기 제 1 서브 하부전극은 상기 식각 저지 도전 패턴을 노출시킬 수 잇다.
상기 제 1 서브 하부 전극은 상기 제 1 오믹층과 상기 제 2 서브 하부 전극 사이에서 오믹 역할을 하는 물질을 포함할 수 있다.
상기 가변 저항 메모리 장치는, 상기 제 1 서브 하부전극과 상기 제 1 오믹층 사이에 개재되는 제 2 오믹층을 더 포함할 수 있다.
상기 제 2 오믹층은 상기 제 1 서브 하부전극의 측벽을 덮도록 연장되어 'L'자 형태를 가질 수 있다.
상기 가변 저항 패턴은 상기 제 1 서브 하부전극과는 이격되며 상기 제 2 서브 하부전극과 접할 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 가변 저항 메모리 장치의 형성 방법은, 기판 상에 워드라인을 형성하는 단계; 상기 워드라인을 덮는 층간절연막을 형성하는 단계; 상기 층간절연막을 관통하여 상기 워드라인과 전기적으로 연결되는 스위치 장치를 형성하는 단계; 상기 층간절연막 상에 상기 스위치 장치와 일부 중첩되는 절연패턴을 형성하는 단계; 상기 절연 패턴의 측벽을 일부 덮으며 하부폭이 상부폭보다 넓은 스페이서 형태의 제 1 서브 하부 전극을 형성하는 단계; 상기 제 1 서브 하부전극의 측벽을 덮으며, 상기 제 1 서브 하부 전극으로 덮이지 않고 노출된 상기 절연 패턴의 측벽을 덮는 제 2 서브 하부 전극을 형성하는 단계; 및 상기 제 2 서브 하부 전극 상에 가변 저항 패턴과 비트라인을 형성하는 단계를 포함한다.
상기 제 2 서브 하부 전극을 형성하는 단계는, 상기 제 1 서브 하부 전극의 측벽과 상기 절연 패턴의 측벽 및 상부면을 덮도록 제 2 서브 하부전극막을 콘포말하게 형성하는 단계; 상기 제 2 서브 하부전극막에 대하여 전면 식각하여 상기 절연 패턴의 상부면과 상기 층간절연막의 상부면을 노출시키는 동시에, 상기 절연 패턴의 측벽과 상기 제 1 서브 하부 전극의 측벽을 덮는 스페이서 형태의 제 2 서브 하부전극을 형성하는 단계; 및 평탄화 식각 공정을 진행하여 상기 절연 패턴의 상부와 상기 제 2 서브 하부전극의 상부를 일부 제거하는 단계를 포함할 수 있으며, 상기 제 2 서브 하부 전극의 하부면은 상부면과 동일한 폭을 가질 수 있다.
상기 제 1 서브 하부 전극을 형성하는 단계는, 상기 절연 패턴이 형성된 상기 기판 상에 제 1 서브 하부전극막을 콘포말하게 형성하는 단계; 상기 제 1 서브 하부전극막에 대하여 이방성 식각 공정을 진행하여 상기 절연 패턴의 상부면을 노출시키는 동시에 상기 절연패턴의 모든 측벽을 덮는 스페이서 형태의 제 2 서브 하부 전극을 형성하는 단계; 및 상기 제 2 서브 하부 전극에 대하여 등방성 식각 공정을 진행하여 상기 제 2 서브 하부전극의 측벽을 일부 제거하는 동시에 상기 절연 패턴의 측벽을 일부 노출시키는 단계를 포함할 수 있다.
본 발명의 일 예에 따른 가변 저항 메모리 장치에 있어서, 하부전극이 스페이서 형태의 제 1 서브 하부 전극과 상기 제 1 서브 하부 전극의 측벽을 덮는 동시에 상기 제 1 서브 하부전극의 상부로 돌출된 제 2 서브 하부전극을 구비함으로써, 하부면이 넓고 상부면이 좁아 프로그램 전류를 감소시킬 수 있다.
또한, 상기 제 2 서브 하부전극의 두께를 조절함으로써 상기 하부전극의 상부면의 넓이를 제어할 수 있다. 또한 상기 제 2 서브 하부전극의 상부면이 평탄화 식각 공정으로 노출되므로 각 단위 셀의 상기 하부전극의 상부면의 면적 편차를 줄일 수 있고, 이로써 리셋 전류의 산포를 줄일 수 있다. 이로써 신뢰성 있는 가변 저항 메모리 장치를 구현할 수 있다.
또한 본 발명의 다른 예에 따른 가변 저항 메모리 장치의 형성 방법에 있어서, 상기 제 1 서브 하부전극과 제 2 서브 하부 전극이 스페이서 형성 공정을 응용하여 형성되므로 오정렬을 방지하고 공정을 단순화할 수 있다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 2a는 본 발명의 실시예 1에 따른 가변 저항 메모리 장치의 레이아웃이다.
도 2b는 도 2a를 각각 X-X' 및 Y-Y'선으로 자른 단면도이다.
도 3a, 4a, 11a, 및 12a는 각각 도 2a의 레이아웃을 가지는 가변 저항 메모리 장치를 형성하는 과정을 나타내는 평면도들이다.
도 3b, 4b, 11b, 및 12b는 각각 도 3a, 4a, 11a, 및 12a 를 X-X' 및 Y-Y'선으로 자른 단면도들이다.
도 5a, 6a, 7, 8, 9, 10 및 13은 도 2b의 단면을 가지는 가변 저항 메모리 장치를 형성하는 과정을 세부적으로 나타내는 단면도들이다.
도 5b 및 6b은 본 발명의 변형예에 따라 도 2b의 단면을 가지는 가변 저항 메모리 장치를 형성하는 과정을 세부적으로 나타내는 단면도들이다.
도 14는 본 발명의 실시예 2에 따른 가변 저항 메모리 장치의 단면도이다.
도 15는 본 발명의 실시예 3에 따른 가변 저항 메모리 장치의 단면도이다.
도 16은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
도 17은 본 발명의 실시예들에 따른 메모리 장치가 적용된 메모리 카드를 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 1을 참조하면, 본 실시예들에 따른 가변 저항 메모리 장치(100)에서는 다수의 메모리 셀(60)들이 매트릭스 형태로 배열된다. 상기 각각의 메모리 셀들(60)은 가변 저항 소자(61)와 선택 소자(62)를 포함한다. 상기 가변 저항 소자(61)는 비트 라인(BL)과 상기 선택 소자(62) 사이에 연결되며, 상기 선택 소자(62)는 상기 가변 저항 소자(61)와 워드 라인(WL) 사이에 연결될 수 있다.
상기 가변 저항 소자(61)는, 예를 들어, 상변화 물질(phase-change materials), 강유전체 물질(ferroelectric materials) 또는 자성체 물질(magnetic materials)을 포함할 수 있다. 상기 가변 저항 소자(61)는 상기 비트 라인(BL)을 통해 공급되는 전류의 양에 따라 상태가 결정될 수 있다.
상기 선택 소자(62)는 상기 가변 저항 소자(61)와 상기 워드 라인(WL) 사이에 연결될 수 있으며, 상기 워드 라인(WL)의 전압에 따라 상기 가변 저항 소자(61)로의 전류 공급이 제어된다. 도면에는 상기 선택 소자(12)로 다이오드(diode)만을 개시하고 있으나, 모스(MOS) 트랜지스터 또는 바이폴라(bipolar) 트랜지스터가 이용될 수도 있다.
이후, 본 발명의 실시예들에서는 상기 가변 저항 소자(61)로 상변화 물질을 채택한 메모리 셀들을 포함하는 가변 저항 메모리 장치를 예로 들어 설명하기로 한다. 그러나, 본 발명의 기술적 사상은 이에 제한되지 않으며, RRAM(Resistance Random Access Memory), FRAM(Ferroelectric RAM) 및 MRAM(Magnetic RAM) 등에도 적용될 수 있음은 당연하다.
본 발명의 실시예들에서 상기 가변 저항 소자(61)인 상변화 물질은 온도에 따라 저항이 변화한다. 즉, 상변화 물질은 온도 및 냉각 시간에 따라 비교적 저항이 높은 비정질 상태(amorphous state)와, 비교적 저항이 낮은 결정 상태(crystal state)를 갖는다. 이러한 상기 가변 저항 소자(61)는 하부 전극을 통해 공급되는 전류의 양에 따라 주울 열(Joule's heat)이 발생되어 상변화 물질을 가열시킬 수 있다. 이 때, 주울 열은 상변화 물질의 비저항 및 전류의 공급 시간에 비례하여 발생한다.
<실시예 1>
도 2a는 본 발명의 실시예 1에 따른 가변 저항 메모리 장치의 레이아웃이다. 도 2b는 도 2a를 각각 X-X' 및 Y-Y'선으로 자른 단면도이다.
도 2a 및 도 2b를 참조하면, 본 실시예 1에 따른 가변 저항 메모리 장치는, 기판(1)에 배치되는 복수개의 서로 평행한 워드라인들(5)을 포함한다. 상기 기판(1)에는 소자분리막(3)이 배치되어 활성 영역을 정의할 수 있다. 상기 워드라인들(5)은 상기 기판(1)에 배치되는 불순물 도핑 영역일 수 있다. 또는 상기 워드라인들(5)은 도전 패턴으로 형성될 수 있다. 상기 워드라인들(5) 상에는 복수개의 서로 평행한 비트라인들(33)이 배치된다. 상기 비트라인들(33)은 상기 워드라인들(5)과 교차하도록 배치된다. 상기 비트라인들(33)과 상기 워드라인들(5)사이에서 상기 기판(1) 상에는 층간절연막(7)이 배치된다. 상기 비트라인들(33)과 상기 워드라인들(5)이 교차하는 부분들에서 상기 층간절연막에는 선택소자홀(8)이 형성된다. 상기 선택 소자홀(8) 안에는 선택 소자(13)가 배치된다. 본 실시예에서 상기 선택 소자(13)는 다이오드를 포함할 수 있다. 상기 선택 소자(13)는 서로 반대되는 타입의 불순물이 도핑된 제 1 반도체 패턴(9)과 제 2 반도체 패턴(11)을 포함할 수 있다. 상기 선택 소자홀(8) 안에서 상기 선택 소자(13) 상에는 오믹층(15)이 배치될 수 있다. 상기 오믹층(15)은 예를 들면 금속 실리사이드가 배치된다.
계속해서, 상기 층간절연막(7) 상에는 이웃하는 두개의 오믹층(15)과 동시에 접하며 이웃하는 다른 두개의 오믹층(15)을 동시에 노출하도록 제 1 절연 막(17)이 배치된다. 상기 제 1 절연막(17)의 측벽과 이에 인접하는 상기 오믹층(15)에는 하부전극(24)이 배치된다. 상기 하부전극(24)은 제 1 서브 하부전극(21b)과 제 2 서브 하부전극(23b)을 포함한다. 상기 제 1 서브 하부전극(21b)은 상부 폭이 하부 폭보다 좁은 스페이서 형태를 가지며 상기 제 1 절연 막(17)의 하부 측벽을 덮는다. 상기 제 2 서브 하부 전극(23b)은 상기 제 1 하부 전극(21b)의 측벽과 상기 제 1 절연 막(17)의 상부 측벽을 덮는다. 상기 제 2 서브 하부 전극(23b)은 상부 폭과 하부 폭이 동일하다. 이웃하는 두개의 제 2 서브 하부전극(23b) 사이는 제 2 절연 막(25)으로 채워진다. 상기 이웃하는 워드라인들(5) 사이에서 상기 층간절연막(7) 상에는 제 3 절연 막(29)이 배치될 수 있다. 상기 제 2 서브 하부 전극(23b)과 상기 비트라인(33) 사이에는 가변 저항 패턴(31)이 배치된다. 상기 가변 저항 패턴(31)은 Te, Se, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, 및 C로 이루어진 그룹으로부터 선택된 두 개 이상의 화합물로 형성할 수 있다. 상기 가변 저항 패턴(31)은 상기 제 1 서브 하부 전극(21b)와 이격되며 상기 제 2 서브 하부 전극(23b)와 접한다. 따라서 상기 가변 저항 패턴(31)과 접하는 상기 하부 전극(24)의 상부면은 상기 제 2 서브 하부 전극(23b)의 상부면에 대응된다. 상기 가변 저항 패턴(31)과 접하는 상기 하부 전극(24)의 상부면이 좁아 프로그램 전류를 감소시킬 수 있다. 상기 제 1 서브 하부전극(21b)과 상기 제 2 서브 하부전극(23b)은 Ti, TiSiX -, TiN, TiON, TiW, TiAlN, TiAlON, TiSiN, TiBN, W, WSiX, WN, WON, WSiN, WBN, WCN, Ta, TaSiX , TaN, TaON, TaAlN, TaSiN, TaCN, Mo, MoN, MoSiN, MoAlN, NbN, ZrSiN, ZrAlN, Ru, CoSi, NiSi, 도전성 탄소군(conductive C group), Cu, 및 이들의 조합으로 이루어진 그룹으로부터 선택된 하나를 포함할 수 있다. 만약, 상기 제 2 서브 하부전극(23b)이 TiSiN, TaN, TiC 등으로 이루어질 경우, 상기 제 1 서브 하부전극(21b)은 상기 오믹층(15)과 상기 제 2 서브 하부전극(23b) 사이에서 오믹 역할을 할 수 있는 물질로 이루어질 수 있으며, 예를 들면 티타늄-티타늄질화막으로 이루어질 수 있다.
다음은 상기 가변 저항 메모리 장치를 형성하는 과정을 설명하기로 한다.
도 3a, 4a, 11a, 및 12a는 각각 도 2a의 레이아웃을 가지는 가변 저항 메모리 장치를 형성하는 과정을 나타내는 평면도들이다. 도 3b, 4b, 11b, 및 12b는 각각 도 3a, 4a, 11a, 및 12a 를 X-X' 및 Y-Y'선으로 자른 단면도들이다. 도 5a, 6a, 7, 8, 9, 10 및 13은 도 2b의 단면을 가지는 가변 저항 메모리 장치를 형성하는 과정을 세부적으로 나타내는 단면도들이다. 도 5b 및 6b은 본 발명의 변형예에 따라 도 2b의 단면을 가지는 가변 저항 메모리 장치를 형성하는 과정을 세부적으로 나타내는 단면도들이다.
도 3a 및 3b를 참조하면, 기판(1)에 소자분리막(3)을 형성하여 활성 영역을 정의한다. 상기 기판(1)은 실리콘 표면을 가지는 임의의 반도체 기반 구조를 가질 수 있다 상기 반도체 기판 구조는 예를 들면 실리콘, 절연체 상의 실리콘(SOI), 실리콘 게르마늄(SiGe), 게르마늄(Ge), 갈륨비소(GaAs), 도핑 혹은 비도핑된 실리콘과 같은 반도체 구조에 의해 지지되는 실리콘 에피택시얼층 등을 포함할 수 있다. 본 실시예에 따른 구체적인 예로써, 상기 기판(1)은 P형 불순물이 도핑된 P형 실리콘 기판일 수 있다. 상기 소자분리막(3)은 상기 기판(1)을 가로지르는 복수개의 라인 형태로 형성될 수 있다. 상기 소자분리막(3)은 STI(Shallow Trench Isolation) 공정 기술에 의해 형성될 수 있다.
상기 활성 영역에 불순물을 도핑하여 서로 이격되며 복수개의 서로 평행한 워드라인들(5)을 형성한다. 상기 워드라인들(5)은 N형 불순물 이온을 주입하여 형성될 수 있다. 이와는 다르게, 상기 워드라인들(5)은 여러가지 다른 방법들에 의해 형성될 수 있다. 예를 들면, 상기 워드라인들(5)은 상기 기판(1) 상에 복수개의 평행한 에피택시얼 반도체층을 형성하고, 여기에 불순물 이온을 주입하는 것에 의해 또는 에피택시얼 반도체층의 형성과 함께 불순물을 인시튜로 도핑하여 형성될 수 있다. 또 다른 예로써, 상기 워드라인들(5)은 도전성 박막으로 형성될 수 있다. 상기 워드라인들(5)이 형성된 상기 기판(1) 상에 층간절연막(7)을 형성한다. 상기 층간절연막은 예를 들면 실리콘산화막을 증착함으로써 형성될 수 있다. 상기 층간절연막(7)을 패터닝하여 상기 워드라인들(5)을 노출시키는 복수개의 선택소자홀들(8)을 형성한다.
상기 선택 소자홀들(8)안에 선택소자(13)를 형성한다. 상기 선택소자(13)의 일 예로 다이오드를 형성한다. 상기 선택소자(13)는 N형 반도체층(9)과 P형 반도체층(11)을 적층함으로써 형성될 수 있다. 일 예로, 상기 선택소자홀(8) 안에 게르마늄, 실리콘, 혹은 실리콘 게르마늄등의 반도체층을 형성한 후 불순물을 주입하는 것에 의해 형성될 수 있다. 상기 선택소자홀(8) 내의 반도체층은 선택적 에피택시얼 성장법(SEG) 혹은 고상 에피택시얼 성장법(SPE) 등에 의해 형성될 수 있다. 상기 선택적 에피택시얼 성장법은 상기 선택소자홀(8)에 의해 노출된 상기 워드라인(5)을 씨드층(seed layer)으로 활용하여 에피택시얼층을 성장하는 방법이다. 이와 다르게 고상 에피택시얼 성장법은 상기 선택소자홀(8) 안에 비정질 혹은 다결정 반도체층을 형성한 후 결정화시키는 방법이다.
상기 선택소자홀들(8) 안에 상기 선택소자(13) 안에 오믹층(15)을 형성한다. 상기 오믹층(13)은 상기 선택소자(13)와 후속에 형성될 하부전극 사이의 접촉저항을 감소시키며, 예를 들면 코발트 실리사이드, 니켈 실리사이드 또는 티타늄실리사이드와 같은 금속 실리사이드로 형성될 수 있다.
도 4a 및 4b를 참조하면, 상기 층간절연막(7) 상에 절연성 물질을 증착하고 패터닝하여 제 1 절연막(17)을 형성한다. 상기 제 1 절연막(17)은 산화막, 질화막 또는 산질화막일 수 있다. 상기 제 1 절연막(17)은 이웃하는 두개의 오믹층의 상부면을 일부 노출시키며 일 방향으로 달리는 제 1 홈(groove, 19)를 포함할 수 있다. 이로써 상기 제 1 절연막(17)은 상기 워드라인들(5)과 교차하는 라인 형태를 가질 수 있다.
도 5a를 참조하면, 상기 제 1 절연막(17)이 형성된 상기 기판(1) 상에 제 1 서브 하부전극막(21)을 콘포말하게 형성한다. 상기 제 1 서브 하부전극막(21)은 제 1 두께(T1)를 가지도록 형성될 수 있다. 상기 제 1 서브 하부전극막(21)은 바람직하게는 금속 실리사이드막으로 이루어지는 상기 오믹층(13)과 후속의 제 2 서브 하부전극 사이에서 접촉 저항을 감소시킬 수 있는 오믹역할을 할 수 있는 물질로 형성되며, 예를 들면 물리적기상증착 이나 화학적기상증착 공정을 진행하여 티타늄-티타늄질화막을 증착함으로써 형성될 수 있다.
도 6a를 참조하면, 상기 제 1 서브 하부전극막(21)에 대하여 이방성 식각 공정을 진행하여 상기 층간절연막(7)의 상부면과 상기 제 1 절연막(17)의 상부면을 노출시키는 동시에 상기 제 1 절연막(17)의 측벽 전체를 덮는 스페이서 형태의 제 1 예비 서브 하부전극(21a)을 형성한다.
도 7을 참조하면, 상기 제 1 예비 서브 하부전극(21a)에 대하여 등방성 식각 공정을 진행하여 상기 제 1 서브 예비 서브 하부전극의 바깥 측벽부를 일부 제거하여 상기 제 1 절연막(17)의 상부 측벽을 일부 노출시키는 동시에 상기 제 1 예비 서브 하부전극(21a)의 폭보다 좁은 폭을 가지는 제 1 서브 하부전극(21b)을 형성한다. 상기 등방성 식각 공정을 진행하여 상기 제 1 예비 서브 하부전극(21a)을 일부 제거하여 상기 제 1 절연막(17)의 상부 측벽을 노출시키면, 이방성 식각 공정에 비하여 상기 층간절연막(7)의 상부면에 대한 식각 손상을 줄일 수 있다.
또는 상기 제 1 서브 하부전극(21b)은 도 5b, 6b 및 7을 참조하여 형성될 수 있다.
도 5b를 참조하면, 상기 제 1 절연막(17)이 형성된 상기 기판(1) 상에 제 1 서브 하부전극막(21)을 콘포말하게 형성한다. 상기 제 1 서브 하부전극막(21)은 제 2 두께(T2)를 가지도록 형성될 수 있다. 상기 제 2 두께(T1)는 도 5a의 상기 제 1 두께(T1) 보다 얇을 수 있다. 도 6b를 참조하면, 상기 제 1 서브 하부전극막(21)에 대하여 이방성 식각 공정을 진행하여 상기 층간절연막(7)의 상부면과 상기 제 1 절연막(17)의 상부면을 노출시키는 동시에 상기 제 1 절연막(17)의 측벽 전체를 덮는 스페이서 형태의 제 1 예비 서브 하부전극(21a)을 형성한다. 그리고 도 7을 참조하여, 상기 제 1 예비 서브 하부전극(21a)에 대하여 추가적인 이방성 식각 공정을 진행하여 상기 제 1 예비 서브 하부전극(21a)의 상부를 일부 제거하여 제 1 서브 하부전극(21b)을 형성하는 동시에 상기 제 1 절연막(17)의 상부 측벽을 노출시킬 수 있다.
도 8을 참조하면, 상기 제 1 서브 하부 전극(21b)이 형성된 상기 기판(1)의 전면 상에 제 2 서브 하부전극막(23)을 콘포말하게, 모든 영역에서 일정한 두께로 형성한다. 상기 제 2 서브 하부전극막(23)은 상기 제 1 절연막(17)의 상부면과 상단 측벽, 상기 제 1 서브 하부전극(21b)의 측벽 및 상기 층간절연막(7)의 상부면을 덮도록 형성된다.
도 9를 참조하면, 제 2 서브 하부전극막(23)에 대하여 이방성 식각 공정을 진행하여 상기 제 1 서브 하부전극(21b)의 측벽과 상기 제 1 절연막(17)의 상단 측벽을 덮는 제 2 예비 서브 하부전극(23a)을 형성하는 동시에 상기 층간절연막(7)의 상부면 및 상기 제 1 절연막(17)의 상부면을 노출시킨다.
도 10을 참조하면, 상기 이웃하는 두개의 제 2 예비 서브 하부전극들(23a) 사이를 채우는 제 2 절연막(25)을 형성한다. 상기 제 2 절연막(25)은 화학적 기계적 연마(Chemical Mechanical Polishing) 공정과 같은 평탄화 식각 공정에서, 상기 제 2 예비 서브 하부전극들(23a)의 측벽이 손상되지 않도록 보호하는 평탄화 보조막의 역활을 할 수 있다. 상기 제 2 절연막(25)은 상기 제 1 절연막(17)과 동일한 식각률을 가지는 물질로 형성될 수 있다.
도 10, 11a 및 11b를 참조하면, 상기 제 2 절연막(25)을 형성한 후에, 상기 화학적 기계적 연마(Chemical Mechanical Polishing) 공정과 같은 평탄화 식각 공정을 진행하여, 도 10에 표시된 점선의 직선(L1) 윗부분에 해당하는 상기 제 2 예비 서브 하부전극들(23a)의 상단부들, 상기 제 1 및 제 2 절연막들(17, 25)의 상단부들을 제거한다. 상기 평탄화 식각 공정은 상기 제 2 예비 서브 하부전극들(23a)의 상단부의 뾰족한 부분들이 제거되고, 상기 제 2 예비 서브 하부전극들(23a)의 폭들이 일정해지는 지점이 노출될 때까지 진행될 수 있다. 이로써 제 2 서브 하부전극(23b)이 형성된다. 이로써 상기 제 2 서브 하부전극(23b)와 상기 제 1 서브 하부전극(21b)로 구성되는 하부전극(24)이 형성될 수 있다. 상기 제 2 서브 하부전극(23b)의 하부폭은 상부폭과 거의 동일하며 상기 제 2 서브 하부전극막(23)의 증착 두께에 대응될 수 있다. 따라서 상기 제 2 서브 하부전극(23b)의 상부면의 면적은 상기 제 2 서브 하부전극막(23)의 증착 두께를 조절함으로써 제어될 수 있다. 상기 제 2 서브 하부전극(23b)의 상부면이 평탄화 식각 공정으로 노출되므로 각 단위 셀의 상기 하부전극(24)의 상부면의 면적 편차를 줄일 수 있고, 이로써 리셋 전류의 산포를 줄일 수 있다. 이로써 신뢰성 있는 가변 저항 메모리 장치를 구현할 수 있다. 또한 상기 제 1 서브 하부전극(21b)과 제 2 서브 하부 전극(23b)이 스페이서 형성 공정을 응용하여 형성되므로 오정렬을 방지하고 공정을 단순화할 수 있다.
도 12a 및 12b를 참조하면, 이웃하는 상기 워드라인(5)들 사이에 위치하는 상기 하부전극(24) 및 상기 제 1 및 제 2 절연막들(17, 25)을 제거하여 상기 층간절연막(7)의 상부면을 노출시키는 제 2 홈(27)를 형성한다. 이로써, 하나의 선택소자(13)에는 하나의 하부전극(24)이 중첩되도록 배치된다. 이웃하는 상기 하부전극들(24)은 모두 서로 이격된다.
도 13을 참조하면, 기 제 2 홈(27)을 제 3 절연막(29)으로 채울 수 있다.
후속으로 도 2a 및 2b를 참조하면, 상기 기판(1) 상에 가변 저항막과 도전막을 적층하고 패터닝하여 상기 워드라인(5)과 교차하는 비트라인(33)과 가변저항 패턴(31)을 형성한다. 이로써 도 2a 및 2b의 가변 저항 메모리 장치를 완성할 수 있다.
<실시예 2>
도 14는 본 발명의 실시예 2에 따른 가변 저항 메모리 장치의 단면도이다.
도 14를 참조하면, 본 실시예 2에 따른 가변 저항 메모리 장치에서, 제 1 서브 하부전극(21b)와 오믹층(15) 사이에 제 2 오믹층(50)이 개재될 수 있다. 상기 제 2 오믹층(50)은 연장되어 상기 제 1 서브 하부전극(21b)의 측벽을 덮어 'L' 자 형태를 가질 수 있다. 상기 제 2 오믹층(50)은 상기 제 1 서브 하부전극(21b)과 상기 오믹층(15) 사이의 접촉 저항을 감소시키는 물질로 형성될 수 있으며, 예를 들면 티타늄-티타늄질화막일 수 있다.
상기 제 2 오믹층(50)을 포함하는 가변 저항 메모리 장치는, 실시예 1의 도 5a 또는 도 5b의 단계에서 제 1 서브 하부전극막(21)을 형성하기 전에 제 2 오믹층(50)을 콘포말하게 형성하고, 도 6a 또는 도 6b의 단계 그리고 도 7의 단계에서 상기 제 1 서브 하부전극막(21)과 상기 제 2 오믹층(50)의 식각 선택비가 1:1이 되도록 식각 조건을 조절함으로써 식각 공정을 진행함으로써 형성될 수 있다. 그외의 구성 및 형성 과정은 실시예 1과 동일/유사할 수 있다.
<실시예 3>
도 15는 본 발명의 실시예 3에 따른 가변 저항 메모리 장치의 단면도이다.
도 15를 참조하면, 본 실시예 3에 따른 가변 저항 메모리 장치에서, 선택 소자홀(8) 안에서 오믹층(15) 상에 식각 저지 도전 패턴(52)이 배치된다. 하부전극(24)은 상기 식각 저지 도전 패턴(52)과 중첩되나, 상기 식각 저지 도전 패턴(52)의 전부를 덮지 않고 일부 노출시킨다. 상기 식각 저지 도전 패턴(52)은 예를 들면 텅스텐일 수 있다. 상기 식각 저지 도전 패턴(52)은 상기 제 1 및 제 2 서브 하부전극들(21b, 23b) 형성 과정 중 이방성 식각 공정동안 상기 오믹층(15)이 손상되는 것을 방지하고 보호하는 역할을 한다.
상기 식각 저지 도전 패턴(52)은 실시예 1의 도 3a 및 3b의 단계에서 상기 선택 소자홀(8) 안에서 상기 오믹층(15) 상에 형성된다.
그외의 구성 및 형성 과정은 실시예 1과 동일/유사할 수 있다.
도 16은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
도 16을 참조하면, 상술한 본 발명의 실시예에 따른 가변 저항 메모리 소자는 메모리 카드(200)에 응용될 수 있다. 일례로, 메모리 카드(200)는 호스트와 저항성 메모리(210) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(220)를 포함할 수 있다. 에스램(222)은 중앙처리장치(224)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(226)는 메모리 카드(200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(228)는 저항성 메모리(210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(230)는 저항성 메모리(210)와 인터페이싱한다. 중앙처리장치(224)는 메모리 컨트롤러(220)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(200)에 응용된 저항성 메모리(210)가 본 발명의 실시예에 따른 가변 저항성 메모리 소자를 포함함으로써, 오믹 패턴 및 제1 전극 패턴이 자기 정렬되며, 이에 제조 공정이 더욱 단순화될 수 있다. 또한, 본 발명의 실시예에 따른 가변 저항 메모리 소자의 선택 소자는 일반적인 선택 소자보다 실질적으로 낮은 높이를 가짐으로써, 공정을 용이하게 수행할 수 있다.
도 17은 본 발명의 실시예들에 따른 메모리 장치가 적용된 메모리 카드를 나타내는 블록도이다.
도 17을 참조하면, 정보 처리 시스템(300)은 본 발명의 실시예에 따른 반도체 메모리 소자, 가령 저항 가변성 메모리를 구비한 메모리 시스템(310)을 포함할 수 있다. 정보 처리 시스템(300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(300)은 메모리 시스템(310)과 각각 시스템 버스(360)에 전기적으로 연결된 모뎀(320), 중앙처리장치(330), 램(340), 유저인터페이스(350)를 포함할 수 있다. 메모리 시스템(310)에는 중앙처리장치(330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(310)은 메모리(312)와 메모리 컨트롤러(314)를 포함할 수 있으며, 도 19를 참조하여 설명한 메모리 카드(200)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(300)은 대용량의 데이터를 메모리 시스템(310)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 기판에 배치되는 워드라인;
    상기 워드라인 상을 교차하는 비트라인;
    상기 워드라인과 상기 비트라인이 교차되는 부위에 배치되는 선택 소자;
    상기 선택 소자와 상기 비트라인 사이에 배치되는 하부전극; 및
    상기 하부전극과 상기 비트라인 사이에 배치되는 가변 저항 패턴을 포함하되,
    상기 하부전극은,
    하부폭이 상부폭보다 넓은 스페이서 형태의 제 1 서브 하부전극; 및
    상기 제 1 서브 하부전극의 측벽을 덮으며 상기 제 1 서브 하부전극보다 상부로 돌출된 제 2 서브 하부전극을 포함하는 것을 특징으로 하는 가변 저항 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 2 서브 하부 전극은 상기 가변 저항 패턴에 인접한 상부면과 상기 선택 소자에 인접한 하부면을 가지며, 상기 상부면의 폭은 상기 하부면의 폭과 동일한 것을 특징으로 하는 가변 저항 메모리 장치.
  3. 제 1 항에 있어서,
    상기 선택 소자와 상기 하부전극 사이에 개재되는 제 1 오믹층을 더 포함하는 것을 특징으로 하는 가변 저항 메모리 장치.
  4. 제 3 항에 있어서,
    상기 제 1 오믹층과 상기 하부전극 사이에 개재되는 식각 저지 도전 패턴을 더 포함하는 것을 특징으로 하는 가변 저항 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제 1 서브 하부전극은 상기 식각 저지 도전 패턴을 노출시키는 것을 특징으로 하는 가변 저항 메모리 장치.
  6. 제 3 항에 있어서,
    상기 제 1 서브 하부 전극은 상기 제 1 오믹층과 상기 제 2 서브 하부 전극 사이에서 오믹 역할을 하는 물질을 포함하는 것을 특징으로 하는 가변 저항 메모리 장치.
  7. 제 3 항에 있어서,
    상기 제 1 서브 하부전극과 상기 제 1 오믹층 사이에 개재되는 제 2 오믹층을 더 포함하는 것을 특징으로 하는 가변 저항 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제 2 오믹층은 제 1 부분과 제 2 부분을 포함하며, 상기 제 1 부분은 상기 제 1 서브 하부전극과 상기 제 1 오믹층 사이에 개재되며, 상기 제 2 부분은 상기 제 1 서브 하부전극의 측벽을 덮으며, 상기 제 1 부분과 상기 제 2 부분은 'L'자 형태를 이루는 것을 특징으로 하는 가변 저항 메모리 장치.
  9. 제 1 항에 있어서,
    상기 가변 저항 패턴은 상기 제 1 서브 하부전극과는 이격되며 상기 제 2 서브 하부전극과 접하는 것을 특징으로 하는 가변 저항 메모리 장치.
  10. 기판 상에 워드라인을 형성하는 단계;
    상기 워드라인을 덮는 층간절연막을 형성하는 단계;
    상기 층간절연막을 관통하여 상기 워드라인과 전기적으로 연결되는 스위치 장치를 형성하는 단계;
    상기 층간절연막 상에 상기 스위치 장치와 일부 중첩되는 절연패턴을 형성하는 단계;
    상기 절연 패턴의 측벽을 일부 덮으며 하부폭이 상부폭보다 넓은 스페이서 형태의 제 1 서브 하부 전극을 형성하는 단계;
    상기 제 1 서브 하부전극의 측벽을 덮으며, 상기 제 1 서브 하부 전극으로 덮이지 않고 노출된 상기 절연 패턴의 측벽을 덮는 제 2 서브 하부 전극을 형성하는 단계; 및
    상기 제 2 서브 하부 전극 상에 가변 저항 패턴과 비트라인을 형성하는 단계를 포함하는 가변 저항 메모리 장치의 형성 방법.
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