KR101977927B1 - 광전소자 및 그 제조방법 - Google Patents

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Abstract

본 명세서에서는 광전소자 및 그 제조방법이 개시된다. 상기 광전소자는, 반도체 기판과, 반도체 기판의 제1 면 상에 교번되게 배열된 것으로, 서로 역 도전형의 제1, 제2 반도체 스택과, 제1, 제2 반도체 스택 사이에 형성된 갭 절연막;을 포함하고, 갭 절연막에는 언더컷이 형성되어 있다.
본 발명에 의하면, 습식 에칭시 에칭 반응을 활성화시킬 수 있는 기술적 수단을 제공한다.

Description

광전소자 및 그 제조방법{Photoelectric device and the manufacturing method thereof}
본 발명은 광전소자 및 그 제조방법에 관한 것이다.
최근, 에너지 자원의 고갈 문제와 지구 환경 문제 등으로 인하여, 클린 에너지의 개발이 가속화되고 있다. 클린(clean) 에너지로서, 태양전지를 이용한 태양광 발전은, 태양광을 직접 전기로 변환하기 때문에, 새로운 에너지의 원천으로 기대되고 있다.
이러한 태양전지의 제작시 반도체층 등의 패터닝 공정에서는 습식 에칭(wet etching) 및 건식 에칭(dry etching)이 적용될 수 있다. 상기 습식 에칭에서는 고가의 특수 장비가 요구되지 않는 장점이 있으나, 낮은 에칭 속도로 인하여 실질적인 양산이 어려운 단점이 있다. 이에 반하여, 플라즈마 이온 에칭(reactive ion etching, RIE)과 같은 건식 에칭은, 광범위하게 적용될 수 있다는 장점은 있으나, 고가의 특수 장비가 요구되며, 높은 에너지의 이온 가격이 요구되어 전반적인 제조비용이 상승하게 된다는 단점이 있다.
본 발명의 일 실시형태는, 습식 에칭시 에칭 반응을 활성화시킬 수 있는 기술적 수단을 제공한다.
상기와 같은 과제 및 그 밖의 과제를 해결하기 위한 본 발명의 광전소자는,
반도체 기판;
상기 반도체 기판의 제1 면 상에 교번되게 배열된 것으로, 서로 역 도전형의 제1, 제2 반도체 스택; 및
상기 제1, 제2 반도체 스택 사이에 형성된 갭 절연막;을 포함하고,
상기 갭 절연막에는 언더컷이 형성되어 있다.
예를 들어, 상기 갭 절연막이 상기 반도체 기판의 제1 면과 마주하는 밑면과, 상기 밑면과 맞닿는 좌우 측면을 가질 때,
상기 언더컷은 상기 좌우 측면 중 어느 한 측면에 형성될 수 있다.
예를 들어, 상기 제1, 제2 반도체 스택의 단부는, 상기 갭 절연막의 측면을 타고 갭 절연막의 상면 일부를 덮도록 형성될 수 있다.
예를 들어, 상기 반도체 기판의 제1 면과 반대되는 제2 면에는 캡핑막이 형성되어 있다.
예를 들어, 상기 캡핑막은, 전기적으로 절연성을 갖는 절연막을 포함할 수 있다.
예를 들어, 상기 캡핑막은, 실리콘 산화막 또는 실리콘 질화막 중 적어도 하나를 포함할 수 있다.
예를 들어, 상기 캡핑막은, 상기 반도체 기판의 제2 면에 형성된 텍스처 구조상에 형성될 수 있다.
예를 들어, 상기 제1 반도체 스택은,
상기 반도체 기판의 제1 면 상에 형성된 제1 진성 반도체층;
상기 제1 진성 반도체층 상에 형성된 제1 도전형 반도체층; 및
상기 제1 도전형 반도체층 상에 형성된 제1 투명 도전막;을 포함할 수 있다.
예를 들어, 상기 제2 반도체 스택은,
상기 반도체 기판의 제1 면 상에 형성된 제2 진성 반도체층;
상기 제2 진성 반도체층 상에 형성된 제2 도전형 반도체층; 및
상기 제2 도전형 반도체층 상에 형성된 제2 투명 도전막;을 포함할 수 있다.
본 발명의 다른 실시형태에 따른 광전소자의 제조방법은,
서로 반대되는 제1, 제2 면을 갖는 반도체 기판을 준비하는 단계;
상기 반도체 기판의 제2 면 위에 캡핑막을 형성하는 단계;
상기 반도체 기판의 제1 면 위에 제1 반도체 스택용 재료층을 형성하는 단계; 및
상기 제1 반도체 스택용 재료층을 습식 에칭으로 패터닝하여, 제1 반도체 스택을 형성하는 단계;를 포함한다.
예를 들어, 상기 캡핑막을 형성하는 단계는, 상기 제1 반도체 스택을 형성하는 단계보다 선행할 수 있다.
예를 들어, 상기 제1 반도체 스택용 재료층은, p형으로 도핑된 제1 도전형 반도체층을 포함할 수 있다.
예를 들어, 상기 캡핑막은 전기적으로 절연성을 갖는 절연막을 포함할 수 있다.
예를 들어, 상기 습식 에칭에서는,
불산(HF), 질산(HNO3), 및 순수(DI water)가 조합된 에칭 용액, 또는 불산(HF), 질산(HNO3), 및 아세트산(CH3COOH)이 조합된 에칭 용액이 적용될 수 있다.
예를 들어, 상기 광전소자의 제조방법은, 상기 반도체 기판의 제1 면 위에, 갭 절연막을 형성하는 단계를 더 포함하고,
상기 제1 반도체 스택용 재료층은 상기 갭 절연막의 일부를 덮도록 형성될 수 있다.
예를 들어, 상기 광전소자의 제조방법은, 상기 제1 반도체 스택이 형성된 반도체 기판의 제1 면 위에, 제2 반도체 스택용 재료층을 형성하는 단계; 및
상기 제2 반도체 스택용 재료층을 습식 에칭으로 패터닝하여, 제2 반도체 스택을 형성하는 단계;를 더 포함할 수 있다.
예를 들어, 상기 제1, 제2 반도체 스택은 상기 반도체 기판의 서로 겹치지 않는 제1, 제2 반도체 영역에 각각 형성될 수 있다.
본 발명에 의하면, 습식 에칭(wet etching)시 에칭 반응이 활성화시킬 수 있는 기술적 수단을 제공한다. 대량생산에 보다 유리한 습식 에칭을 적용하여 광전소자를 제작함으로써, 광전소자의 양산성이 향상될 수 있다.
도 1은, 본 발명의 일 실시형태에 따른 광전소자의 단면도이다.
도 2a 및 도 2b는, 제1 반도체 스택의 습식 에칭을 설명하기 위한 도면들로서, 각각 습식 에칭 전후의 형상을 보여주는 도면들이다.
도 3a 및 도 3b는, 갭 절연막의 언더컷(under cut)을 보여주기 위한 사진들이다.
도 4a 및 도 4b는, 제1 도전형 반도체층의 습식 에칭을 설명하기 위한 도면으로, 제1 도전형 반도체층이 형성된 반도체 기판의 전자 분포를 개략적으로 도시한 도면들이다.
도 5a 및 도 5b에는 제1 도전형 반도체층과 반도체 기판 간의 계면에서의 에너지 밴드 다이어그램이 도시되어 있다.
도 6은, HNA 에칭 용액의 혼합비율을 표시한 도면이다.
도 7a 내지 도 7o는, 본 발명의 일 실시형태에 관한 광전소자의 제조방법을 설명하기 위한 공정 단계별 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시형태에 관한 광전소자에 대해 설명하기로 한다.
도 1은 본 발명의 일 실시형태에 따른 광전소자를 도시한 단면도이다.
도면을 참조하면, 상기 광전소자는, 반도체 기판(100)과, 상기 반도체 기판(100) 상에 형성된 제1 도전형의 제1 반도체 스택(110)과, 제2 도전형의 제2 반도체 스택(120)과, 상기 제1, 제2 반도체 스택(110,120)에 전기 접속된 제1, 제2 전극(131,132)을 포함한다. 예를 들어, 상기 제1, 제2 반도체 스택(110,120)은 반도체 기판(100)상에 교번되게 배열되도록 다수로 마련될 수 있다.
상기 반도체 기판(100)은, 제1 면(S1)과, 상기 제1 면(S1)과 반대되는 제2 면(S2)을 포함할 수 있다. 예를 들어, 상기 제1 면(S1) 상에 이미터와 베이스의 전극(제1, 제2 전극, 131,132)이 모두 형성되는 후면 접촉(back-contact)을 형성할 수 있으며, 전극 구조가 배제된 제2 면(S2)이 수광면으로 기능함으로써 유효 입사광을 늘리고, 광 손실을 줄일 수 있다. 예를 들어, 반도체 기판(100)의 수광면 측에 전극을 형성하지 않는 후면 접촉(back-contact)을 형성함으로써 전극으로 인한 광 손실을 줄이고, 수광면에 전극을 형성하는 종래 태양전지와 비교할 때, 높은 출력을 얻을 수 있다.
예를 들어, 상기 반도체 기판(100)은 제2 면(S2)을 통한 수광에 따라 광 생성 캐리어를 생성할 수 있다. 상기 광 생성 캐리어(이하, 캐리어)는 반도체 기판(100)에 흡수되어 생성된 전공과 전자를 의미한다. 반도체 기판(100)은 n형 또는 p형의 도전형을 갖는 단결정 실리콘 기판, 다결정 실리콘 기판 등으로 형성될 수 있다. 예를 들어, 본 발명의 일 실시형태에서, 상기 반도체 기판(100)은 n형 단결정 실리콘 기판으로 형성될 수 있다. 상기 반도체 기판(100)의 제2 면(S2)에는 요철패턴을 포함하는 텍스처(texture, T) 구조가 형성될 수 있다. 상기 텍스처 구조(T)는 입사광의 반사율을 감소시키는 역할을 하고, 다수의 미세한 돌기를 포함하는 요철면을 형성할 수 있다.
상기 반도체 기판(100)의 제2 면(S2) 상에는 캡핑막(150)이 형성될 수 있다. 상기 캡핑막(150)은 반도체 기판(100)의 제2 면(S2)을 전체적으로 덮도록 형성될 수 있으며, 제2 면(S2) 측의 에칭 반응은 억제하고, 반대 면인 제1 면(S1) 측의 에칭 반응은 활성화시킬 수 있다. 이로써, 반도체 기판(100)의 제1 면(S1) 중에서, 제1 반도체 영역(A1)에는 선택적으로 제1 반도체 스택(110)을 패턴 형성하고, 제2 반도체 영역(A2)에는 선택적으로 제2 반도체 스택(120)을 패턴 형성할 수 있다. 이에 대해서는 후에 상세히 설명하기로 한다.
상기 캡핑막(150)은 절연소재로 형성될 수 있으며, 예를 들어, 반도체 기판(100)의 제2 면(S2) 측에 전위 장벽을 형성할 수 있도록 전도대(conduction band)와 가전도대(valence band) 간의 밴드 갭이 3.0eV 이상인 절연체를 포함할 수 있다. 보다 구체적으로, 상기 캡핑막(150)은 실리콘 산화막(SiOx)이나 실리콘 질화막(SiNx)을 포함할 수 있다. 또는 상기 캡핑막(150)은 5.0eV 이하의 일 함수를 갖는 소재로 형성될 수 있다.
상기 캡핑막(150)은 단일막 형태로 형성되거나 또는 2층 이상의 복합막 형태로 형성될 수도 있다. 예를 들어, 상기 캡핑막(150)은 실리콘 산화막이나 실리콘 질화막의 단일막으로 형성되거나, 또는 실리콘 산화막 및 실리콘 질화막의 복합막으로 형성될 수도 있다.
상기 캡핑막(150)은, 반도체 기판(100)의 제2 면(S2)에 대한 패시베이션 기능을 겸할 수 있다. 즉, 상기 캡핑막(150)은 반도체 기판(100)에서 생성된 캐리어의 표면 재결합을 방지하여 캐리어의 수집 효율을 향상시킬 수 있다. 예를 들어, 상기 캡핑막(150)은, 반도체 기판(100)의 표면 결함에 따른 재결합 손실을 줄이고 캐리어의 수집 효율을 향상시킬 수 있다. 한편, 상기 캡핑막(150)은 반도체 기판(100)의 수광면 측인 제2 면(S2)상에 형성되어, 광 반사율을 저감하고, 광 흡수율을 높이기 위한 반사 방지 기능을 겸할 수 있다.
예를 들어, 상기 캡핑막(150)으로서 수소화된 실리콘 질화막(SiN:H)을 형성함으로써, 반도체 기판(100)의 제2 면(S2) 측에 에칭 장벽을 형성하면서도, 상기 제2 면(S2)에 대한 패시베이션과 반사 방지 효과를 동시에 얻을 수 있다.
본 발명의 다른 실시형태에서, 상기 캡핑막(150)은, 반도체 기판(100)의 제2 면(S2) 측에 에칭 장벽을 형성하는 이외에, 패시베이션 기능이 부가된 제1 층(미도시)과, 반사 방지 기능이 부가된 제2 층(미도시)이 적층된 복합막 형태로 형성될 수 있다.
본 발명의 또 다른 실시형태에서, 반도체 기판(100) 위의 캡핑막(150) 상에, 별개의 층 구조로서 패시베이션 막(미도시) 및/또는 반사 방지막(미도시)이 추가로 형성될 수도 있다.
상기 반도체 기판(100)의 제1 면(S1)에는 서로 역 도전형을 갖는 제1, 제2 반도체 스택(110,120)이 형성될 수 있다. 예를 들어, 반도체 기판(100)의 제1 면(S1)을 따라 다수의 제1, 제2 반도체 스택(110,120)이 교번되게 배열될 수 있다. 상기 제1, 제2 반도체 스택(110,120) 각각은, 반도체 기판(100)으로부터 생성된 캐리어를 분리 수집하는 이미터와 베이스를 형성할 수 있다. 상기 제1, 제2 반도체 스택(110,120)은, 반도체 기판(100)의 제1 면(S1) 중에서 제1, 제2 반도체 영역(A1,A2)에 선택적으로 형성될 수 있다.
상기 제1 반도체 스택(110)은, 반도체 기판(100)상에 순차적으로 적층되는 제1 진성 반도체층(111)과, 제1 도전형 반도체층(113)을 포함할 수 있다. 상기 제1 진성 반도체층(111)과 제1 도전형 반도체층(113)은, 비정질 실리콘(a-Si)이나 미세결정 실리콘(μc-Si)으로 형성될 수 있다.
상기 제1 진성 반도체층(111)은, 도펀트(dopant)를 첨가하지 않거나 또는 미량의 도펀트(dopant)를 첨가하는 것에 의해 형성될 수 있다. 예를 들어, 상기 제1 진성 반도체층(111)은, 반도체 기판(100)에서 생성된 캐리어의 재결합을 방지하도록 반도체 기판(100)을 패시베이션 하며, 결정질 실리콘의 반도체 기판(100)과, 비정질 실리콘의 제1 도전형 반도체층(113) 사이에서 계면 특성을 향상시킬 수 있다.
상기 제1 도전형 반도체층(113)은, p형 또는 n형 도펀트를 첨가하는 것에 의해 형성될 수 있다. 예를 들어, 상기 제1 도전형 반도체층(113)은 n형 반도체 기판(100)과 역 도전형인 p형으로 도핑될 수 있으며, n형 반도체 기판(100)으로부터 소수 캐리어(ex. 정공)을 수집하는 이미터를 형성할 수 있다.
상기 제1 반도체 스택(110)은, 제1 도전형 반도체층(113) 상에 형성된 제1 투명 도전막(115)을 포함할 수 있다. 상기 제1 투명 도전막(115)은, 전기적으로 도전성을 갖고, 광학적으로 투명한 물질을 포함할 수 있다. 예를 들어, 상기 제1 투명 도전막(115)은, 인듐틴옥사이드(ITO), 징크옥사이드(ZnO) 등의 TCO(Transparent Conducting Oxide)로 형성될 수 있다. 예를 들어, 상기 제1 투명 도전막(115)은 제1 도전형 반도체층(113)과 제1 전극(131) 간의 전기 접속을 매개하며, 이들 간의 접촉 저항을 줄일 수 있다.
상기 제2 반도체 스택(120)은, 반도체 기판(100)상에 순차적으로 적층되는 제2 진성 반도체층(121)과 제2 도전형 반도체층(123)을 포함할 수 있다. 상기 제2 진성 반도체층(121)과 제2 도전형 반도체층(123)은, 비정질 실리콘(a-Si), 미세결정 실리콘(μc-Si)으로 형성될 수 있다.
상기 제2 진성 반도체층(121)은, 도펀트를 첨가하지 않거나 또는 미량의 도펀트를 첨가하는 것에 의해 형성될 수 있다. 예를 들어, 상기 제2 진성 반도체층(121)은, 반도체 기판(100)에서 생성된 캐리어의 재결합을 방지하도록 반도체 기판(100)의 표면을 패시베이션 하며, 결정질 실리콘의 반도체 기판(100)과, 비정질 실리콘의 제2 도전형 반도체층(125) 사이에서 계면 특성을 향상시킬 수 있다.
상기 제2 도전형 반도체층(125)은, n형 또는 p형 도펀트를 첨가하는 것에 의해 형성될 수 있다. 예를 들어, 상기 제2 도전형 반도체층(125)은, n형 반도체 기판(100)과 같은 도전형인 n형으로 도핑될 수 있으며, n형 반도체 기판(100)으로부터 다수 캐리어(ex. 전자)를 수집하는 베이스를 형성할 수 있다.
상기 제2 반도체 스택(120)은, 제2 도전형 반도체층(123) 상에 형성된 제2 투명 도전막(125)을 포함할 수 있다. 상기 제2 투명 도전막(125)은, 전기적으로 도전성을 갖고 광학적으로 투명한 물질을 포함할 수 있다. 예를 들어, 상기 제2 투명 도전막(125)은, 인듐틴옥사이드(ITO), 징크옥사이드(ZnO) 등의 TCO(Transparent Conducting Oxide)로 형성될 수 있다. 예를 들어, 상기 제2 투명 도전막(125)은 제2 도전형 반도체층(123)과 제2 전극(132) 간의 전기 접속을 매개하며, 이들 간의 접촉 저항을 줄일 수 있다.
도 1의 실시형태에서, 이미터와 베이스를 형성하는 제1, 제2 반도체 스택(110,120)은, 각각 제1, 제2 진성 반도체층(111,121)과 제1, 제2 도전형 반도체층(113,123)을 포함하지만, 다른 실시형태에서, 상기 제1, 제2 반도체 스택(110,120)은, 진성 반도체층(111,121)을 포함하지 않고, 제1, 제2 도전형 반도체층(115,125)만을 포함할 수도 있다.
도 1의 실시형태에서, 제1, 제2 반도체 스택(110,120)은, 제1, 제2 전극(131,132)과의 전기 접속을 매개하는 제1, 제2 투명 도전막(115,125)을 갖지만, 다른 실시형태에서 상기 제1, 제2 투명 도전막(115,125)은 형성되지 않을 수 있고, 예를 들어, 제1, 제2 투명 도전막(115,125)이 배제된 제1, 제2 반도체 스택(110,120) 상에 직접 제1, 제2 전극(131,132)이 형성될 수도 있다.
상기 제1, 제2 반도체 스택(110,120) 상에는 제1, 제2 전극(131,132)이 형성될 수 있다. 상기 제1, 제2 전극(131,132)은, 제1, 제2 반도체 스택(110,120)에 접속되어 광 생성된 캐리어를 외부로 인출할 수 있다.
상기 제1, 제2 전극(131,132)은, 은(Ag), 알루미늄(Al), 구리(Cu), 니켈(Ni) 등의 금속 소재를 포함할 수 있다. 상기 제1, 제2 전극(131,132)은, 광 전류의 전류 패스를 형성하므로, 직렬 저항을 줄이기 위해 전기 전도 특성이 우수한 금속 소재로 형성될 수 있다. 도 1에서는 이해의 편이를 위해, 제1, 제2 전극(131,132)의 형태가 폭 방향으로 넓게 도시되어 있으나, 이와 달리, 상기 제1, 제2 전극(131,132)은 전류의 인출 방향을 따라 스트라이프 패턴으로 형성될 수 있다.
상기 제1, 제2 반도체 스택(110,120) 사이에는 갭 절연막(160)이 형성될 수 있다. 상기 갭 절연막(160)은 제1, 제2 반도체 스택(110,120) 사이를 커버할 수 있으며, 제1, 제2 반도체 스택(110,120) 사이에 노출된 반도체 기판(100)의 표면을 패시베이션 하고, 제1, 제2 반도체 스택(110,120) 간의 절연 확보를 위해 형성될 수 있다. 예를 들어, 상기 제1, 제2 반도체 스택(110,120)의 단부는 상기 갭 절연막(160) 상의 일부를 덮도록 형성될 수 있다. 한편, 상기 갭 절연막(160)은, 산화막(SiOx)이나 질화막(SiNx)으로 형성될 수 있다.
상기 제1, 제2 반도체 스택(110,120)은, 반도체 기판(100)의 제1, 제2 반도체 영역(A1,A2)에 각각 형성된다. 즉, 제1 반도체 스택(110)은, 제1 반도체 영역(A1) 상에 선택적으로 형성되며, 제2 반도체 스택(120)은, 제2 반도체 영역(A2) 상에 선택적으로 형성된다.
상기 제1 반도체 스택(110)은, 상기 반도체 기판(100)의 제1 면(S1) 전체에 걸쳐 형성된 재료층을 패터닝하여 형성될 수 있다. 예를 들어, 반도체 기판(100)상에 형성된 제1 진성 반도체층(111), 제1 도전형 반도체층(113) 및 제1 투명 도전막(115)의 재료층 중에서, 제1 반도체 영역(A1)을 제외한 나머지 영역의 재료층을 선택적으로 식각 제거함으로써 제1 반도체 영역(A1) 상에 국부적으로 형성된 제1 반도체 스택(110)을 얻을 수 있다.
상기 제1 반도체 스택(110)의 패터닝에는 습식 에칭(wet etching)이 적용될 수 있으며, 에천트(etchant)로서, 질산(HNO3), 불산(HF), 아세트산(CH3COOH) 또는 질산(HNO3), 불산(HF), 순수(DI water)의 혼합용액(HNA, Hydrofluoric acid + Nitric Acid + Acetic acid)이 적용될 수 있다.
상기 습식 에칭(wet etching)은 건식 에칭(dry etching)과 달리, 대량생산에 보다 유리하게 적용될 수 있으며, 제조원가가 상대적으로 낮다는 장점이 있다. 제1 반도체 스택(110)의 패터닝에 습식 에칭을 적용함으로써 광전소자의 양산성이 향상될 수 있으며, 제조단가를 낮출 수 있다. 예를 들어, 건식 에칭의 일종인 반응성 플라즈마 이온 에칭(reactive ion etching, RIE)에서는 고가의 특수 장비가 요구되며, 높은 에너지의 이온 가격이 요구되어 전반적인 제조비용이 상승하게 된다.
도 2a 및 도 2b는 제1 반도체 스택(110)의 습식 에칭을 설명하기 위한 도면들로서, 각각 습식 에칭 전후의 형상을 보여주는 도면들이다. 도 2a에서 볼 수 있듯이, 반도체 기판(100)의 제1 면(S1) 전체 걸쳐서, 그러니까 갭 절연막(160)을 포함하는 제1 면(S1)의 전체에 걸쳐서 제1 진성 반도체층(111), 제1 도전형 반도체층(113), 제1 투명 도전막(115)을 형성하여, 제1 반도체 스택용 재료층(110`)을 형성한 다음에, 식각 마스크(M1)를 적용하여 제1 반도체 영역(A1)을 제외한 나머지 영역의 재료층(110`)을 제거하여, 제1 반도체 스택(110)을 형성하게 된다.
도 2a에서 볼 수 있듯이, HNA와 같은 용액성 에천트를 적용하는 습식 에칭에서는, 에칭의 방향성이 없는 등방성 식각 또는 등방성에 근접한 식각이 진행되므로, 갭 절연막(160)의 측면에 언더컷(R)이 발생된다.
예를 들어, 상기 갭 절연막(160)은, 반도체 기판(100)과 마주하는 밑면(161)과, 상기 밑면(161)과 맞닿는 좌우 측면(162,163)을 갖고, 상기 언더컷(R)은 좌우 측면(162,163) 중에서 어느 일 측면, 그러니까 식각 마스크(M1)로부터 노출된 측면, 예를 들어, 우 측면(163)에 형성될 수 있다.
도 3a 및 도 3b는 갭 절연막의 언더컷(under cut)을 보여주기 위한 사진들이다. 도 3a는 갭 절연막이 형성된 영역(Gap 영역), 식각 마스크가 형성된 영역(ER 영역), 그리고, 갭 절연막과 식각 마스크가 중첩된 영역(ER overlap)을 보여준다. 그리고, 도 3b는 갭 절연막(SiNx)에 언더컷(undercut)이 형성된 것을 보여준다.
이러한 언더컷은 습식 에칭에 고유한 것으로, 예를 들어, 건식 에칭의 일종인 반응성 플라즈마 이온 에칭(reactive ion etching, RIE)에서는 방향성이 있는 이온 가격을 이용하므로, 갭 절연막의 측면에 언더컷이 생기지 않는다.
도 2a에서 볼 수 있듯이, 제1 반도체 스택용 재료층(110`)의 습식 에칭 이전에, 반도체 기판(100)의 제2 면(S2)상에 캡핑막(150)을 형성한다. 상기 캡핑막(150)은, 제1 반도체 스택용 재료층(110`)이 형성된 제1 면(S1)과 반대되는 제2 면(S2) 상에 형성된다. 상기 캡핑막(150)은 반도체 기판(110)의 제2 면(S2)과 에칭 용액 간의 반응을 차단하고 제2 면(S2) 측에 전위 장벽을 형성하여 제2 면(S2)을 통한 전자 유출을 막을 수 있고, 이에 따라 제1 면(S1) 측, 그러니까 제1 반도체 스택용 재료층(110`)의 에칭 반응에 참여할 충분한 전자를 확보하고, 에칭을 활성화시킬 수 있다.
상기 제1 반도체 스택(110)의 습식 에칭에서는 산성 용액이 적용될 수 있으며, 예를 들어, HNA(Hydrofluoric acid + Nitric acid + Acetic acid)가 적용될 수 있다. 제1 반도체 스택(110) 중에서, p형으로 도핑된 제1 도전형 반도체층(113)은 에칭 반응에 참여할 전자 부족 등으로 인하여 식각율이 상대적으로 낮기 때문에, 제1 반도체 스택(110)의 에칭을 제한하는 장애요인이 된다. 따라서, 이하에서는 제1 반도체 스택(110) 중에서, 특히 제1 도전형 반도체층(113)의 에칭을 중심으로 설명하기로 한다.
HNA(Hydrofluoric acid + Nitric acid + Acetic acid)는 실리콘의 강산화제인 NO2를 제공하고, 이렇게 제공된 NO2는 실리콘 표면으로부터 전자를 수취하여 실리콘을 산화시키게 된다. 그리고 산화된 실리콘은 수산화기(OH-)와 반응하여 수용성 물질을 만들어내며 용해 제거된다. 이러한 일련의 반응을 정리하면 이하와 같다.
(1) 2NO2 + Si → 2NO2 - + Si2 +
(2) Si2 + + 2OH- → SiO2 +H2
(3) SiO2 + 6HF → H2SiF6(Soluble) + H2O
상기 일련의 에칭 공정은, 에칭 용액에 노출된 제1 도전형 반도체층(113) 또는 그 이면인 반도체 기판(100)의 제2 면(S2) 측에서 일어날 수 있다. 즉, 상기 (1) 및 (2)에서 실리콘이란, 제1 도전형 반도체층(113)의 실리콘이나 반도체 기판(100)의 실리콘에 해당될 수 있다.
도 4a 및 도 4b는 제1 도전형 반도체층(113)의 습식 에칭을 설명하기 위한 도면으로, 제1 도전형 반도체층(113)이 형성된 반도체 기판(100)의 전자 분포를 개략적으로 도시한 도면이다. 여기서, 도 4a 및 도 4b는 각각 캡핑막(150) 형성 전후의 전자 분포를 보여주며, 도면에 표시된 ⓔ는 전자를 나타낸다.
도 4a를 참조하면, 반도체 기판(100)의 제2 면(S2) 측은 상대적으로 높은 전자 밀도를 보이는데 반하여, 반도체 기판(100)의 제1 면(S1) 측, 그러니까 제1 도전형 반도체층(113) 측은 상대적으로 낮은 전자 밀도를 보이는 것을 알 수 있다. 이러한 전자 분포는, n형으로 도핑된 반도체 기판(100)과, p형으로 도핑된 제1 도전형 반도체층(113) 사이에서 pn 접합의 전계를 따라 전자들이 반도체 기판(100) 측, 그러니까 반도체 기판(100)의 제2 면(S2) 측으로 유동하기 때문이다.
도 5a 및 도 5b에는 제1 도전형 반도체층(113)과 반도체 기판(100) 간의 계면에서의 에너지 밴드 다이어그램이 도시되어 있다. 여기서, 도 5a 및 도 5b는 각각 캡핑막(150) 형성 전후의 에너지 밴드 다이어그램을 보여주며, 도면에 표시된 ⓔ, ⓗ는 각각 전자와 정공을 나타낸 것이다. 그리고, Ec, Ef, Ev는 각각 전도대(conduction band), 페르미 준위(Fermi level), 가전도대(valence band)를 나타낸다.
도 5a를 참조하면, n형으로 도핑된 반도체 기판(100)과, p형으로 도핑된 제1 도전형 반도체층(113) 사이에, pn 접합에 따라 내부 전계가 형성되며, 이러한 내부 전계를 따라 전자들이 반도체 기판(100) 측, 그러니까 반도체 기판(100)의 제2 면(S2) 측으로 유동하고 에칭 용액과 반응하여, 반도체 기판(100)의 제2 면(S2) 측을 식각시키게 된다. 즉, 식각대상인 제1 도전형 반도체층(113)이 아니라, 그 반대 면인 반도체 기판(100)의 제2 면(S2)이 식각된다. 그리고, 내부 전계를 추종하는 전자들의 유동에 따라 반도체 기판(100)의 제1 면(S1) 측에서는 반응에 참여할 전자가 부족하게 되고, 제1 도전형 반도체층(113)의 식각이 지연된다. 더욱이, 반도체 기판(100)의 제2 면(S2) 측에서 활발한 식각 반응이 진행됨에 따라 그 반대 면인 제1 면(S1) 측에서는 갈바닉 효과(Galvanic effect)에 따라 에칭 속도가 떨어지고 식각이 더욱 지연된다는 문제가 있다.
도 5b에는 반도체 기판(100)의 제2 면(S2) 상에 캡핑막(150)을 형성한 경우의 전자 분포가 개략적으로 도시되어 있다. 도면을 참조하면, 반도체 기판(100)의 제2 면(S2) 상에 캡핑막(150)이 형성됨에 따라 반도체 기판(100)의 제2 면(S2)을 통한 전자 유출이 차단되고 이에 따라 반도체 기판(100)의 제1 면(S1) 측, 그러니까 제1 도전형 반도체층(113)의 에칭에 참여할 충분한 양의 전자들이 확보될 수 있다. 도 5a 및 도 5b를 비교할 때, 캡핑막(150)의 피복에 따라 제1 도전형 반도체층(113) 내에 보다 많은 전자들이 존재한다는 것을 알 수 있다.
도 5b에는 반도체 기판(100)의 제2 면(S2) 상에 캡핑막(150)을 형성한 경우의 에너지 밴드 다이어그램이 도시되어 있다. 도면에 표시된 ⓔ, ⓗ는 각각 전자와 정공을 나타낸 것이다.
도면을 참조하면, n형으로 도핑된 반도체 기판(100)과, p형으로 도핑된 제1 도전형 반도체층(113) 사이에, pn 접합에 따라 내부 전계가 형성된다. 그러나, 캡핑막(150)이 반도체 기판(100)의 제2 면(S2) 측에 전위 장벽을 형성함으로써 전자와 에칭 용액 간의 반응이 차단된다. 이에 따라, 반도체 기판(100)의 제2 면(S2)을 통한 전자의 유출을 막고, 제1 도전형 반도체층(113)의 식각을 위한 충분한 전자가 확보될 수 있다.
정량적으로, 캡핑막(150)이 적용되지 않는 습식 에칭에서는 대략 15Å/min의 낮은 식각율이 관찰되었으나, 캡핑막(150)이 적용된 습식 에칭에서는 동일한 에칭 용액으로도 대략 50Å/min의 높은 식각율이 관찰되었다.
한편, 상기 캡핑막(150)은 반도체 기판(100)의 제2 면(S2) 측에 전위 장벽을 형성하도록, 전도대(conduction band, Ec)와 가전도대(valence band, Ev) 간의 밴드 갭이 큰 절연체를 포함할 수 있다. 보다 구체적으로, 상기 캡핑막(150)은 밴드 갭이 3.0eV 이상인 절연체를 포함할 수 있다. 또는 상기 캡핑막(150)은 작은 일 함수를 갖는 소재를 포함할 수 있으며, 예를 들어, 5.0eV 이하의 일 함수를 갖는 소재를 포함할 수 있다.
구체적인 일 실시형태에서, 상기 캡핑막(150)은, 실리콘 산화막(SiOx)이나 실리콘 질화막(SiNx)을 포함할 수 있다. 상기 캡핑막(150)은, 단일막 형태로 형성되거나, 2층 이상 복합막의 형태로 형성될 수도 있다.
이하, 제1 도전형 반도체층(113)의 습식 에칭에 적용되는 에칭 용액의 혼합비율에 대해 살펴보기로 한다. 도 6에는 HNA 에칭 용액의 혼합비율을 표시한 도면이 도시되어 있다. 도면에서 삼각형을 이루는 3축 각각은, HF 용액, HNO3 용액, H2O(DI water, 순수)의 3 성분 간의 혼합비율을 나타내며, HF 용액은 49 wt%로 희석되고, HNO3 용액은 63 wt%로 희석된 것이다. 각 HF 용액, HNO3 용액, H2O는 축 방향을 따라 0 wt% ~ 100 wt%의 혼합비율을 나타내는데, 이때의 혼합비율은 중량백분율을 나타내며, 서로 다른 혼합비율로 조합된 에칭 용액 ① ~ ⑨가 표시되어 있다.
이하의 표 1에는, 도의 에칭 용액 ① ~ ⑨의 구체적인 혼합비율과, 식각 여부가 표시되어 있다.
HF(%) HNO3(%) H2O(%) 전체 H2O(%) 식각 여부
(시간)
① 2 82 16 47.4 X(3)
② 2 16 82 88.9 X(3)
③ 3 73 24 52.5 X(3)
④ 14 14 72 83.3 X(3)
⑤ 3 16 81 88.5 X(3)
⑥ 11 33 56 73.8 X(3)
⑦ 9 91 0 38.3 0(2)
⑧ 8 84 8 43.2 0(2)
⑨ 8 77 15 47.6 0(2)
식각 여부는 일정시간 동안에 에칭 용액에 노출된 제1 도전형 반도체층(113)에 다공성 표면이 형성되었는가의 여부에 따라 판단하였다. 즉, 에칭 용액 ⑦, ⑧, 및 ⑨에서는 2시간 동안 에칭 용액에 노출된 제1 도전형 반도체층(113)에 다공성 표면이 형성되었으므로, 식각이 가능한 것으로 판단하였고, 나머지 에칭 용액 ① ~ ⑥에서는 3시간 동안의 노출을 통하여서도 다공성 표면이 관찰되지 않았으므로 식각이 불가능한 것으로 판단하였다. 결과적으로, HNA 에칭 용액 중, HNO3의 혼합비율이 높고, H2O의 혼합비율이 낮은 경우에 원활한 식각이 이루어짐을 알 수 있다.
보다 구체적으로, HNO3의 혼합비율에 관해서는, 75 wt% 이상, 보다 구체적으로 77 wt% 이상일 때, 그리고, H2O(DI water, 순수)의 혼합비율에 관해서는, 15 wt% 이하, 보다 구체적으로, 10 wt% 이하 일 때, 식각이 가능함을 알 수 있다.
한편, 상기 표 1에서, H2O의 혼합비율은, HF 용액, HNO3 용액과의 혼합비율을 의미한다. 여기서, 상기 HF 용액 및 HNO3 용액은 각각 49 wt%, 63 wt%로 희석되어 있으므로, 전체 H2O의 혼합비율은, HF 용액, HNO3 용액의 희석비율을 고려한 H2O의 총혼합비율, 그러니까 HF 용액의 51 wt% 및 HNO3 용액의 37 wt%를 형성하는 H20를 고려한 총혼합비율을 나타낸다. 전체 H2O의 혼합비율에 관해서는 50 wt% 이하에서 식각이 가능한 것을 알 수 있다.
이하, 도 7a 내지 도 7o를 참조하여, 본 발명의 일 실시형태에 따른 광전소자의 제조방법에 대해 설명하기로 한다.
먼저, 도 7a에 도시된 바와 같이, 반도체 기판(200)을 준비한다. 예를 들어, 상기 반도체 기판(200)은 n형 결정질 실리콘 웨이퍼로 마련될 수 있다. 예를 들어, 상기 반도체 기판(200)의 표면에 부착된 물리적, 화학적 불순물들을 제거하기 위해, 산이라 알칼리 용액을 적용하는 세정 공정이 수행될 수 있다.
다음에, 도 7b에 도시된 바와 같이, 상기 반도체 기판(200)의 제1 면(S1) 상에 절연층(260`)을 형성한다. 상기 절연층(260`)은 반도체 기판(200)의 제2 면(S2) 상에 요철패턴을 형성하는 텍스처링시 식각 마스크의 기능을 하며, 텍스처링 에천트에 대해 내성을 갖는 소재로 형성될 수 있다. 또한, 후술하는 패터닝을 통하여, 잔존의 절연층(260`) 부분은 갭 절연막을 형성할 수 있다.
예를 들어, 상기 절연층(260`)은, 산화막(SiOx)이나 질화막(SiNx)으로 형성될 수 있으며, 산화막 및 질화막의 복합막으로 형성될 수도 있다. 이러한 절연층(260`)은 열 산화에 의해 산화막을 성장시키거나 화학기상증착(CVD)에 의해 산화막이나 질화막을 증착함으로써 형성될 수 있다.
다음에, 도 7b에 도시된 바와 같이, 반도체 기판(200)의 제2 면(S2)에 텍스처링(texturing)을 수행한다. 반도체 기판(200)의 제1 면(S1)에 형성된 절연층(260`)을 식각 마스크로 하고, 반도체 기판(200)의 제2 면(S2)을 식각대상으로 하여 식각을 수행한다. 예를 들어, 상기 반도체 기판(200)에 대해, KOH, NaOH와 같은 알칼리 용액을 적용하여 이방성 식각을 수행하여 반도체 기판(200)의 제2 면(S2)에 요철패턴의 텍스처 구조(T)를 형성할 수 있다.
다음에, 도 7c에 도시된 바와 같이, 반도체 기판(200)의 제2 면(S2) 상에 캡핑막(250)을 형성한다. 상기 캡핑막(250)은, 후술하는 습식 에칭에서 반도체 기판(200)의 제2 면(S2)과 에칭 용액 간의 반응을 차단하며, 반도체 기판(200)의 제1 면(S1)에 형성되는 제1 반도체 스택의 에칭을 활성화시키는 역할을 한다.
상기 캡핑막(250)은 반도체 기판(200)의 제2 면(S2) 측에 전위 장벽을 형성할 수 있도록, 전도대(conduction band)와 가전도대(valence band) 간의 밴드 갭이 큰 절연체로 형성될 수 있으며, 보다 구체적으로, 실리콘 산화막(SiOx)이나 실리콘 질화막(SiNx)을 포함할 수 있다. 예를 들어, 상기 캡핑막(250)은 실리콘 산화막 또는 실리콘 질화막의 단일막 형태로 형성되거나, 또는 실리콘 산화막과 실리콘 질화막을 함께 포함하는 2층 이상의 복합막 형태로 형성될 수도 있다.
상기 캡핑막(250)은 반도체 기판(200)의 제2 면(S2)을 커버함으로써 반도체 기판(200)에서 생성된 캐리어의 표면 재결합 손실을 줄이기 위한 패시베이션 기능을 수행할 수 있다. 또한, 상기 캡핑막(250)은 입사광의 반사율을 낮추고 가급적 많은 입사광이 반도체 기판(200) 내부로 흡수되도록 하는 반사 방지 기능을 수행할 수 있다. 예를 들어, 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 또는 수소화된 실리콘 질화막(SiN:H) 형태의 캡핑막(250)을 형성함으로써 캡핑막(250) 이면 측의 습식 에칭을 촉진하면서 패시베이션 및 반사 방지 효과를 함께 달성할 수 있다. 본 발명의 다른 실시형태에서, 상기 캡핑막(250)은 패시베이션 기능이 부가된 제1층(미도시)과, 반사 방지 기능이 부가된 제2층(미도시)으로 형성될 수 있다.
본 발명의 또 다른 실시형태에서, 상기 캡핑막(250)은 패시베이션 막(미도시) 및/또는 반사 방지막(미도시)과 별개의 층으로 형성될 수 있다. 예를 들어, 반도체 기판(200)의 제2 면(S2) 위에 패시베이션 막(미도시)이 형성되고, 패시베이션 막(미도시) 위에 별개의 층으로 캡핑막(미도시)이 형성될 수 있다. 예를 들어, 상기 패시베이션 막은, 진성 비정질 실리콘 또는 도핑된 비정질 실리콘으로 형성될 수 있다. 예를 들어, 상기 패시베이션 막은, 반도체 기판(200)과 동일한 도전형으로 형성되어 전면 전계(FSF, Front Surface Field)를 형성할 수 있다. 그리고, 상기 패시베이션 막 위로 캡핑막(250)이 형성될 수 있다.
다음에, 도 7d 내지 도 7f에 도시된 바와 같이, 반도체 기판(200) 제1 면(S1) 상의 절연층(260`)을 패터닝하여 갭 절연막(260)을 형성한다. 예를 들어, 절연층(260`)의 일부 영역에 식각 마스크(M6)를 형성하고, 에천트를 적용하여 식각 마스크(M6)에 의해 보호되는 부분을 제외한 나머지 부분의 절연층(260`)을 식각 제거한다. 이때, 에천트로는 절연층(260`)에 대한 식각 특성을 갖는 HF, H3PO4 등의 산성 용액이 적용될 수 있다. 식각이 완료되면, 효용이 다한 식각 마스크(M6)를 제거한다.
다음에, 도 7g에 도시된 바와 같이, 반도체 기판(200)의 제1 면(S1) 상에, 제1 진성 반도체층(211)을 형성한다. 상기 제1 진성 반도체층(211)은, 갭 절연막(260) 위를 포함하는 제1 면(S1)의 전체에 걸쳐서 형성될 수 있다. 예를 들어, 상기 제1 진성 반도체층(211)은 실리콘 함유 기체인 실란(SiH4)을 이용하는 화학기상증착(CVD)을 통하여 형성될 수 있으며, 비정질 실리콘으로 형성될 수 있다.
다음에, 상기 제1 진성 반도체층(211) 상에, 제1 도전형 반도체층(213)을 형성한다. 예를 들어, 제1 도전형 반도체층(213)은 반도체 기판(200)과 역 도전형인 p형으로 도핑될 수 있고, 실란(SiH4)과 함께 도핑가스(ex. B2H6)를 소스로 하는 화학기상증착으로 형성될 수 있으며, 비정질 실리콘으로 형성될 수 있다.
다음에, 상기 제1 도전형 반도체층(213) 상에, 제1 투명 도전막(215)을 형성한다. 상기 제1 투명 도전막(215)은, 인듐틴옥사이드(ITO), 징크옥사이드(ZnO) 등의 TCO(Transparent Conducting Oxide)로 형성될 수 있으며, 스퍼터링이나 화학기상증착 등으로 형성될 수 있다. 이렇게, 반도체 기판(200)의 제1 면(S1) 상에, 제1 진성 반도체층(211), 제1 도전형 반도체층(213), 및 제1 투명 도전막(215)을 순차적으로 형성하여 제1 반도체 스택용 재료층(210`)을 형성한 다음에, 습식 에칭을 적용하여 제1 반도체 스택용 재료층(210`)을 패터닝함으로써, 제1 반도체 영역(A1)에 선택적으로 형성된 제1 반도체 스택이 얻어진다.
한편, 도 7g에 도시된 바와 같이, 상기 제1 투명 도전막(215) 상에는, 식각 정지막(218)이 추가로 형성될 수 있다. 상기 식각 정지막(218)은 제1 반도체 스택을 형성하는 것은 아니며, 제2 반도체 스택의 패터닝시에, 제1 반도체 스택의 에칭을 막기 위한 것으로, 제조공정 상의 편의를 위해 도입된 것이며, 제조공정의 최종 단계 이전에 제거될 수 있다. 예를 들어, 상기 식각 정지막(218)은 티타늄-텅스텐(TiW) 막으로 형성될 수 있으며, 스퍼터링 등을 통하여 형성될 수 있다.
다음에, 도 7h 및 도 7i에 도시된 바와 같이, 반도체 기판(200)의 제1 면(S1) 상에 형성된 제1 반도체 스택용 재료층(210`) 및 식각 정지막(218)을 패터닝함으로써 제1 반도체 스택(210)을 형성한다. 상기 제1 반도체 스택(210)은 제1 반도체 영역(A1)에 선택적으로 형성될 수 있으며, 갭 절연막(260)의 일부를 포함하는 제1 반도체 영역(A1)에 형성될 수 있다. 그리고, 제2 반도체 영역(A2)과 갭 절연막(260)의 중앙부 상에 형성된 제1 반도체 스택용 재료층(210`) 및 식각 정지막(218)은 식각 제거될 수 있다.
상기 제1 반도체 스택(210)의 패터닝에는 습식 에칭이 적용된다. 예를 들어, 상기 습식 에칭에서는 제1 반도체 영역(A1) 상에 식각 마스크(M1)를 적용하고, 식각 마스크(M1)를 통하여 노출된 부분을 제거할 수 있다. 이때, 에천트로서는 HNA(Hydrofluoric acid + Nitric acid + Acetic acid)와 같은 산성 에칭 용액이 적용될 수 있다.
도 4b 및 도 5b를 참조하여 설명된 바와 같이, 상기 습식 에칭에서는, 반도체 기판(200) 제2 면(S2)에 형성된 캡핑막(250)에 의해, 이면 측 제1 반도체 스택용 재료층(210`), 특히 제1 도전형 반도체층(213)의 에칭이 활성화될 수 있다. 보다 구체적으로, 상기 캡핑막(250)에 의해 제2 면(S2)과 에칭 용액 간의 반응이 억제되고, 제2 면(S2) 측에 전위 장벽이 형성됨으로써, 이면 측 제1 도전형 반도체층(213)의 에칭 반응이 활성화될 수 있다.
한편, 습식 에칭이 완료되면, 도 7i에 도시된 바와 같이, 제1 반도체 영역(A1)을 덮도록 패터닝된 제1 반도체 스택(210) 및 식각 정지막(218)이 형성된다. 그리고, 효용이 다한 식각 마스크(M1)는 제거될 수 있다.
도 7h 및 도 7i에 도시된 공정에서는, 반도체 기판(200)에 형성된 제1 진성 반도체층(211)으로부터 식각 정지막(218)까지를 일괄적으로 함께 패터닝하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 과산화수소(H2O2)를 포함하는 에칭 용액을 적용하여 식각 정지막(218)을 패터닝한 후, HCl, HNO3 등의 산성 에칭 용액을 적용하여 제1 투명 도전막(215)을 패터닝하고, 그 다음에, 제1 도전형 반도체층(213)과 제1 진성 반도체층(211)을 패터닝하는 방식과 같이, 적층방향을 따라 순차적으로 패터닝이 진행될 수도 있다.
다음에, 도 7j에 도시된 바와 같이, 반도체 기판(200)의 제1 면(S1) 상에, 제2 진성 반도체층(221)을 형성한다. 상기 제2 진성 반도체층(221)은, 제1 반도체 스택(210) 상을 포함하는 반도체 기판(200)의 전면에 걸쳐서 형성될 수 있다.
예를 들어, 상기 제2 진성 반도체층(221)은 실리콘 함유 기체인 실란(SiH4)을 이용하는 화학기상증착(CVD)을 통하여 형성될 수 있으며, 비정질 실리콘으로 형성될 수 있다.
다음에, 도 7j에 도시된 바와 같이, 상기 제2 진성 반도체층(221) 상에, 제2 도전형 반도체층(223)을 형성한다. 예를 들어, 상기 제2 도전형 반도체층(223)은, 반도체 기판(200)과 같은 도전형인 n형으로 도핑될 수 있고, 실란(SiH4)과 함께 도핑가스(ex. PH3)를 소스로 하는 화학기상증착(CVD)으로 형성될 수 있으며, 비정질 실리콘으로 형성될 수 있다.
다음에, 도 7j에 도시된 바와 같이, 상기 제2 도전형 반도체층(223) 상에 제2 투명 도전막(225)을 형성한다. 상기 제2 투명 도전막(225)은, 인듐틴옥사이드(ITO), 징크옥사이드(ZnO) 등의 TCO(Transparent Conducting Oxide)로 형성될 수 있으며, 스퍼터링이나 화학기상증착 등으로 형성될 수 있다. 이렇게, 반도체 기판(200) 상에, 제2 진성 반도체층(221), 제2 도전형 반도체층(223), 및 제2 투명 도전막(225)을 순차적으로 형성하여 제2 반도체 스택용 재료층(220`)을 형성하고, 상기 제2 반도체 스택용 재료층(220`)을 습식 에칭 및 패터닝함으로써, 제2 반도체 영역(A2)에 선택적으로 형성된 제2 반도체 스택이 얻어진다. 보다 구체적으로 설명하면 이하와 같다.
도 7k 내지 도 7m에 도시된 바와 같이, 반도체 기판(200)의 제1 면(S1) 상에 형성된 제2 반도체 스택용 재료층(220`)을 패터닝함으로써 제2 반도체 스택(220)을 형성한다. 상기 제2 반도체 스택(220)은 제2 반도체 영역(A2)에 선택적으로 형성될 수 있으며, 갭 절연막(260)의 일부를 포함하는 제2 반도체 영역(A2)에 형성될 수 있다. 그리고, 제1 반도체 영역(A1) 및 갭 절연막(260)의 중앙부 상에 형성된 제2 반도체 스택용 재료층(220`)은 식각 제거될 수 있다.
상기 제2 반도체 스택용 재료층(220`)의 패터닝에는 습식 에칭이 적용될 수 있다. 예를 들어, 상기 습식 에칭에서는 제2 반도체 영역(A2) 상에 식각 마스크(M2)를 적용하고, 식각 마스크(M2)를 통하여 노출된 부분을 제거할 수 있다. 이때, 에천트로서는 HNA(Hydrofluoric acid + Nitric acid + Acetic acid)와 같은 산성 에칭 용액이 적용될 수 있다. 이때, 상기 제1 반도체 스택(210) 상에는 에칭 정지막(218)이 형성되어 있으므로, 제1 반도체 스택(210)은 식각되지 않고 보호될 수 있다.
도 4b 및 도 5b를 참조하여 설명된 바와 같이, 상기 습식 에칭에서는, 반도체 기판(200) 제2 면(S2)에 형성된 캡핑막(250)에 의해, 이면 측 제2 반도체 스택용 재료층(220`)의 에칭이 활성화될 수 있다. 보다 구체적으로, 상기 캡핑막(250)에 의해 제2 면(S2)과 에칭 용액 간의 반응이 억제되고, 제2 면(S2) 측에 전위 장벽이 형성됨으로써, 이면 측 제2 반도체 스택용 재료층(220`)의 에칭 반응이 활성화될 수 있다.
참고적으로, 상기 캡핑막(250)에 의한 에칭의 활성화는, p형으로 도핑된 제1 도전형 반도체층(213) 또는 제2 도전형 반도체층(223)의 습식 에칭에서 효과적으로 발휘될 수 있으나, n형으로 도핑된 나머지 다른 제1 도전형 반도체층(213) 또는 제2 도전형 반도체층(223)의 습식 에칭에서도 활성화 효과를 기대할 수 있다. 이는 도 4b 및 도 5b를 참조하여 설명된 바와 같이, 캡핑막(250)을 통하여 반도체 기판(200)의 제2 면(S2) 측과 에칭 용액 간의 반응이 차단되고 제2 면(S2) 측에 전위 장벽이 형성됨으로써 제1 면(S1) 측 제1 도전형 반도체층(213) 또는 제2 도전형 반도체층(223)의 에칭이 활성화될 수 있기 때문이다.
도 7k 및 도 7l에 도시된 공정에서는, 반도체 기판(200)에 형성된 제2 진성 반도체층(221)으로부터 제2 투명 도전막(225)까지를 일괄적으로 함께 패터닝하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, HCl, HNO3 등의 산성 에칭 용액을 적용하여 제2 투명 도전막(225)을 패터닝하고, 그 다음에, 제1 도전형 반도체층(223)과 제1 진성 반도체층(221)을 패터닝하는 방식과 같이, 적층방향을 따라 순차적으로 패터닝이 진행될 수도 있다.
도 7m에 도시된 바와 같이, 습식 에칭이 완료되고, 효용이 다한 식각 마스크(M2)가 제거되면, 제2 반도체 영역(A2)을 덮도록 패터닝된 제2 반도체 스택(220)이 형성된다. 이렇게 형성된 제1, 제2 반도체 스택(210,220)은, 반도체 기판(200)의 제1 면(S1) 상에서 교번되게 배열되도록 다수로 마련될 수 있다.
다음에, 도 7m 및 도 7n에 도시된 바와 같이, 제1 반도체 스택(210) 상에 형성된 식각 정지막(218)을 제거한다. 예를 들어, 상기 식각 정지막(218)은 과산화수소(H2O2)를 포함하는 에칭 용액을 적용하여 제거될 수 있으며, 식각 정지막(218)을 제외한 다른 부분은 미도시된 식각 마스크에 의해 보호될 수 있다.
다음에, 도 7o에 도시된 바와 같이, 제1, 제2 반도체 스택(210,220) 상에, 제1, 제2 전극(231,232)을 형성한다. 상기 제1, 제2 전극(231,232)은 제1, 제2 반도체 스택(210,220)에 접속되어 캐리어를 외부로 인출할 수 있다. 상기 제1, 제2 전극(231,232)은, 은(Ag), 알루미늄(Al), 구리(Cu), 니켈(Ni) 등의 금속소재를 포함할 수 있다. 예를 들어, 스크린 프린팅을 적용하여 금속 페이스트를 패턴 인쇄한 후, 열 소성을 통하여 제1, 제2 전극(231,232)을 형성할 수 있다.
본 발명은 첨부된 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호 범위는 첨부된 특허청구범위에 의해서 정해져야 할 것이다.
100, 200 : 반도체 기판 110,210 : 제1 반도체 스택
111,211 : 제1 진성 반도체층 113,213 : 제1 도전형 반도체층
115,215 : 제1 투명 도전막 120,220 : 제2 반도체 스택
121,221 : 제2 진성 반도체층 123,223 : 제2 도전형 반도체층
125,225 : 제2 투명 도전막 131,231 : 제1 전극
132,232 : 제2 전극 150,250 : 캡핑막
160,260 : 갭 절연막 161 : 갭 절연막의 밑면
162, 163 : 갭 절연막의 좌우 측면 210` : 제1 반도체 스택의 재료층
218 : 식각 정지막 220`: 제2 반도체 스택의 재료층
260`: 절연층
A1,A2 : 제1, 제2 반도체 영역 M1,M2,M6 : 식각 마스크
S1,S2 : 반도체 기판의 제1, 제2 면

Claims (17)

  1. 반도체 기판;
    상기 반도체 기판의 제1 면 상에 교번되게 배열된 것으로, 서로 역 도전형의 제1, 제2 반도체 스택; 및
    상기 제1, 제2 반도체 스택 사이에 형성된 갭 절연막;을 포함하고,
    상기 갭 절연막은 상기 제1 반도체 스택과 접하는 제1 측면과 상기 제2 반도체 스택과 접하는 제2 측면을 포함하고,
    상기 제1 측면과 상기 제2 측면 중 어느 하나에만 언더컷이 형성된 것을 특징으로 하는 광전소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1, 제2 반도체 스택의 단부는, 상기 갭 절연막의 측면을 타고 갭 절연막의 상면 일부를 덮도록 형성된 것을 특징으로 하는 광전소자.
  4. 제1항에 있어서,
    상기 반도체 기판의 제1 면과 반대되는 제2 면에는 캡핑막이 형성되어 있는 것을 특징으로 하는 광전소자.
  5. 제4항에 있어서,
    상기 캡핑막은, 전기적으로 절연성을 갖는 절연막을 포함하는 것을 특징으로 하는 광전소자.
  6. 제5항에 있어서,
    상기 캡핑막은, 실리콘 산화막 또는 실리콘 질화막 중 적어도 하나를 포함하는 것을 특징으로 하는 광전소자.
  7. 제4항에 있어서,
    상기 캡핑막은, 상기 반도체 기판의 제2 면에 형성된 텍스처 구조상에 형성된 것을 특징으로 하는 광전소자.
  8. 제1항에 있어서,
    상기 제1 반도체 스택은,
    상기 반도체 기판의 제1 면 상에 형성된 제1 진성 반도체층;
    상기 제1 진성 반도체층 상에 형성된 제1 도전형 반도체층; 및
    상기 제1 도전형 반도체층 상에 형성된 제1 투명 도전막;을 포함하는 것을 특징으로 하는 광전소자.
  9. 제1항에 있어서,
    상기 제2 반도체 스택은,
    상기 반도체 기판의 제1 면 상에 형성된 제2 진성 반도체층;
    상기 제2 진성 반도체층 상에 형성된 제2 도전형 반도체층; 및
    상기 제2 도전형 반도체층 상에 형성된 제2 투명 도전막;을 포함하는 것을 특징으로 하는 광전소자.
  10. 서로 반대되는 제1, 제2 면을 갖는 반도체 기판을 준비하는 단계;
    상기 반도체 기판의 제2 면 위에 캡핑막을 형성하는 단계;
    상기 반도체 기판의 제1 면 위에 갭 절연막을 형성하는 단계;
    상기 갭 절연막이 형성된 상기 반도체 기판의 제1 면 위에 제1 반도체 스택용 재료층을 형성하는 단계; 및
    상기 제1 반도체 스택용 재료층을 습식 에칭으로 패터닝하여, 제1 반도체 스택을 형성하는 단계;를 포함하고,
    상기 갭 절연막은 서로 반대측에 위치하는 제1 측면과 제2 측면을 포함하고,
    상기 제1 반도체 스택은, 상기 제1 측면과 접하고 상기 갭 절연막의 상면 일부를 덮도록 형성되고,
    상기 제1 반도체 스택용 재료층의 패터닝시, 상기 제2 측면에만 언더컷이 형성되는 것을 특징으로 하는 광전소자의 제조방법.
  11. 제10항에 있어서,
    상기 캡핑막을 형성하는 단계는, 상기 제1 반도체 스택을 형성하는 단계보다 선행하는 것을 특징으로 하는 광전소자의 제조방법.
  12. 제10항에 있어서,
    상기 제1 반도체 스택용 재료층은, p형으로 도핑된 제1 도전형 반도체층을 포함하는 것을 특징으로 하는 광전소자의 제조방법.
  13. 제10항에 있어서,
    상기 캡핑막은 전기적으로 절연성을 갖는 것을 특징으로 하는 광전소자의 제조방법.
  14. 제10항에 있어서,
    상기 습식 에칭에서는,
    불산(HF), 질산(HNO3), 및 순수(DI water)가 조합된 에칭 용액, 또는 불산(HF), 질산(HNO3), 및 아세트산(CH3COOH)이 조합된 에칭 용액이 적용되는 것을 특징으로 하는 광전소자의 제조방법.
  15. 삭제
  16. 제10항에 있어서,
    상기 제1 반도체 스택이 형성된 반도체 기판의 제1 면 위에, 제2 반도체 스택용 재료층을 형성하는 단계; 및
    상기 제2 반도체 스택용 재료층을 습식 에칭으로 패터닝하여, 상기 제2 측면과 접하는 제2 반도체 스택을 형성하는 단계;를 더 포함하는 광전소자의 제조방법.
  17. 제16항에 있어서,
    상기 제1, 제2 반도체 스택은 상기 반도체 기판의 서로 겹치지 않는 제1, 제2 반도체 영역에 각각 형성되는 것을 특징으로 하는 광전소자의 제조방법.
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