KR102075673B1 - 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치는 제1 서브 비트라인들과 연결되는 메모리 블록들을 포함하는 제1 메모리 블록 그룹과, 제2 서브 비트라인들과 연결되는 메모리 블록들을 포함하는 제2 메모리 블록 그룹과, 메인 비트라인들과 연결되고, 제1 메모리 블록 그룹 또는 제2 메모리 블록 그룹에서 선택된 메모리 블록의 데이터 입출력을 위한 동작을 수행하도록 구성된 동작 회로, 및 제1 및 제2 메모리 블록 그룹들 중 선택된 메모리 블록이 포함되는 메모리 블록 그룹을 선택하기 위한 그룹 선택 신호들 및 동작 회로에 의해 제어되는 메인 비트라인들의 전압들에 따라, 선택된 메모리 블록 그룹의 서브 비트라인들과 비선택된 서브 비트라인들을 다르게 제어하도록 구성된 비트라인 제어회로를 포함한다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 비트라인을 포함하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 메모리 어레이를 포함한다. 메모리 어레이에 포함된 메모리 셀들은 다수 개의 메모리 블록들로 구분될 수 있다. 메모리 셀들의 데이터 입출력과 관련된 동작을 수행하기 위해서는 선택된 메모리 블록으로 데이터 입출력에 필요한 동작 전압들이 인가되어야 한다.
이렇게, 동작 전압들을 다수의 메모리 블록들 중 선택된 메모리 블록으로 공급하기 위해서는 로우 어드레스 신호에 따라 블록 선택 신호들을 생성하도록 구성된 로우 디코더와 블록 선택 신호들에 따라 동작 전압들을 선택된 메모리 블록으로 전달하기 위한 전압 전달 회로들이 필요하다.
메모리 어레이에는 수많은 메모리 블록들이 포함되어 있기 때문에 메모리 블록들 중 하나의 메모리 블록을 선택하기 위하여 메모리 블록들의 수에 대응하는 블록 선택 신호들이 출력되어야 한다. 이 때문에 로우 디코더의 회로가 복잡해지고 칩 내에서 차지하는 면적이 증가하게 된다.
또한, 메모리 셀들의 데이터 입출력을 위하여 고전압이 필요할 수 있다. 이 때문에 전압 전달 회로는 높은 전압에서 동작할 수 있는 고전압 트랜지스터로 구성되어야 한다. 고전압 트랜지스터는 일반 트랜지스터보다 사이즈가 훨씬 크다. 전압 전달 회로는 메모리 블록마다 구비되므로, 전압 전달 회로가 차지하는 면적도 상당히 넓다.
이러한 이유로 메모리 블록들의 수가 증가하면 주변 회로가 차지하는 면적도 함께 증가하기 때문에 칩 사이트가 커지게 된다.
본 발명의 실시예는 주변 회로가 차지하는 면적이 증가하는 것을 억제할 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 제1 서브 비트라인들과 연결되는 메모리 블록들을 포함하는 제1 메모리 블록 그룹과, 제2 서브 비트라인들과 연결되는 메모리 블록들을 포함하는 제2 메모리 블록 그룹과, 메인 비트라인들과 연결되고, 제1 메모리 블록 그룹 또는 제2 메모리 블록 그룹에서 선택된 메모리 블록의 데이터 입출력을 위한 동작을 수행하도록 구성된 동작 회로, 및 제1 및 제2 메모리 블록 그룹들 중 선택된 메모리 블록이 포함되는 메모리 블록 그룹을 선택하기 위한 그룹 선택 신호들 및 동작 회로에 의해 제어되는 메인 비트라인들의 전압들에 따라, 선택된 메모리 블록 그룹의 서브 비트라인들과 비선택된 서브 비트라인들을 다르게 제어하도록 구성된 비트라인 제어회로를 포함한다.
본 발명의 실시예는 주변 회로가 차지하는 면적이 증가하는 것을 억제할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다.
도 3은 도 1에 도시된 전압 공급 회로를 설명하기 위한 회로도이다.
도 4는 도 1에 도시된 비트라인 제어회로를 설명하기 위한 회로도이다.
도 5는 도 1에 도시된 비트라인 제어회로의 접속 관계를 설명하기 위한 도면이다.
도 6은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 7은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다.
도 8은 본 발명의 실시예에 따른 플래시 메모리 장치를 포함한 컴퓨팅 시스템을 간략히 보여주는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 어레이(110)와 주변 회로(120~170)를 포함한다. 주변 회로는 동작 회로(120, 130, 140, 160, 170) 및 비트라인 제어회로(150)를 포함한다. 플래시 메모리 장치의 경우, 동작 회로는 제어 회로(120), 전압 공급 회로(130), 페이지 버퍼 그룹(140), 컬럼 선택 회로(160) 및 입출력 회로(170)를 포함할 수 있다.
메모리 어레이(110)는 다수의 메모리 블록 그룹들(110PA, 110PB)을 포함한다. 메모리 블록 그룹들(110PA, 110PB)은 다수의 메모리 블록들(110MB)을 각각 포함한다. 제1 메모리 블록 그룹(110PA)에 포함된 메모리 블록들(110MB)은 제1 서브 비트라인들(BLe0A~BLekA)에 연결되고, 제2 메모리 블록 그룹(110PB)에 포함된 메모리 블록들(110MB)은 제2 서브 비트라인들(BLo0B~BLokB)에 연결된다. 여기서, 제1 메모리 블록 그룹(110PA)은 제1 플래인이 되고 제2 메모리 블록 그룹(110PB)은 제2 플래인이 될 수 있다.
제1 메모리 블록 그룹(110PA)과 제2 메모리 블록 그룹(110PB)에 포함된 메모리 블록(110MB)의 구조를 구체적으로 설명하면 다음과 같다.
도 2는 도 1에 도시된 메모리 블록을 설명하기 위한 회로도이다. 제2 메모리 블록 그룹(110PA)에 포함된 메모리 블록(110MB)을 예로써 설명하기로 한다.
도 2를 참조하면, 각각의 메모리 블록은 비트라인들(BLe0B~BLekB, BLo0B~BLokB)과 공통 소스 라인(SL) 사이에 연결된 다수의 메모리 스트링들(ST)을 포함한다. 즉, 메모리 스트링들(ST)은 대응하는 비트 라인들(BLe0B~BLekB, BLo0B~BLokB)과 각각 연결되고 공통 소스 라인(SL)과 공통으로 연결된다. 여기서 설명하는 비트라인들(BLe0B~BLekB, BLo0B~BLokB)은 제2 서브 비트라인들(BLe0B~BLekB, BLo0B~BLokB)이 된다.
각각의 메모리 스트링(ST)은 소스가 공통 소스 라인(SL)에 연결되는 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(Ce00~Cen0)이 직렬로 연결된 셀 스트링, 그리고 드레인이 비트라인(BLe0)에 연결되는 드레인 셀렉트 트랜지스터(DST)를 포함한다. 셀 스트링에 포함된 메모리 셀들(Ce00~Cen0)은 셀렉트 트랜지스터들(SST, DST) 사이에 직렬로 연결된다. 소스 셀렉트 트랜지스터(SST)의 게이트는 소스 셀렉트 라인(SSL)에 연결되고, 메모리 셀들(Ce00~Cen0)의 게이트들은 워드라인들(WL0~WLn)에 각각 연결되며, 드레인 셀렉트 트랜지스터(DST)의 게이트는 드레인 셀렉트 라인(DSL)에 연결된다.
여기서, 드레인 셀렉트 트랜지스터(DST)는 셀 스트링(Ce00~Cen0)과 비트라인의 전기적 연결 또는 전기적 차단을 제어하며, 소스 셀렉트 트랜지스터(SST)는 셀 스트링(Ce00~Cen0)과 공통 소스 라인(SL)의 전기적 연결 또는 전기적 차단을 제어한다.
낸드 플래시 메모리 장치에서 메모리 셀 블록에 포함된 메모리 셀들은 물리적 페이지 단위 또는 논리적 페이지 단위로 구분할 수 있다. 예를 들어, 하나의 워드라인(예, WL0)에 연결된 메모리 셀들(Ce00~Ce0k, Co00~Co0k)이 하나의 물리적 페이지(PAGE)를 구성한다. 또한, 하나의 워드라인(예, WL0)에 연결된 짝수번째 메모리 셀들(Ce00~Ce0k)이 하나의 이븐 물리적 페이지를 구성하고, 홀수번째 메모리 셀들(Co00~Co0k)이 하나의 오드 물리적 페이지를 구성할 수 있다. 이러한 페이지(또는, 이븐 페이지와 오드 페이지)는 프로그램 동작 또는 리드 동작의 기본 단위가 된다.
다시, 도 1 및 도 2를 참조하면, 주변 회로(120~170)는 선택된 워드라인(예, WL0)에 연결된 메모리 셀들(Ce00~Ce0k 또는 Co00~Co0k)의 소거 루프, 프로그램 루프 및 리드 동작을 수행하도록 구성된다. 이러한 주변 회로(120~170)는 동작 회로(120, 130, 140, 160, 170) 및 비트라인 제어회로(150A, 150B)를 포함한다.
동작 회로(120, 130, 140, 160, 170)는 프로그램 루프, 리드 루프 및 소거 동작을 제어하기 위한 제어 회로(120)와 제어 회로(120)의 제어에 따라 프로그램 루프, 리드 루프 및 소거 동작을 수행하도록 구성된 회로들(130, 140, 160, 170)을 포함한다. 프로그램 루프, 리드 루프 및 소거 동작을 수행하기 위하기 위하여, 동작 회로(120, 130, 140, 160, 170)는 동작 전압들(Verase, Vgpm, Vread, Vpass, Vvfy, Vdsl, Vssl, Vsl)을 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 공통 소스 라인(SL)으로 선택적으로 출력하고, 메인 비트라인들(BLe0~BLek 또는 BLo0~BLok)의 프리차지/디스차지를 제어하거나 메인 비트라인들(BLe0~BLek 또는 BLo0~BLok)의 전압 또는 전류를 센싱하도록 구성된다.
비트라인 제어회로(150A, 150B)는 제1 및 제2 메모리 블록 그룹들(110PA, 110PB) 중 선택된 메모리 블록이 포함되는 메모리 블록 그룹을 선택하기 위한 그룹 선택 신호들(PSA, PSB) 및 동작 회로(120, 130, 140, 160, 170)에 의해 제어되는 메인 비트라인들(BLe0B~BLekB, BLo0B~BLokB)의 전압들에 따라, 선택된 메모리 블록 그룹의 서브 비트라인들과 비선택된 서브 비트라인들을 다르게 제어하도록 구성된다.
한편, NAND 플래시 메모리 장치의 경우, 동작 회로는 제어 회로(120), 전압 공급 회로(130), 페이지 버퍼 그룹(140), 컬럼 선택 회로(160) 및 입출력 회로(170)를 포함한다. 각각의 구성 요소에 대해 구체적으로 설명하면 다음과 같다.
제어 회로(120)는 외부로부터 입출력 회로(170)를 통해 입력되는 명령 신호(CMD)에 응답하여 프로그램 루프, 리드 동작 또는 소거 루프를 수행하기 위한 동작 전압들(Verase, Vgpm, Vread, Vpass, Vvfy, Vdsl, Vssl, Vsl)이 원하는 레벨로 발생될 수 있도록 전압 공급 회로(130)를 제어하기 위한 전압 제어 신호(CMDv)를 출력한다. 그리고, 제어 회로(120)는 프로그램 루프, 리드 루프 또는 소거 루프를 수행하기 위해 페이지 버퍼 그룹(140)에 포함된 페이지 버퍼들(PB0~PBk)을 제어하기 위한 PB 제어 신호들(CMDpb)을 출력한다. 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함하며, 프로그램 루프는 ISPP(Increment Step Pulse Program) 방식으로 실시될 수 있다. 소거 루프는 소거 동작과 소거 검증 동작을 포함하며, 소거 루프는 ISPE(Increment Step Pulse Erase) 방식으로 실시될 수 있다. 또한, 제어 회로(120)는 어드레스 신호(ADD)가 입력되면 이들에 의해 컬럼 어드레스 신호(CADD)와 로우 어드레스 신호(RADD)가 생성되어 제어 회로(120)로부터 출력된다.
전압 공급 회로(130)에 대해 설명하면 다음과 같다.
도 3은 도 1에 도시된 전압 공급 회로를 설명하기 위한 회로도이다.
도 3을 참조하면, 전압 공급 회로(130)는 제어 회로(120)의 전압 제어 신호(CMDv)에 응답하여 메모리 셀들의 프로그램 루프, 리드 동작 또는 소거 루프에 따라 필요한 동작 전압들을 생성하고, 제어 회로(120)의 로우 어드레스 신호(RADD)에 응답하여 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 공통 소스 라인(SL)로 동작 전압들을 출력한다.
이를 위해, 전압 공급 회로(130)는 전압 생성 회로(131)와 로우 디코더(133) 및 전압 전달 회로(135A-0~135A-m, 135B-0~135B-m)을 포함할 수 있다.
전압 생성 회로(131)는 제어 회로(120)의 전압 제어 신호(CMDv)에 응답하여 동작 전압들을 글로벌 라인들(GSSL, GWL0~GWLn, GDSL)로 출력한다. 특히, 프로그램 동작 시 전압 생성 회로(131)는 선택된 글로벌 워드라인으로 프로그램 전압을 인가하고 비선택 글로벌 워드라인들로 패스 전압들을 인가할 수 있다. 또한, 프로그램 검증 동작 시 전압 생성 회로(131)는 선택된 글로벌 워드라인으로 프로그램 검증 전압을 인가하고 비선택 글로벌 워드라인들로 패스 전압들을 인가할 수 있다. 또한, 리드 동작 시 전압 생성 회로(131)는 선택된 글로벌 워드라인으로 리드 전압을 인가하고 비선택 글로벌 워드라인들로 패스 전압들을 인가할 수 있다. 또한 소거 동작 시 전압 생성 회로(131)는 글로벌 워드라인들로 소거 허용 전압(예, 0V)을 인가할 수 있다. 또한, 소거 검증 동작 시, 전압 생성 회로(131)는 글로벌 워드라인들로 소거 검증 전압을 인가할 있다. 한편, 전압 생성 회로(131)는 동작 특성을 향상시키기 위하여 글로벌 라인들(GSSL, GWL0~GWLn, GDSL)로 인가되는 전압들의 타이밍을 서로 다르게 조절할 수 있으며 여러 가지 레벨들 중 선택된 레벨의 동작 전압을 변경하면서 인가할 수도 있다. 이러한 동작 전압들(Verase, Vgpm, Vread, Vpass, Vvfy, Vdsl, Vssl, Vsl)의 출력과 변경은 제어 회로(120)의 전압 제어 신호(V_CONTROLs)에 따라 전압 생성 회로(131)에 의해 이루어진다.
로우 디코더(133)는 제어 회로(120)의 로우 어드레스 신호(RADD)에 응답하여 다수의 메모리 블록들 중 하나의 메모리 블록을 선택하기 위한 블록 선택 신호들(BSEL[0:m])을 출력한다. 특히, 로우 디코더(133)는 로우 어드레스 신호(RADD)에 포함된 블록 어드레스 신호만을 디코딩하여 블록 선택 신호들(BSEL[0:m])을 출력하도록 구성된다. 즉, 로우 디코더(133)는 제1 메모리 블록 그룹 및 제2 메모리 블록 그룹을 구분하기 위한 어드레스 신호(예, 플래인 어드레스 신호)를 제외한 로우 어드레스 신호만을 디코딩한다. 이 때문에, 로우 디코더(133)에 포함되는 반도체 소자(예, 트랜지스터 또는 논리 게이트)의 수가 줄어듦에 따라 로우 디코더(133)가 차지하는 면적을 줄일 수 있다 .
전압 전달 회로는 다수의 전압 전달부들(135A-0~135A-m, 135B-0~135B-m)을 포함한다. 전압 전달부(135A-0~135A-m, 135B-0~135B-m)는 메모리 블록(110MB)마다 구비된다. 각각의 전압 전달부(135A-0~135A-m, 135B-0~135B-m)는 로우 디코더(133)에서 출력되는 블록 선택 신호들(BSEL[0:m])에 응답하여 전압 생성 회로(131)에서 출력되는 동작 전압들을 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)로 전달한다. 즉, 각각의 전압 전달부(135A-0~135A-m, 135B-0~135B-m)는 로우 디코더(133)에서 출력되는 블록 선택 신호들(BSEL[0:m])에 응답하여 글로벌 워드라인들(GSSL, GWL0~WLn, GDSL)을 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)과 전기적으로 연결한다.
한편, 블록 선택 신호들(BSEL[0:m])은 제1 메모리 블록 그룹(110PA)의 메모리 블록들(110MB)에 대응하는 제1 전압 전달부들(135A-0~135A-m)과 제2 메모리 블록 그룹(110PB)의 메모리 블록들(110MB)에 대응하는 제2 전압 전달부들(135B-0~135B-m)에 공통으로 인가된다. 따라서, 블록 선택 신호들(BSEL[0:m])에 의해, 제1 메모리 블록 그룹(110PA)의 메모리 블록들(110MB)과 연결되는 제1 전압 전달부들(135A-0~135A-m) 중 하나의 전압 전달부와 제2 메모리 블록 그룹(110PB)의 메모리 블록들(110MB)과 연결되는 제2 전압 전달부들(135B-0~135B-m) 중 하나의 전압 전달부가 동시에 활성화된다. 이로 인해, 제1 메모리 블록 그룹(110PA)에서 선택된 메모리 블록(110MB)의 로컬 라인들(SSL, WL0~WLn, DSL)과 제2 메모리 블록 그룹(110PB)에서 선택된 메모리 블록(110MB)의 로컬 라인들(SSL, WL0~WLn, DSL)이 글로벌 워드라인들(GSSL, GWL0~WLn, GDSL)과 동시에 연결될 수 있다. 다시 말해, 블록 어드레스 신호의 디코딩에 의해 블록 선택 신호들(BSEL[0:m])에 따라, 블록 어드레스 신호에 대응하는 제1 메모리 블록 그룹(110PA)의 메모리 블록(110MB)과 제2 메모리 블록 그룹(110PB)의 메모리 블록(110MB)이 동시에 선택된다.
다시, 도 1을 참조하면, 페이지 버퍼 그룹들(150)은 메인 비트라인들(BLe0~BLek, BLo0~BLok)과 연결되는 다수의 페이지 버퍼들(PB0~PBk)을 각각 포함한다. 프로그램 동작 시 제어 회로(120)의 PB 제어 신호(CMDpb)와 메모리 셀들에 저장하기 위한 데이터(DATA)에 따라, 페이지 버퍼들(PB0~PBk)은 메인 비트라인들(BLe0~BLek, BLo0~BLok)의 전압들을 제어한다.
예로써, 프로그램 동작 시 제어 회로(120)의 PB 제어 신호(CMDpb)와 메모리 셀들에 저장하기 위한 데이터에 따라, 페이지 버퍼들(PB0~PBk)은 메인 비트라인들(BLe0~BLek, BLo0~BLok)을 선택적으로 디스차지한다. 특히, 프로그램 동작 시 페이지 버퍼들(PB0~PBk)은 메인 비트라인들(BLe0~BLek, BLo0~BLok)중 이븐 메인 비트라인들(BLe0~BLek)의 전압들과 오드 메인 비트라인들(BLo0~BLok)의 전압들을 다르게 제어하도록 구성될 수 있다. 구체적으로 예를 들면, 이븐 메모리 셀들의 프로그램 동작 시 페이지 버퍼들(PB0~PBk)은 이븐 메모리 셀들에 저장될 데이터에 따라 이븐 메인 비트라인들(BLe0~BLek) 중 선택된 이븐 메인 비트라인들을 디스차지하고 비선택된 이븐 메인 비트라인들을 프리차지할 수 있다. 이때, 오드 메인 비트라인들(BLo0~BLok)은 페이지 버퍼들(PB0~PBk)에 의해 프리차된다. 또한, 프로그램 검증 동작이나 리드 동작 시 제어 회로(120)의 PB 제어 신호(CMDpb)에 따라, 페이지 버퍼들(PB0~PBk)은 메인 비트라인들(BLe0~BLek 또는 BLo0~BLok)을 프리차지한 후 비트라인들(BLe0~BLek 또는 BLo0~BLok)의 전압 변화나 전류를 센싱하여 메모리 셀로부터 독출된 데이터를 래치한다.
한편, 메인 비트라인들(BLe0B~BLekB, BLo0B~BLokB)이 이븐 메인 비트라인들(BLe0B~BLekB)과 오드 메인 비트라인들(BLo0B~BLokB)로 구분되기 때문에, 이븐 메인 비트라인과 오드 메인 비트라인을 포함하는 한쌍의 메인 비트라인들마다 페이지 버퍼가 연결될 수 있으나, 이러한 구분 없이 모든 메인 비트라인들(BLe0B~BLekB, BLo0B~BLokB)마다 페이지 버퍼가 연결될 수도 있다.
컬럼 선택 회로(160)는 제어 회로(120)에서 출력된 컬럼 어드레스(CADD)에 응답하여 페이지 버퍼 그룹(150)에 포함된 페이지 버퍼들(PB0~PBk)을 선택한다. 즉, 컬럼 선택 회로(160)는 메모리 셀들에 저장될 데이터를 컬럼 어드레스(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB0~PBk)로 전달한다. 또한, 리드 동작에 의해 페이지 버퍼들(PB0~PBk)에 래치된 메모리 셀들의 데이터가 외부로 출력될 수 있도록 컬럼 선택 회로(160)는 컬럼 어드레스(CADD)에 응답하여 순차적으로 페이지 버퍼들(PB0~PBk)을 선택한다.
입출력 회로(170)는 외부로부터 입력되는 명령 신호(CMD)와 어드레스 신호(ADD)를 제어 회로(120)로 전달한다. 또한, 입출력 회로(170)는 프로그램 동작 시 외부로부터 입력된 데이터(DATA)를 컬럼 선택 회로(160)로 전달하거나, 리드 동작 시 메모리 셀들로부터 독출된 데이터를 외부로 출력하는 동작을 수행한다.
이하, 비트라인 제어회로(150A, 150B)를 구체적으로 설명하기로 한다.
도 4는 도 1에 도시된 비트라인 제어회로를 설명하기 위한 회로도이다. 도 5는 도 1에 도시된 비트라인 제어회로의 접속 관계를 설명하기 위한 도면이다.
도 4를 참조하면, 비트라인 제어회로(150A, 150B)는 제1 비트라인 제어회로(150A) 및 제2 비트라인 제어회로(150B)를 포함한다. 제1 비트라인 제어회로(150A)는 메인 비트라인들(BLe0~BLek, BLo0~BLok)의 전압들과 제1 그룹 선택 신호(PSA)에 응답하여 제1 서브 비트라인들(BLe0A~BLekA, BLo0A~BLokA)을 제어하도록 구성된다. 제2 비트라인 제어회로(150B)는 메인 비트라인들(BLe0~BLek, BLo0~BLok)의 전압들과 제2 그룹 선택 신호(PSB)에 응답하여 제2 서브 비트라인들(BLe0B~BLekB, BLo0B~BLokB)을 제어하도록 구성된다.
제1 비트라인 제어회로(150A)는 한쌍의 서브 비트라인들(예, BLe0A, BLo0A)마다 연결되는 서브 비트라인 제어 회로들(TSC0~TSCk)을 포함한다. 각각의 서브 비트라인 제어 회로들은 이븐 서브 비트라인 제어회로(TCS0e)와 오드 서브 비트라인 제어회로(TCS0o)를 포함할 수 있다. 이러한 제1 비트라인 제어회로(150A)는 메인 비트라인(예, BLe0)의 전압과 제1 그룹 선택 신호(PSA)가 입력되는 AND 게이트(예, AND1)와, 메인 비트라인(예, BLe0)의 전압, 제1 그룹 선택 신호(PSA) 및 AND 게이트(예, AND1)의 출력 신호가 입력되고, 출력 단자가 제1 서브 비트라인(예, BLe0A)과 연결되는 OR 게이트와, 메인 비트라인(예, BLe0) 및 제1 서브 비트라인(예, BLe0A) 사이에 접속되고 센싱 인에이블 신호(예, TRe)에 응답하여 동작하는 스위칭 소자(예, T1)를 포함한다.
제2 비트라인 제어회로(150B)는 한쌍의 서브 비트라인들(예, BLe0B, BLo0B)마다 연결되는 서브 비트라인 제어 회로들(BSC0~BSCk)을 포함한다. 각각의 서브 비트라인 제어 회로들은 이븐 서브 비트라인 제어회로(BCS0e)와 오드 서브 비트라인 제어회로(BCS0o)를 포함할 수 있다. 이러한 제2 비트라인 제어회로(150B)는, 메인 비트라인(예, BLe0)의 전압과 상기 제2 그룹 선택 신호(PSB)가 입력되는 AND 게이트(예, AND3)와, 메인 비트라인의 전압(예, BLe0), 제2 그룹 선택 신호(PSB) 및 AND 게이트(예, AND3)의 출력 신호가 입력되고, 출력 단자가 제2 서브 비트라인(예, BLe0B)과 연결되는 OR 게이트(예, PR3)와, 메인 비트라인(예, BLe0)과 제2 서브 비트라인(예, BLe0B) 사이에 접속되고 센싱 인에이블 신호(예, BRe)에 응답하여 동작하는 스위칭 소자(예, T3)를 포함한다.
메인 비트라인들(BLe0~BLek, BLo0~BLok)이 이븐 메인 비트라인들(BLe0~BLek)과 오드 메인 비트라인들(BLo0~BLok)로 구분되는 경우, 비트라인 제어회로들(150A, 150B)은 다음과 같이 구성될 수 있다.
제1 비트라인 제어회로(150A)는, 메인 비트라인들(BLe0~BLek, BLo0~BLok) 중 이븐 메인 비트라인(BLe0)의 전압과 제1 그룹 선택 신호(PSA)가 입력되는 제1 AND 게이트(AND1)와, 이븐 메인 비트라인(BLe0)의 전압, 제1 그룹 선택 신호(PSA) 및 제1 AND 게이트(AND1)의 출력 신호가 입력되고, 출력 단자가 제1 서브 비트라인들(BLe0A~BLekA, BLo0A~BLokA) 중 제1 이븐 서브 비트라인(BLe0A)과 연결되는 제1 OR 게이트(OR1)와, 이븐 메인 비트라인(BLe0)과 제1 이븐 서브 비트라인(BLe0A) 사이에 접속되고 제1 이븐 센싱 인에이블 신호(TRe)에 응답하여 동작하는 제1 스위칭 소자(T1)와, 메인 비트라인들(BLe0~BLek, BLo0~BLok) 중 오드 메인 비트라인(BLo0)의 전압과 제1 그룹 선택 신호(PSA)가 입력되는 제2 AND 게이트(AND2)와, 오드 메인 비트라인(BLo0)의 전압, 제1 그룹 선택 신호(PSA) 및 제2 AND 게이트(AND2)의 출력 신호가 입력되고, 출력 단자가 제1 서브 비트라인들(BLe0A~BLekA, BLo0A~BLokA) 중 제1 오드 서브 비트라인(BLo0A)과 연결되는 제2 OR 게이트(OR2)와, 오드 메인 비트라인(BLo0)과 제1 오드 서브 비트라인(BLo0A) 사이에 접속되고 제1 오드 센싱 인에이블 신호(TRo)에 응답하여 동작하는 제2 스위칭 소자(T2)를 포함한다.
제2 비트라인 제어회로(150B)는, 메인 비트라인들(BLe0~BLek, BLo0~BLok) 중 이븐 메인 비트라인(BLe0)의 전압과 제2 그룹 선택 신호(PSB)가 입력되는 제3 AND 게이트(AND3)와, 이븐 메인 비트라인(BLe0)의 전압, 제2 그룹 선택 신호(PSB) 및 제3 AND 게이트(AND3)의 출력 신호가 입력되고, 출력 단자가 제2 서브 비트라인들(BLe0B~BLekB, BLo0B~BLokB) 중 제2 이븐 서브 비트라인(BLe0B)과 연결되는 제3 OR 게이트(OR3)와, 이븐 메인 비트라인(BLe0)과 제2 이븐 서브 비트라인(BLe0B) 사이에 접속되고 제2 이븐 센싱 인에이블 신호(BRe)에 응답하여 동작하는 제3 스위칭 소자(T3)와, 메인 비트라인들(BLe0~BLek, BLo0~BLok) 중 오드 메인 비트라인(BLo0)의 전압과 제2 그룹 선택 신호(PSB)가 입력되는 제4 AND 게이트(AND4)와, 오드 메인 비트라인(BLo0)의 전압, 제2 그룹 선택 신호(PSB) 및 제4 AND 게이트(AND4)의 출력 신호가 입력되고, 출력 단자가 제2 서브 비트라인들(BLe0B~BLekB, BLo0B~BLokB) 중 제2 오드 서브 비트라인(BLo0B)과 연결되는 제4 OR 게이트(OR4)와, 오드 메인 비트라인(BLo0)과 제2 오드 서브 비트라인(BLo0B) 사이에 접속되고 제2 오드 센싱 인에이블 신호(BRo)에 응답하여 동작하는 제4 스위칭 소자(T4)를 포함한다.
한편, 도 5를 참조하면, 각각의 메인 비트라인(BLe0)은 제1 서브 비트라인(BLe0A) 및 제2 서브 비트라인(BLe0B)과 서로 다른 층에 배치될 수 있다. 제1 서브 비트라인(BLe0A) 및 제2 서브 비트라인(BLe0B)은 드레인 콘택 플러그들(DCP)을 통해 메모리 블록들(110MB)과 연결될 수 있다. 또한, 제1 서브 비트라인(BLe0A) 및 제2 서브 비트라인(BLe0B)은 콘택 플러그들(CP1)을 통해 비트라인 제어회로(TCS0, BCS0)와 연결될 수 있다. 또한, 메인 비트라인(BLe0)은 콘택 플러그(CP2)를 통해 비트라인 제어회로(TCS0, BCS0) 또는 페이지 버퍼(PB0)와 연결될 수 있다.
이하, 상기의 구성들을 포함하는 비트라인 제어회로(150A, 150B)의 동작을 설명하기로 한다.
비트라인 제어회로(150A, 150B)는, 제1 및 제2 메모리 블록 그룹들(110PA, 110PB) 중 선택된 메모리 블록이 포함되는 메모리 블록 그룹을 선택하기 위한 그룹 선택 신호들(PSA, PSB) 및 동작 회로(120, 130, 140, 160, 170)(특히, 페이지 버퍼들)에 의해 제어되는 메인 비트라인들(BLe1~BLek, BLo1~BLok)의 전압들에 따라, 선택된 메모리 블록 그룹의 서브 비트라인들과 비선택된 서브 비트라인들을 다르게 제어하도록 구성된다. 여기서, 동작 회로(특히, 제어 회로)는 어드레스 신호(특히, 그룹 어드레스 신호 또는 플래인 어드레스 신호)를 디코딩하여 그룹 선택 신호들(PSA, PSB)을 출력할 수 있다. 즉, 그룹 선택 신호들(PSA, PSB)은 어드레스 신호의 디코딩에 의해 동작 회로부터 생성될 수 있다. 비트라인 제어회로(150A, 150B)의 동작을 프로그램 동작, 리드 동작 및 소거 동작으루 구분하여 보다 구체적으로 설명하면 다음과 같다.
프로그램 동작
BLe0 BLo0 PSA PSB 110PA 웰 110PB 웰
110PA
프로그램		 0V Vcc 0V Vcc 0V 0V
110PB
프로그램		 0V Vcc Vcc 0V 0V 0V
이하에서 설명하는 동작은 상기의 표 1에 기재된 전압 조건에 따라 이루어진다. 제1 메모리 블록 그룹(110PA)에서 선택된 메모리 블록의 프로그램 동작을 예로써 설명하기로 한다.
제1 메모리 블록 그룹(110PA)의 선택된 메모리 블록에 포함된 메모리 셀들에 데이터를 저장하기 위한 프로그램 동작 시 메인 비트라인들(BLe1~BLek, BLo1~BLok)의 전압들 및 그룹 선택 신호들(PSA, PSB)에 따라, 비트라인 제어회로(150A, 150B)는 제1 메모리 블록 그룹(110PA)의 제1 서브 비트라인들(BLe0A~BLekA)을 선택적으로 디스차지하고, 제2 메모리 블록 그룹(110PB)의 제2 서브 비트라인들(BLo0B~BLokB)을 프리차지한다.
특히, 동작 회로(특히, 페이지 버퍼들)는 메모리 셀들에 저장하기 위한 데이터에 따라 메비트라인들(BLe1~BLek, BLo1~BLok) 중 이븐 메인 비트라인들(BLe0~BLek)의 전압들과 오드 메인 비트라인들(BLo0~BLok)의 전압들을 다르게 제어한다. 따라서, 제1 비트라인 제어회로(150A)는, 이븐 메인 비트라인들(BLe0~BLek)의 전압들 및 그룹 선택 신호들(PSA, PSB)에 응답하여, 제1 서브 비트라인들(BLe0A~BLekA, BLo0A~BLokA) 중 제1 이븐 서브 비트라인들(BLe0A~BLekA)을 선택적으로 디스차지하고 제1 오드 서브 비트라인들(BLo0A~BLokA)을 프리차지할 수 있다. 또한, 제1 비트라인 제어회로(150A)는 오드 메인 비트라인들(BLo0~BLok)의 전압들 및 그룹 선택 신호들(PSA, PSB)에 따라, 제1 오드 서브 비트라인들(BLo0A~BLokA)을 선택적으로 디스차지하고 제1 이븐 서브 비트라인들(BLe0A~BLekA)을 프리차지할 수 있다.
한편, 제2 비트라인 제어회로(150B)는 그룹 선택 신호들(PSA, PSB)에 따라 제2 서브 비트라인들(BLe0B~BLekB, BLo0B~BLokB)에 포함된 제2 이븐 서브 비트라인들(BLe0B~BLekB) 및 제2 오드 서브 비트라인들(BLo0B~BLokB)을 모두 프리차지하도록 구성된다.
이렇게, 비트라인 제어회로(150A, 150B)에 의해 제1 이븐 서브 비트라인들(BLe0A~BLekA) 중 메모리 셀들에 저장되는 데이터에 따라 디스차지 상태로 설정되는 제1 이븐 서브 비트라인들의 메모리 셀들은 프로그램되고, 프리차지 상태로 설정되는 제1 이븐 서브 비트라인들과 제1 오드 서브 비트라인들(BLo0A~BLokA)의 메모리 셀들은 프로그램되지 않는다. 또한, 비트라인 제어회로(150A, 150B)에 의해 제2 서브 비트라인들(BLo0B~BLokB)의 전체가 프리차지됨으로써, 제2 메모리 블록 그룹(110PB)의 선택된 메모리 블록(110MB)에 프로그램 전압이 인가되더라도 메모리 셀들은 프로그램되지 않는다.
리드 동작(및 프로그램 검증 동작)
BLe0 BLo0 PSA PSB 110PA 웰 110PB 웰
110PA
리드(검증)		 Vpre 0V Vpre 0V 0V 0V
110PB
리드(검증)		 Vpre 0V 0V Vpre 0V 0V
이하에서 설명하는 동작은 상기의 표 2에 기재된 전압 조건에 따라 이루어진다. 제1 메모리 블록 그룹(110PA)에서 선택된 메모리 블록의 리드 동작(또는 검증 동작)을 예로써 설명하기로 한다. 리드 동작과 검증 동작은 메모리 셀에 인가되는 전압의 레벨만 다를 뿐 비트라인 제어회로(150A, 150B)는 동일하게 동작할 수 있다. 따라서, 리드 동작에 대해서만 설명하기로 한다.
제1 메모리 블록 그룹(110PA)의 선택된 메모리 블록(110MB)에 포함된 메모리 셀들의 리드 동작(또는 프로그램 동작 결과를 확인하기 위한 프로그램 검증 동작) 시 메인 비트라인들(BLe0~BLek, BLo0~BLok)의 전압들 및 그룹 선택 신호들(PSA, PSB)에 따라, 비트라인 제어회로(150A, 150B)는 제1 메모리 블록 그룹(110PA)의 제1 서브 비트라인들(BLe0A~BLekA, BLo0A~BLokA)을 프리차지하고, 제2 메모리 블록 그룹(110PB)의 제2 서브 비트라인들(BLe0B~BLekB, BLo0B~BLokB)을 선택적으로 프리차지 또는 디스차지한다. 즉, 비트라인 제어회로(150A, 150B)는 제1 서브 비트라인들(BLe0A~BLekA, BLo0A~BLokA)에 포함된 이븐 서브 비트라인들(BLe0A~BLekA)과 오드 서브 비트라인들(BLo0A~BLokA)을 모두 프리차지할 수 있다. 다만, 비트라인 제어회로(150A, 150B)는 제2 서브 비트라인들(BLe0B~BLekB, BLo0B~BLokB)에 포함된 이븐 서브 비트라인들(BLe0B~BLekB)을 프리차지하고 오드 서브 비트라인들(BLo0B~BLokB)을 디스차지하거나, 이븐 서브 비트라인들(BLe0B~BLekB)을 디스차지하고 오드 서브 비트라인들(BLo0B~BLokB)을 프리차지할 수 있다.
제2 메모리 블록 그룹(110PB)의 제2 서브 비트라인들(BLe0B~BLekB, BLo0B~BLokB)은 비트라인 제어회로(150B)에 의해 메인 비트라인들(BLe0~BLek, BLo0~BLok)과 연결되지 않으므로, 어떠한 상태로 설정되더라도 상관없다. 또한, 제1 메모리 블록 그룹(110PA)의 제1 서브 비트라인들(BLe0A~BLekA, BLo0A~BLokA) 중 제1 오드 서브 비트라인들(BLo0A~BLokA)이 프리차지되더라도, 페이지 버퍼들(PB0~PBk)은 이븐 메인 비트라인들(BLe0~BLek)의 전압 또는 전류만을 센싱하므로 제1 오드 서브 비트라인들(BLo0A~BLokA)이 어떠한 상태라도 상관없다.
동작 회로(특히, 전압 공급 회로)에 의해 제1 메모리 블록 그룹(110PA)의 선택된 메모리 블록(110MB)에 포함된 메모리 셀들에 리드 전압(또는 검증 전압)이 인가된 후 동작 회로(특히, 페이지 버퍼들)가 제1 서브 비트라인들(BLe0A~BLekA, BLo0A~BLokA)의 전압 또는 전류를 센싱할 수 있도록, 비트라인 제어회로(150A, 150B)는 센싱 인에이블 신호(TRe, TRo)에 응답하여 제1 서브 비트라인들(BLe0A~BLekA, BLo0A~BLokA)을 메인 비트라인들(BLe0~BLek, BLo0~BLok)과 연결한다. 페이지 버퍼들(PB0~PBk)은 제1 서브 비트라인들(BLe0A~BLekA, BLo0A~BLokA)과 메인 비트라인들(BLe0~BLek, BLo0~BLok)의 전압 또는 전류를 센싱하여 메모리 셀들에 저장된 데이터를 래치한다.
소거 동작
소거 동작은 비트라인들의 전압에 상관없이 선택된 메모리 블록의 로컬 라인들(SSL, WL0~WLn, DSL)에 소거 허용 전압(예, 0V)을 인가하고, 비선택된 메모리 블록들의 로컬 라인들을 플로팅 상태로 설정한 후 웰에 높은 전위의 양전압을 인가하면된다. 따라서, 비트라인 제어회로(150A, 150B)에 상관없이 소거 동작이 이루어질 수 있다.
상기와 같이, 동작 회로(120, 130, 140, 160, 170)가 블록 어드레스 신호에 응답하여 제1 메모리 블록 그룹(110PA)과 제2 메모리 블록 그룹(110PB)에서 블록 어드레스 신호에 대응하는 메모리 블록들을 동시에 선택하도록 구성됨으로써 동작 회로(특히 로우 디코더)가 차지하는 면적을 줄일 수 있다. 그리고, 2개의 메모리 블록들이 동시에 선택되더라도 비트라인 제어회로(150A, 150B)에 의해 하나의 메모리 블록에서만 정상적인 동작이 이루어지게 되므로 오류가 발생하지 않는다.
비트라인 제어회로(150A, 150B)가 추가로 구비됨에 따라 칩 내에서 비트라인 제어회로(150A, 150B)가 차지하는 면적이 증가할 수 있으나 로우 디코더의 사이즈가 보다 더 감소하기 때문에 칩 사이즈를 줄이는 효과를 얻을 수 있다.
도 6은 본 발명의 실시예에 따른 메모리 시스템을 간략히 보여주는 블록도이다.
도 6을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)를 포함한다.
불휘발성 메모리 장치(620)는 앞서 설명한 반도체 메모리 장치로 구성될 수 있다. 메모리 컨트롤러(610)는 불휘발성 메모리 장치(620)를 제어하도록 구성될 것이다. 불휘발성 메모리 장치(620)와 메모리 컨트롤러(610)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(611)은 프로세싱 유닛(612)의 동작 메모리로써 사용된다. 호스트 인터페이스(613)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(614)은 불휘발성 메모리 장치(620)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(614)는 본 발명의 불휘발성 메모리 장치(620)와 인터페이싱 한다. 프로세싱 유닛(612)은 메모리 컨트롤러(610)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 불휘발성 메모리 장치(620)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다. 이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(610)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.
도 7은 앞서 설명된 다양한 실시예들에 따라 프로그램 동작을 수행하는 퓨전 메모리 장치 또는 퓨전 메모리 시스템을 간략히 보여주는 블록도이다. 예를 들면, 퓨전 메모리 장치로서 원낸드 플래시 메모리 장치(700)에 본 발명의 기술적 특징이 적용될 수 있다.
원낸드 플래시 메모리 장치(700)는 서로 다른 프로토콜을 사용하는 장치와의 각종 정보 교환을 위한 호스트 인터페이스(710)와, 메모리 장치를 구동하기 위한 코드를 내장하거나 데이터를 일시적으로 저장하는 버퍼 램(720)과, 외부에서 주어지는 제어 신호와 명령어에 응답하여 읽기와 프로그램 및 모든 상태를 제어하는 제어부(730)와, 명령어와 어드레스, 메모리 장치 내부의 시스템 동작 환경을 정의하는 설정(Configuration) 등의 데이터가 저장되는 레지스터(740) 및 불휘발성 메모리 셀과 페이지 버퍼를 포함하는 동작 회로로 구성된 낸드 플래시 셀 어레이(750)를 포함한다. 낸드 플래시 셀 어레이(750)의 메모리 어레이는 도 2에 도시된 메모리 어레이가 적용된다.
도 8에는 본 발명에 따른 플래시 메모리 장치(812)를 포함한 컴퓨팅 시스템이 개략적으로 도시되어 있다.
본 발명에 따른 컴퓨팅 시스템(800)은 시스템 버스(860)에 전기적으로 연결된 마이크로프로세서(820), 램(830), 사용자 인터페이스(840), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(850) 및 메모리 시스템(810)을 포함한다. 본 발명에 따른 컴퓨팅 시스템(800)이 모바일 장치인 경우, 컴퓨팅 시스템(800)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(800)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(810)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(810)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
110 : 메모리 어레이 110MB : 메모리 블록
110PA, 110PB : 메모리 블록 그룹, 플래인
ST : 스트링 PAGE : 페이지
120 : 제어 회로 130 : 전압 공급 회로
131 : 전압 생성 회로 133 : 로우 디코더
135A-0 ~ 135A-m, 135B-0 ~ 135B-m : 전압 전달 회로
PB0 ~ PBk : 페이지 버퍼 150A, 150B : 비트라인 제어회로
TCS0 ~ TCSk, BCS0 ~ BCSk : 서브 비트라인 제어회로
TCS0e, BCS0e : 이븐 서브 비트라인 제어회로
TCS0o, BCS0o : 오드 서브 비트라인 제어회로
CP1, CP2, DSP : 콘택 플러그 140 : 페이지 버퍼 그룹

Claims (22)

  1. 제1 서브 비트라인들과 연결되는 메모리 블록들을 포함하는 제1 메모리 블록 그룹;
    제2 서브 비트라인들과 연결되는 메모리 블록들을 포함하는 제2 메모리 블록 그룹;
    메인 비트라인들과 연결되고, 상기 제1 메모리 블록 그룹 또는 상기 제2 메모리 블록 그룹에서 선택된 메모리 블록의 데이터 입출력을 위한 동작을 수행하도록 구성된 동작 회로; 및
    상기 제1 및 제2 메모리 블록 그룹들 중 상기 선택된 메모리 블록이 포함되는 메모리 블록 그룹을 선택하기 위한 그룹 선택 신호들 및 상기 동작 회로에 의해 제어되는 상기 메인 비트라인들의 전압들에 따라, 선택된 메모리 블록 그룹의 서브 비트라인들과 비선택된 메모리 블록 그룹의 서브 비트라인들을 다르게 제어하도록 구성된 비트라인 제어회로를 포함하며,
    상기 제1 메모리 블록 그룹과 상기 제2 메모리 블록 그룹은 서로 다른 워드라인들에 연결되는 반도체 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 동작 회로는 어드레스 신호에 포함된 그룹 어드레스 신호 또는 플래인 어드레스 신호를 이용하여 상기 그룹 선택 신호들을 출력하도록 구성되는 반도체 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 메모리 블록 그룹의 선택된 메모리 블록에 포함된 메모리 셀들에 데이터를 저장하기 위한 프로그램 동작 시,
    상기 동작 회로는 상기 데이터에 따라 상기 메인 비트라인들의 전압을 제어하도록 구성되는 반도체 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 3 항에 있어서, 상기 프로그램 동작 시 상기 메인 비트라인들의 전압 및 상기 그룹 선택 신호들에 따라,
    상기 비트라인 제어회로는 상기 제1 메모리 블록 그룹의 상기 제1 서브 비트라인들을 선택적으로 디스차지하고, 상기 제2 메모리 블록 그룹의 상기 제2 서브 비트라인들을 프리차지하도록 구성되는 반도체 메모리 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 메모리 블록 그룹의 선택된 메모리 블록에 포함된 메모리 셀들에 데이터를 저장하기 위한 프로그램 동작 시,
    상기 동작 회로는 상기 데이터에 따라 상기 메인 비트라인들 중 이븐 메인 비트라인들의 전압들과 오드 메인 비트라인들의 전압들을 다르게 제어하도록 구성되는 반도체 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서, 상기 비트라인 제어회로는,
    상기 이븐 메인 비트라인들의 전압들 및 상기 그룹 선택 신호들에 따라, 상기 제1 서브 비트라인들 중 제1 이븐 서브 비트라인들을 선택적으로 디스차지하고 제1 오드 서브 비트라인들을 프리차지하거나,
    상기 오드 메인 비트라인들의 전압들 및 상기 그룹 선택 신호들에 따라, 상기 제1 오드 서브 비트라인들을 선택적으로 디스차지하고 상기 제1 이븐 서브 비트라인들을 프리차지하도록 구성되는 반도체 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서, 상기 비트라인 제어회로는,
    상기 그룹 선택 신호들에 따라 상기 제2 서브 비트라인들에 포함된 제2 이븐 서브 비트라인들 및 제2 오드 서브 비트라인들을 모두 프리차지하도록 구성되는 반도체 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 메모리 블록 그룹의 선택된 메모리 블록에 포함된 메모리 셀들의 프로그램 동작 결과를 확인하기 위한 프로그램 검증 동작 시 상기 메인 비트라인들의 전압들 및 상기 그룹 선택 신호들에 따라,
    상기 비트라인 제어회로는 상기 제1 메모리 블록 그룹의 상기 제1 서브 비트라인들을 프리차지하고, 상기 제2 메모리 블록 그룹의 상기 제2 서브 비트라인들을 선택적으로 프리차지 또는 디스차지하도록 구성되는 반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서,
    상기 비트라인 제어회로는 상기 제1 서브 비트라인들에 포함된 이븐 서브 비트라인들과 오드 서브 비트라인들을 모두 프리차지하도록 구성되는 반도체 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 8 항에 있어서, 상기 동작 회로에 의해 상기 메모리 셀들에 검증 전압이 인가된 후 상기 동작 회로가 상기 제1 서브 비트라인들의 전압 또는 전류를 센싱하기 위하여,
    상기 비트라인 제어회로는 센싱 인에이블 신호에 응답하여 상기 제1 서브 비트라인들을 상기 메인 비트라인들과 연결하도록 구성되는 반도체 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제1 메모리 블록 그룹의 선택된 메모리 블록에 포함된 메모리 셀들의 데이터를 독출하기 위한 리드 동작 시 상기 메인 비트라인들의 전압들 및 상기 그룹 선택 신호들에 따라,
    상기 비트라인 제어회로는 상기 제1 메모리 블록 그룹의 상기 제1 서브 비트라인들을 프리차지하고, 상기 제2 메모리 블록 그룹의 상기 제2 서브 비트라인들을 선택적으로 프리차지 또는 디스차지하도록 구성되는 반도체 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 비트라인 제어회로는 상기 제1 서브 비트라인들에 포함된 이븐 서브 비트라인들과 오드 서브 비트라인들을 모두 프리차지하도록 구성되는 반도체 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서, 상기 동작 회로에 의해 상기 메모리 셀들에 리드 전압이 인가된 후 상기 동작 회로가 상기 제1 서브 비트라인들의 전압 또는 전류를 센싱하기 위하여,
    상기 비트라인 제어회로는 센싱 인에이블 신호에 응답하여 상기 제1 서브 비트라인들을 상기 메인 비트라인들과 연결하도록 구성되는 반도체 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 동작 회로는 메모리 블록 그룹들을 구분하지 않고 블록 어드레스 신호를 포함하는 로우 어드레스 신호에 따라 상기 제1 메모리 블록 그룹과 상기 제2 메모리 블록 그룹으로부터 상기 블록 어드레스 신호에 대응하는 제1 메모리 블록과 제2 메모리 블록을 동시에 선택하도록 구성되는 반도체 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 비트라인 제어회로는,
    상기 메인 비트라인들의 전압들과 제1 그룹 선택 신호에 응답하여 상기 제1 서브 비트라인들을 제어하도록 구성된 제1 비트라인 제어회로; 및
    상기 메인 비트라인들의 전압들과 제2 그룹 선택 신호에 응답하여 상기 제2 서브 비트라인들을 제어하도록 구성된 제2 비트라인 제어회로를 포함하는 반도체 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서, 상기 제1 비트라인 제어회로는,
    상기 메인 비트라인의 전압과 상기 제1 그룹 선택 신호가 입력되는 AND 게이트;
    상기 메인 비트라인의 전압, 상기 제1 그룹 선택 신호 및 상기 AND 게이트의 출력 신호가 입력되고, 출력 단자가 상기 제1 서브 비트라인과 연결되는 OR 게이트; 및
    상기 메인 비트라인과 상기 제1 서브 비트라인 사이에 접속되고 센싱 인에이블 신호에 응답하여 동작하는 스위칭 소자를 포함하는 반도체 메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서, 상기 제2 비트라인 제어회로는,
    상기 메인 비트라인의 전압과 상기 제2 그룹 선택 신호가 입력되는 AND 게이트;
    상기 메인 비트라인의 전압, 상기 제2 그룹 선택 신호 및 상기 AND 게이트의 출력 신호가 입력되고, 출력 단자가 상기 제2 서브 비트라인과 연결되는 OR 게이트; 및
    상기 메인 비트라인과 상기 제2 서브 비트라인 사이에 접속되고 센싱 인에이블 신호에 응답하여 동작하는 스위칭 소자를 포함하는 반도체 메모리 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서, 상기 제1 비트라인 제어회로는,
    상기 메인 비트라인들 중 이븐 메인 비트라인의 전압과 상기 제1 그룹 선택 신호가 입력되는 제1 AND 게이트;
    상기 이븐 메인 비트라인의 전압, 상기 제1 그룹 선택 신호 및 상기 제1 AND 게이트의 출력 신호가 입력되고, 출력 단자가 상기 제1 서브 비트라인들 중 제1 이븐 서브 비트라인과 연결되는 제1 OR 게이트;
    상기 이븐 메인 비트라인과 상기 제1 이븐 서브 비트라인 사이에 접속되고 제1 이븐 센싱 인에이블 신호에 응답하여 동작하는 제1 스위칭 소자;
    상기 메인 비트라인들 중 오드 메인 비트라인의 전압과 상기 제1 그룹 선택 신호가 입력되는 제2 AND 게이트;
    상기 오드 메인 비트라인의 전압, 상기 제1 그룹 선택 신호 및 상기 제2 AND 게이트의 출력 신호가 입력되고, 출력 단자가 상기 제1 서브 비트라인들 중 제1 오드 서브 비트라인과 연결되는 제2 OR 게이트; 및
    상기 오드 메인 비트라인과 상기 제1 오드 서브 비트라인 사이에 접속되고 제1 오드 센싱 인에이블 신호에 응답하여 동작하는 제2 스위칭 소자를 포함하는 반도체 메모리 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서, 상기 제2 비트라인 제어회로는,
    상기 메인 비트라인들 중 이븐 메인 비트라인의 전압과 상기 제2 그룹 선택 신호가 입력되는 제1 AND 게이트;
    상기 이븐 메인 비트라인의 전압, 상기 제2 그룹 선택 신호 및 상기 제1 AND 게이트의 출력 신호가 입력되고, 출력 단자가 상기 제2 서브 비트라인들 중 제2 이븐 서브 비트라인과 연결되는 제1 OR 게이트;
    상기 이븐 메인 비트라인과 상기 제2 이븐 서브 비트라인 사이에 접속되고 제2 이븐 센싱 인에이블 신호에 응답하여 동작하는 제1 스위칭 소자;
    상기 메인 비트라인들 중 오드 메인 비트라인의 전압과 상기 제2 그룹 선택 신호가 입력되는 제2 AND 게이트;
    상기 오드 메인 비트라인의 전압, 상기 제2 그룹 선택 신호 및 상기 제2 AND 게이트의 출력 신호가 입력되고, 출력 단자가 상기 제2 서브 비트라인들 중 제2 오드 서브 비트라인과 연결되는 제2 OR 게이트; 및
    상기 오드 메인 비트라인과 상기 제2 오드 서브 비트라인 사이에 접속되고 제2 오드 센싱 인에이블 신호에 응답하여 동작하는 제2 스위칭 소자를 포함하는 반도체 메모리 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 메인 비트라인들은 상기 제1 서브 비트라인들 및 상기 제2 서브 비트라인들과 서로 다른 층에 배치되는 반도체 메모리 장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 동작 회로는 블록 어드레스 신호에 응답하여 제1 메모리 블록 그룹과 제2 메모리 블록 그룹에서 상기 블록 어드레스 신호에 대응하는 메모리 블록들을 동시에 선택하도록 구성되는 반도체 메모리 장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서, 상기 동작 회로는,
    상기 데이터 입출력에 필요한 동작 전압들을 생성하기 위한 전압 생성 회로;
    상기 동작 전압들을 전달하기 위해 상기 제1 및 제2 메모리 블록 그룹들의 메모리 블록들마다 각각 구비되는 전압 전달부들;
    블록 어드레스 신호에 응답하여 상기 제1 메모리 블록 그룹에 구비되는 전압 전달부들 중 하나의 전압 전달부와 상기 제2 메모리 블록 그룹에 구비되는 전압 전달부들 중 하나의 전압 전달부를 동시에 활성화시키기 위한 블록 선택 신호들을 생성하도록 구성된 로우 디코더; 및
    상기 데이터 입출력에 따라 상기 메인 비트라인들의 전압들을 제어하거나 센싱하도록 구성되는 페이지 버퍼 그룹을 포함하는 반도체 메모리 장치.
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