KR102123736B1 - 반도체 기억장치 - Google Patents

반도체 기억장치 Download PDF

Info

Publication number
KR102123736B1
KR102123736B1 KR1020180102012A KR20180102012A KR102123736B1 KR 102123736 B1 KR102123736 B1 KR 102123736B1 KR 1020180102012 A KR1020180102012 A KR 1020180102012A KR 20180102012 A KR20180102012 A KR 20180102012A KR 102123736 B1 KR102123736 B1 KR 102123736B1
Authority
KR
South Korea
Prior art keywords
wiring
node
sense
page buffer
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020180102012A
Other languages
English (en)
Other versions
KR20190041397A (ko
Inventor
케니치 아라카와
Original Assignee
윈본드 일렉트로닉스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윈본드 일렉트로닉스 코포레이션 filed Critical 윈본드 일렉트로닉스 코포레이션
Publication of KR20190041397A publication Critical patent/KR20190041397A/ko
Application granted granted Critical
Publication of KR102123736B1 publication Critical patent/KR102123736B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/106—Data output latches
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/495—Capacitive arrangements or effects of, or between wiring layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
    • H10W20/43—Layouts of interconnections

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

<과제> 페이지 버퍼/센스 회로의 면적 효율을 개선하면서, 배선간 용량 결합에 의한 오동작을 억제한 반도체 기억장치를 제공한다.
<해결 수단> 본 발명의 플래쉬 메모리(100)는, 복수의 메모리 셀이 형성된 메모리 셀 어레이(110)와, 메모리 셀 어레이(110)의 선택된 페이지로부터 독출된 데이터를 보관 유지하거나 또는 상기 메모리 셀 어레이의 선택된 페이지에 프로그램하는 데이터를 보관 유지하는 페이지 버퍼/센스 회로(170)를 구비한다. 메모리 셀 어레이(110) 상에 연장되는 p개의 비트선에 의해 규정되는 행방향의 1 피치 내에, 페이지 버퍼/센스 회로(170)가 n열Хm단(n는 2이상의 정수, m는 2이상의 정수)으로 배치된다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 반도체 기억장치에 관한 것이며, 특히 플래쉬 메모리의 페이지 버퍼/센스 회로의 배열 및 배선 레이아웃에 관한 것이다.
도 1은, 종래 플래쉬 메모리의 전체 구성을 나타내는 도면이다. 메모리 셀 어레이(10)에는, 복수의 NAND 스트링 NU가 형성되고, 각 NAND 스트링 NU의 비트선단은, 짝수 비트선GBL_e 또는 홀수 비트선GBL_o를 통해 비트선 선택 회로(20)에 접속된다. 또한, 각 NAND 스트링 NU의 소스선단은 공통 소스선SL에 접속된다. 비트선 선택 회로(20)는, 짝수 비트선GBL_e에 접속된 짝수 선택 트랜지스터 SEL_e와 홀수 비트선GBL_o에 접속된 홀수 선택 트랜지스터 SEL_o와, 짝수 비트선GBL_e와 가상 전위 VIR 사이에 접속된 짝수 바이어스 선택 트랜지스터 YSEL_e와 홀수 비트선GBL_o와 가상 전위 VIR 사이에 접속된 홀수 바이어스 선택 트랜지스터 YSEL_o와, 짝수 선택 트랜지스터 SEL_e 및 홀수 선택 트랜지스터 SEL_o의 공통 노드 N1에 접속된 비트선 선택 트랜지스터 BLS를 구비한다.
페이지 버퍼/센스 회로(30)는, 글로벌 비트선GBL에 프리챠지 전위를 공급하기 위한 프리챠지 트랜지스터 BLPRE와, 글로벌 비트선GBL에 접속되어 센스 동작시 글로벌 비트선GBL의 전압을 클램프하는 클램프 트랜지스터 BLCLAMP와 센스 노드 SNS에 접속된 캐패시터 C와 센스 노드 SNS의 전하를 래치 회로(40)에 전송하는 전송 트랜지스터 BLCD등을 구비한다.
비트선 선택 회로(20)는, 짝수 비트선GBL_e가 선택될 때 홀수 비트선GBL_o를 비선택으로 하고, 홀수 비트선GBL_o가 선택될 때 짝수 비트선GBL_e를 비선택으로 한다. 예를 들면, 독출 동작에서는 짝수 비트선GBL_e가 선택되어 짝수 바이어스 트랜지스터 YSEL_e가 오프하고 홀수 바이어스 트랜지스터 YSEL_o가 온하여 홀수 비트선GBL_o에는 가상 전위 VIR에 의해 GND 전위가 공급된다. 반대로, 홀수 비트선GBL_o가 선택될 때, 짝수 바이어스 트랜지스터 YSEL_e가 온하고 홀수 바이어스 트랜지스터 YSEL_o가 오프하여 짝수 비트선GBL_e에는 가상 전위 VIR에 의해 GND 전위가 공급된다. 이러한 인접하는 비트선 간의 용량 결합에 의한 노이즈를 저감하는 비트선 쉴드(shield)가 특허 문헌 1등에 개시되어 있다.
특허 문헌 1 : 특허공개 평성11-176177호 공보
1개의 페이지 버퍼/센스 회로(30)는, 도 2에 나타낸 바와 같이, 2개의 인버터를 크로스 커플링한 래치 회로(40)를 포함하고, 상보 관계에 있는 2가 데이터를 노드 SLR, SLS에 기억한다. 래치 회로(40)는, 전송 트랜지스터 BLCD를 통해 센스 노드 SNS의 아날로그 전위를 노드 SLR로 받고, 노드 SLR의 전위에 따라 2가화 된 데이터를 보관 유지한다. 예를 들면, 독출 동작에 있어서, 선택 비트선이 프리챠지 되어 선택 메모리 셀이 프로그램 상태이면 선택 메모리 셀이 오프하여 센스 노드 SNS의 프리챠지 전위는 변함없지만, 선택 메모리 셀이 소거 상태이면 선택 메모리 셀이 온하여 센스 노드 SNS의 프리챠지 전위는 소스선에 방전되어 센스 노드 SNS가 GND 레벨이 된다. 그 후, 전송 트랜지스터 BLCD를 온하여, 센스 노드 SNS의 전하가 노드 SLR에 전송되어, 래치 회로(40)는 선택 메모리 셀이 프로그램 상태인가 소거 상태인가에 따라 2가 데이터를 보관 유지한다.
도 3에, 래치 회로(40)를 구성하는 인버터의 회로도를 나타낸다. 1개의 인버터는, 직렬로 접속된 4개의 트랜지스터, 즉 P형 트랜지스터 PT1, PT2, N형 트랜지스터 NT1, NT2를 포함한다. 트랜지스터 PT1, NT2의 각 게이트에는 인에이블 신호
Figure 112018085815000-pat00001
,
Figure 112018085815000-pat00002
가 각각 입력되어, 인에이블 신호
Figure 112018085815000-pat00003
가 L레벨일 때 인버터는 동작 가능하고, 인에이블 신호
Figure 112018085815000-pat00004
가 H레벨일 때 트랜지스터 PT2, NT1가 VDD 및 GND로부터 분리된 플로팅 상태로 된다.
도 4는, 종래 페이지 버퍼/센스 회로(30)의 레이아웃을 나타낸다. 페이지 버퍼/센스 회로(30)는, 메모리 셀 어레이(10)의 블록 페이지 수에 대응하는 센스 회로 및 래치 회로를 구비한다. 페이지 버퍼/센스 회로(30)는, 도면에 나타낸 바와 같이, 행방향의 1 피치 내에 1열Х8단으로 레이아웃 된다(즉, 1열에 8단의 페이지 버퍼/센스 회로(30)가 배치된다). 8단의 페이지 버퍼/센스 회로(30)의 각 센스 노드 SNS는, 8개의 글로벌 비트선GBL에 각각 접속되고, 8개의 글로벌 비트선은 비트선 선택 회로(20)에 의해 짝수 비트선 및 홀수 비트선으로 분할된다. 여기서, 행방향의 1 피치는, 메모리 셀 어레이(10) 상에 배선되는 짝수 비트선 및 홀수 비트선의 디자인상의 개수 또는 배선 피치에 의해 규정되며, 본 예에서는, 1 피치는 16개의 짝수 비트선 및 홀수 비트선의 배선폭 또는 배선 피치이다.
도 5에, 1개의 페이지 버퍼/센스 회로(30)에 포함되는 래치 회로(40)를 위한 금속 배선의 레이아웃을 나타낸다. 행방향의 1 피치 내에는, 수직 방향으로 7개의 금속 배선이 배치된다. 즉, 전원 공급용 금속 배선 PWR, 노드 SLR에 접속되는 금속 배선 SLR, 노드 SLS에 접속되는 금속 배선 SLS, GND 전위에 접속되는 금속 배선 GND, 글로벌 비트선과 센스 노드 SNS 사이를 접속하는 금속 배선 SNS의 7개의 금속 배선이 레이아웃된다. 금속 배선 SNS의 양쪽에는 금속 배선 GND가 배치되어 금속 배선 SNS가 다른 금속 배선의 전압 변화의 영향을 받지 않게 방어되고 있다.
예를 들면, 독출 동작을 행할 때, 래치 회로(40)의 노드 SLR는 H레벨, 노드 SLS는 L레벨에서 대기하고, 그 후, 센스 노드 SNS에 나타난 전하가 전송 트랜지스터 BLCD를 통해 노드 SLR에 전송된다. 센스 노드 SNS에는, 예를 들면, 1.2 V가 프리챠지되고, 래치 회로(40)에는, 예를 들면, 1.5 V의 VDD가 공급된다. 센스 노드 SNS가 1.2 V이면 노드 SLR의 전압강하는 미미하여, 노드 SLR은 H레벨의 데이터를 보관 유지하고 노드 SLS는 L레벨의 데이터를 보관 유지한다. 센스 노드 SNS가 GND에 방전된 경우에는, 노드 SLR의 전압강하는 커서, 노드 SLR가 H로부터 L로, 노드 SLS가 L로부터 H로 반전한다.
선폭의 미세화에 따라 금속 배선의 용량이 커져, 금속 배선간 용량 결합 비율이 높아져서, 인접하는 금속 배선의 전압 변화에 의한 영향을 무시할 수 없게 된다. 예를 들면, 페이지 버퍼/센스 회로의 래치 회로가 인접하는, 즉 한 쪽 래치 회로의 금속 배선 SLR가 다른 쪽 래치 회로의 금속 배선 SLR에 인접하는 경우, 각각의 글로벌 비트선의 선택 메모리 셀로부터 독출된 데이터가 다르면, 한 쪽 금속 배선 SLR가 H레벨이고, 다른 쪽 금속 배선 SLR가 GND 레벨로 천이하는데, 그 때, 한 쪽 금속 배선 SLR의 전압이 용량 결합에 의해 강하한다. 또는, 한 쪽 금속 배선 SLR가 다른 쪽 금속 배선 SLS에 인접하는 경우, 각각의 글로벌 비트선의 선택 메모리 셀로부터 독출된 데이터가 모두「0」(프로그램된 상태)이면, 한쪽 금속 배선 SLR가 H레벨이고 다른 쪽 금속 배선 SLS가 GND 레벨로 천이하는데, 그 때, 한 쪽 금속 배선 SLR의 전압이 용량 결합에 의해 강하한다. 만약, 노드 SLR의 전압이 인버터의 임계치를 넘는 정도까지 강하해 버리면, 래치 회로(40)에 오동작이 생겨 데이터의 판독이나 검공(verify)에 오류가 생겨 버린다.
종래 페이지 버퍼/센스 회로(30)는, 도 4에 나타낸 바와 같이, 1열Х8단의 레이아웃이며 래치 회로가 인접하지 않기 때문에, 금속 배선 SLR가 다른 래치 회로의 금속 배선 SLR나 금속 배선 SLS와 용량 결합하는 일이 없어, 그들 금속 배선의 전압 변화의 영향을 받지 않는다고 하는 이점은 있다. 그러나, 한편, 페이지 버퍼/센스 회로(30)가 1열Х8단의 레이아웃이기 때문에, 페이지 버퍼/센스 회로의 스택되는 단수가 커져, 페이지 버퍼/센스 회로(30)의 면적 효율이 좋지 않다고 하는 과제가 있다. 회로 소자의 집적도가 높아져 페이지 수가 커짐에 따라, 페이지 버퍼/센스 회로의 수도 증가해, 페이지 버퍼/센스 회로의 면적 효율을 개선하는 것은, 칩 사이즈의 소형화를 꾀하는데 있어서 매우 중요하게 된다.
본 발명은, 상기 종래의 과제를 해결하여, 페이지 버퍼/센스 회로의 면적 효율을 개선하면서, 배선간 용량 결합에 의한 오동작을 억제한 반도체 기억장치를 제공하는 것을 목적으로 한다.
본 발명에 관한 반도체 기억장치는, 복수의 메모리 셀이 형성된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 선택된 페이지로부터 판독된 데이터를 보관 유지 또는 상기 메모리 셀 어레이의 선택된 페이지에 프로그램하는 데이터를 보관 유지하는 페이지 버퍼/센스 회로를 구비하고, 상기 메모리 셀 어레이 상을 연재(延在)하는 p개의 비트선에 의해 규정되는 행방향의 1 피치 내에, 상기 페이지 버퍼/센스 회로가 n열Хm단(n은 2이상의 정수, m은 2이상의 정수)으로 배치된다.
일 실시형태에서, 상기 페이지 버퍼/센스 회로는 래치 회로를 포함하고, 상기 1 피치 내에는 n쌍의 래치 회로를 위한 복수의 배선이 형성된다. 일 실시형태에서는, 제1 래치 회로가 데이터를 보관 유지하는 제1 노드에 접속된 제1 배선이, 제2 래치 회로가 데이터를 보관 유지하는 제2 노드에 접속된 제2 배선으로부터 이간되도록 배치된다. 일 실시형태에서는, 상기 제1 배선과 상기 제2 배선 사이에, 제1 페이지 버퍼/센스 회로의 제1 센스 노드에 접속된 제3 배선과 제2 페이지 버퍼/센스 회로의 제2 센스 노드에 접속된 제4 배선이 형성된다. 일 실시형태에서는, 상기 제3 배선과 상기 제4의 배선 사이에, GND에 접속된 제5 배선이 형성된다. 일 실시형태에서는, 상기 제1 배선과 상기 제2 배선은, 상기 제5 배선에 대해서 선대칭으로 배치된다. 일 실시형태에서는, 상기 제1 노드는 제1 전송 트랜지스터를 통해 상기 제1 센스 노드로부터 전하를 받고, 상기 제2 노드는 제2 전송 트랜지스터를 통해 상기 제2 센스 노드로부터 전하를 받는다. 일 실시형태에서는, n쌍의 래치 회로는 상기 1 피치로 규정되는 N웰 영역 및 P웰 영역 내에 형성된다. 일 실시형태에서는, 상기 N웰 영역에는 n쌍의 래치 회로의 PMOS 트랜지스터가 형성되고, 상기 P웰 영역에는 n쌍의 래치 회로의 NMOS 트랜지스터가 형성된다. 일 실시형태에서는, 상기 페이지 버퍼/센스 회로는 1 피치 내에 2열Х4단의 레이아웃으로 배치된다. 일 실시형태에서는, 상기 1 피치 내에는 한 쌍의 전원 공급용 배선의 내측에, 제1 래치 회로의 한 쪽 노드에 접속된 배선, 제1 래치 회로의 다른 한 쪽 노드에 접속된 배선, 제1 센스 노드에 접속된 배선, 그랜드에 접속된 배선, 제2 래치 회로의 한 쪽 노드에 접속된 배선, 제2 래치 회로의 다른 한 쪽 노드에 접속된 배선이 차례로 형성된다.
본 발명에 의하면, 메모리 셀 어레이 상을 연재하는 p개의 비트선에 의해 규정되는 행방향의 1 피치 내에, 페이지 버퍼/센스 회로가 n열Хm단(n은 2이상의 정수, m은 2이상의 정수)으로 배치되도록 하였기 때문에, 페이지 버퍼/센스 회로의 면적 효율이 개선되어 칩의 소형화를 꾀할 수 있다. 또한, 인접하는 래치 회로의 노드에 접속된 배선을 이간함으로써, 배선간 결합 용량에 의한 래치 회로의 오동작을 방지할 수 있다.
도 1는　종래 플래쉬 메모리의 전체 구성을 나타내는 도이다.
도 2는　페이지 버퍼/센스 회로에 포함되는 래치 회로를 나타내는 도이다.
도 3은　래치 회로를 구성하는 인버터의 회로도이다.
도 4는　종래 페이지 버퍼/센스 회로의 전체 레이아웃을 나타내는 도이다.
도 5는　행방향의 1 피치 내의 래치 회로에 대한 금속 배선의 레이아웃을 나타내는 도이다.
도 6은　본 발명의 실시예에 관한 플래쉬 메모리의 일 구성예를 나타내는 블럭도이다.
도 7은　본 발명의 실시예에 관한 페이지 버퍼/센스 회로의 모식적인 레이아웃을 나타내는 도이다.
도 8은　본 발명의 실시예에 관한 행방향의 1 피치 내에 배치되는 래치 회로의 금속 배선의 레이아웃을 나타내는 도이다.
도 9는　본 발명의 실시예에 관한 페이지 버퍼/센스 회로의 상세한 레이아웃을 나타내는 도이다.
도 10은　본 발명의 실시예에 관한 2쌍의 페이지 버퍼/센스 회로의 래치 회로를 나타내는 도이다.
도 11은　본 발명의 실시예에 관한 2쌍의 래치 회로의 PMOS 트랜지스터의 레이아웃을 나타내는 도이다.
도 12는　본 발명의 실시예에 관한 1 피치 내에 4쌍의 래치 회로가 형성될 때의 배선 레이아웃을 나타내는 도이다.
다음으로, 본 발명을 실시하기 위한 형태에 대해 도면을 참조하여 상세하게 설명한다. 또한, 도면은, 발명의 특징을 알기 쉽게 하기 위해 과장된 스케일로 그려진 부분을 포함하고 있고, 실제 제품의 스케일과는 반드시 일치하지 않는 것에 유의해야 한다.
<실시예>
도 6에, 본 발명의 실시예에 관한 플래쉬 메모리의 구성을 나타낸다. 본 실시예의 플래쉬 메모리(100)는, 행렬상으로 배열된 복수의 메모리 셀이 형성된 메모리 셀 어레이(110)와, 외부 입출력 단자 I/O에 접속되어 입출력 데이터를 보관 유지하는 입출력 버퍼(120)와, 입출력 버퍼(120)로부터의 주소 데이터를 받는 어드레스 레지스터(130)와, 입출력되는 데이터를 보관 유지하는 데이터 레지스터(140), 입출력 버퍼(120)로부터의 커멘드 데이터 및 외부 제어 신호(도시되지 않은 칩 인에이블이나 어드레스 래치 인에이블 등)에 근거해 각 부를 제어하는 제어 신호 C1, C2, C3등을 공급하는 콘트롤러(150)와, 어드레스 레지스터(130)로부터의 행 주소 정보 Ax를 디코드하고 디코드 결과에 근거해 블록의 선택 및 워드 라인의 선택 등을 실시하는 워드 라인 선택 회로(160)와, 워드 라인 선택 회로(160)에 의해 선택된 페이지로부터 독출된 데이터를 보관 유지하거나 선택된 페이지로 기입한 데이터를 보관 유지하는 페이지 버퍼/센스 회로(170)와, 어드레스 레지스터(130)로부터의 열주소 정보 Ay를 디코드하고 해당 디코드 결과에 근거해 페이지 버퍼(170) 내의 열데이터를 선택하는 열선택 회로(180)와, 데이터의 독출, 프로그램 및 소거 등을 위해 필요한 전압(프로그램 전압 Vpgm, 패스 전압 Vpass, 독출 패스 전압 Vread, 소거 전압 Vers 등)을 생성하는 내부 전압 발생 회로(190)를 포함하여 구성된다.
메모리 셀 어레이(110)는, 열방향으로 배치된 복수의 블록 BLK(0), BLK(1), …, BLK(m)을 구비한다. 블록의 한 쪽 단부에는 페이지 버퍼/센스 회로(170)가 배치된다. 1개의 블록에는, 복수의 메모리 셀을 직렬로 접속한 NAND 스트링이 복수 형성되고, 1개의 NAND 스트링에는, 직렬로 접속된 복수의 메모리 셀과 메모리 셀의 드레인 측에 접속된 비트선 선택 트랜지스터와 소스 측에 접속된 소스선 선택 트랜지스터를 포함한다.
독출 동작에서는, 비트선에 임의의 전압을 인가하고, 선택 워드 라인에 임의의 전압(예를 들면 0 V)을 인가하고, 비선택 워드 라인에 패스 전압 Vpass(예를 들면 4.5 V)를 인가하고, 비트선 선택 트랜지스터, 소스선 선택 트랜지스터를 온하여, 공통 소스선에 0 V를 인가한다. 프로그램 동작에서는, 선택 워드 라인에 프로그램 전압(예를 들면, 15~20 V)을 인가하고, 비선택 워드 라인에 중간 전위(예를 들면 10 V)를 인가하고, 비트선 선택 트랜지스터를 온시키고, 소스선 선택 트랜지스터를 오프시켜서, 「0」또는「1」의 데이터에 따른 전위를 비트선에 인가한다. 소거 동작에서는, 선택 블록의 선택 워드 라인에 0 V를 인가하고, P웰에 고전압(예를 들면 20 V)을 인가한다. 독출이나 프로그램은 페이지 단위로, 소거는 블록 단위로 행해진다.
다음으로, 페이지 버퍼/센스 회로(170)에 대해 설명한다. 도 7에, 본 실시예의 페이지 버퍼/센스 회로(170)의 모식적인 레이아웃을 나타낸다. 페이지 버퍼/센스 회로(170)는, 상기 도면에 나타낸 바와 같이, 행방향의 1 피치 내에 2열Х4단의 8개의 페이지 버퍼/센스 회로가 배치된다. 다시 말하면, 행방향의 1 피치 내에 1바이트의 페이지 버퍼/센스 회로(170)가 배치된다. 1개의 페이지 버퍼/센스 회로는, 도 1에 나타낸 바와 같이, 1개의 센스 회로(BLCLAM 트랜지스터, BLCD 트랜지스터, BLPRE 트랜지스터, 센스 노드 SNS) 및 1개의 래치 회로(40)를 포함하여 구성된다.
행방향의 1 피치는, 메모리 셀 어레이(110) 상에 연장되는 짝수 비트선GBL_e 및 홀수 비트선GBL_o의 개수 또는 배선 피치, 혹은 설계상의 룰에 의해 규정된다. 본 실시예에서는, 메모리 셀 어레이(110) 상의 열방향으로 16개의 짝수 비트선GBL_e 및 홀수 비트선GBL_o를 배선했을 때의 그들의 배선 폭 또는 배선 피치를 행방향의 1 피치로 하고 있다. 1개의 페이지 버퍼/센스 회로(170)의 센스 노드 SNS에 접속된 1개의 글로벌 비트선GBL은, 비트선 선택 회로(112)에 의해, 짝수 비트선GBL_e 또는 홀수 비트선GBL_o에 접속된다. 따라서, 행방향의 1 피치 내에는, 8개의 글로벌 비트선GBL에 접속되는 8개의 페이지 버퍼/센스 회로(170)가 배치되고, 1개의 행에는 2쌍의 페이지 버퍼/센스 회로(170)가 배치된다.
종래와 같이 행방향의 1 피치 내에 1열Х8단의 페이지 버퍼/센스 회로를 배치하는 경우와 비교해(도 4 참조), 본 실시예와 같이 2열Х4단의 레이아웃으로 페이지 버퍼/센스 회로(170)를 배치함으로써, 페이지 버퍼/센스 회로의 열방향의 단수를 줄여, 페이지 버퍼/센스 회로(170)를 레이아웃할 때의 면적 효율을 개선할 수 있다.
도 8에, 1 피치 내에 배치되는 2쌍의 페이지 버퍼/센스 회로의 래치 회로에 대한 금속 배선의 레이아웃을 나타낸다. 여기서, 2쌍의 페이지 버퍼/센스 회로를 구별할 때, 편의상, 한 쪽을 유닛 A, 다른 한 쪽을 유닛 B라고 칭한다.
상기 도에 나타낸 바와 같이, 행방향의 1 피치 내에는, 이것과 직교하는 방향으로 9개의 금속 배선이 배치된다. 구체적으로는, 전원 공급용 금속 배선 PWR, 유닛 A의 래치 회로의 노드 SLS_A에 접속되는 금속 배선 SLS_A, 유닛 A의 래치 회로의 노드 SLR_A에 접속되는 금속 배선 SLR_A, 유닛 A의 센스 노드 SNS_A에 접속되는 금속 배선 SNS_A, GND에 접속되는 금속 배선 GND, 유닛 B의 센스 노드 SNS_B에 접속되는 금속 배선 SNS_B, 유닛 B의 래치 회로의 노드 SLR_B에 접속되는 금속 배선 SLR_B, 유닛 B의 래치 회로의 노드 SLS_B에 접속되는 금속 배선 SLS_B, 전원 공급용 금속 배선 PWR이다. 금속 배선 SNS_A 및 금속 배선 SNS_B는, 각각 대응하는 글로벌 비트선에 접속된다.
1 피치의 한쪽 반에는, 유닛 A의 래치 회로를 위한 금속 배선이 레이아웃되고 나머지 반에는, 유닛 B의 래치 회로를 위한 금속 배선이 레이아웃된다. 마치, 유닛 A의 금속 배선과 유닛 B의 금속 배선은, 중심 금속 배선 GND에 대해 선대칭되도록 배치된다. 한 쌍의 금속 배선 PWR의 선폭은 W1이며, 내측 7개 금속 배선의 선폭은 W2이며, W2<W1의 관계에 있다. 종래 1 피치 내에 배치되는 금속 배선의 개수와 비교해(도 5 참조), 본 실시예에서는, 배치되는 금속 배선의 개수가 증가하기 때문에, 7개의 금속 배선의 선폭 W2 및 배선 피치는, 도 5에 나타내는 금속 배선의 선폭 및 배선 피치보다 좁아진다.
금속 배선 SNS_A의 한 쪽 옆에는 용량 결합에 의한 전압 강하의 영향을 없애기 위해 금속 배선 GND가 인접되고, 다른 쪽 옆에는 금속 배선 SLR_A가 인접된다. 센스 동작시, 노드 SLR_A는 센스 노드 SNS_A에 접속되어, 즉, 노드 SLR_A와 센스 노드 SNS_A는 동전위가 되므로, 금속 배선 SNS_A에 인접해 금속 배선 SLR_A를 배치해도 용량 결합에 의한 문제는 생기지 않는다. 이것은, 유닛 B의 금속 배선 SNS_B에 있어서도 동일하다. 또한, 유닛 A의 금속 배선 SLR_A는, 유닛 B의 금속 배선 SLS_B로부터 떨어져 배치되고, 유닛 B의 금속 배선 SLR_B가 유닛 A의 금속 배선 SLS_A로부터 떨어져 배치된다. 이것에 의해, 노드 SLS_B, SLS_A가 반전했을 때의 용량 결합에 의한 영향이 노드 SLR_A, SLR_B에 미치는 것을 억제할 수 있다.
　본 실시예에 의하면, 1 피치 내에 배치되는 8개의 페이지 버퍼/센스 회로를 2열Х4단으로 레이아웃하는 것에 의해, 페이지 버퍼/센스 회로의 면적 효율을 개선해 칩 면적의 소형화를 꾀할 수 있다. 동시에, 행방향의 1 피치 내에 2쌍의 페이지 버퍼/센스 회로를 배치해도, 래치 회로의 금속 배선간 용량 결합에 의한 악영향이 최대한 생기지 않도록 했기 때문에, 센스 회로의 정상적인 동작을 보증할 수 있다.
도 9에, 페이지 버퍼/센스 회로(170)의 상세한 레이아웃을 나타낸다. 페이지 버퍼/센스 회로(170)는, 메모리 셀 어레이(110)의 페이지수에 대응하는 수의 센스 회로 및 래치 회로를 구비한다. 칩 상의 주변 회로를 형성하는 영역에는, 열방향으로 4단의 직사각형 영역(200-1~200-4)이 마련되고, 이 직사각형 영역 내에 페이지 버퍼/센스 회로(170)가 형성된다(여기서 총칭할 때, 직사각형 영역(200)이라고 함).
1개의 직사각형 영역(200)은, 행방향으로 복수의 가늘고 긴 직사각형 영역(210)을 더 포함한다. 페이지수가 2 K바이트이면, 가늘고 긴 직사각형 영역(210)은, 행방향으로 2 K개 형성된다. 1개의 가늘고 긴 직사각형 영역(210)은, 그것의 길이 방향(열방향)으로, 유닛 A, B의 래치 회로의 PMOS 트랜지스터를 형성하는 PMOS 영역(예를 들면, N웰 영역) (212)와, 유닛 A, B의 래치 회로의 NMOS 트랜지스터를 형성하는 NMOS 영역(예를 들면, P웰 영역) (214)와, 페이지 버퍼/센스 회로(170)의 그 외 회로 소자(예를 들면, BLCD, BLCLAMP, BLPRE등의 트랜지스터)를 형성하는 영역(예를 들면, N웰 영역 또는 P웰 영역)(216, 218)을 갖는다. 1개의 가늘고 긴 직사각형 영역(210)의 행방향의 길이는 1 피치이며, 1단의 직사각형 영역(200)의 하나의 가늘고 긴 직사각형 영역(210)에는, 2쌍의 페이지 버퍼/센스 회로(170)가 형성된다. 그러므로, 4단의 직사각형 영역(200-1~200-4)의 대응하는 4개의 가늘고 긴 직사각형 영역(210)에는, 8쌍(1바이트)의 페이지 버퍼/센스 회로(170)가 형성된다.
도 10은, 2쌍의 페이지 버퍼/센스 회로(170)의 회로도, 도 11은 가늘고 긴 직사각형 영역(210)의 PMOS 영역(212)의 배선의 레이아웃을 나타내는 도이다.
도 10에 나타낸 바와 같이, 유닛 A의 페이지 버퍼/센스 회로는, 센스 노드 SNS에 전송 트랜지스터 BLCD를 통해 접속된 래치 회로 LAT_A를 포함한다. 래치 회로 LAT_A는, 2개의 인버터 IN1_A, IN2_A를 포함하고, 인버터 IN1_A의 출력측 노드 SLR_A가 인버터 IN2_A에 입력되고 인버터 IN2_A의 출력측 노드 SLS_A가 인버터 IN1_A에 입력되도록 크로스 커플링되고 있다.
인버터 IN1_A, IN2_A는, 도 3에 나타낸 바와 같이 2개의 PMOS 트랜지스터 PT1, PT2와 2개의 NMOS 트랜지스터 NT1, NT2를 직렬 접속한 것이며, 트랜지스터 PT1의 소스에 VDD가 공급되고 트랜지스터 NT2의 소스에 GND가 접속된다. 트랜지스터 PT2, 트랜지스터 NT1의 공통 게이트가 입력이며, 트랜지스터 PT2, 트랜지스터 NT1의 드레인이 출력이다. 유닛 B의 페이지 버퍼/센스 회로도 이와 같이 구성된다.
1개의 PMOS 영역(212)에는, 유닛 A, B의 2개의 래치 회로 LAT_A, LAT_B의 인버터 IN1_A, IN2_A, IN1_B, IN2_B의 8개의 PMOS 트랜지스터 PT1, PT2가 형성되고, 1개의 NMOS 영역(214)에는, 인버터 IN1_A, IN2_A, IN1_B, IN2_B의 8개의 NMOS 트랜지스터 NT1, NT2가 형성된다.
PMOS 영역(212)은, 도 11에 나타낸 바와 같이, P웰 영역 내에 4개의 N웰 영역(230, 232, 234, 236)을 포함한다. N웰 영역(230)에는 인버터 IN1_A의 트랜지스터 PT1, PT2가 형성되고, N웰 영역(232)에는 인버터 IN1_B의 트랜지스터 PT1, PT2가 형성되고, N웰 영역(234)에는 인버터 IN2_A의 트랜지스터 PT1, PT2가 형성되고, N웰 영역(236)에는 인버터 IN2_B의 트랜지스터 PT1, PT2가 형성된다. 4개의 N웰 영역(230, 232, 234, 236) 상에는, 도 8에 나타낸 9개의 금속 배선이 열방향으로 연장되고, 그것의 하층에 트랜지스터의 게이트를 구성하는 폴리실리콘 배선이 형성된다. 또한, 도시하지 않는 8개의 글로벌 비트선은, 9개의 금속 배선보다 상층의 금속 배선에 의해 형성된다.
N웰 영역(230)에서는, 폴리실리콘 배선 Poly_1이 트랜지스터 PT1의 게이트이며, 이것의 소스 영역에 금속 배선 PWR가 컨택트 CT_1을 통해 접속되어 거기에 VDD가 공급된다. 폴리실리콘 배선 Poly_1에는, 컨택트 CT_2를 통해 금속 배선 ENb가 접속된다. 금속 배선 ENb는, 금속 배선 PWR의 일부를 제거한 부분에 형성된다. 또한, 폴리실리콘 배선 Poly_2가 트랜지스터 PT2의 게이트이며, 이것의 드레인 영역에 금속 배선 SLR_A가 컨택트 CT_3을 통해 접속된다. 폴리실리콘 배선 Poly_2는, 컨택트 CT_4를 통해 금속 배선 SLS_A에 접속된다.
N웰 영역(232)에서는, 폴리실리콘 배선 Poly_1이 트랜지스터 PT1의 게이트이며, 이것의 소스 영역에 금속 배선 PWR가 컨택트 CT_5를 통해 접속되어 거기에 VDD가 공급된다. 폴리실리콘 배선 Poly_3은 트랜지스터 PT2의 게이트이며, 이것의 드레인 영역에는 금속 배선 SLR_B가 컨택트 CT_6을 통해 접속된다. 폴리실리콘 배선 Poly_3은, 컨택트 CT_7을 통해 금속 배선 SLS_B에 접속된다.
N웰 영역(234)에는, 유닛 A의 인버터 IN2_A의 트랜지스터 PT1, PT2가 형성된다. 폴리실리콘 배선 Poly_4가 트랜지스터 PT1의 게이트이며, 이것의 소스 영역에 금속 배선 PWR가 컨택트 CT_8을 통해 접속되어 거기에 VDD가 공급된다. 폴리실리콘 배선 Poly_4에는, 컨택트 CT_9를 통해 금속 배선 ENb가 접속된다. 폴리실리콘 배선 Poly_5가 트랜지스터 PT2의 게이트이며, 이것의 드레인 영역에 컨택트 CT_10을 통해 금속 배선 SLS_A가 접속된다. 폴리실리콘 배선 Poly_5는, 컨택트 CT_11을 통해 금속 배선 SLR_A에 접속된다.
N웰 영역(236)에는, 유닛 B의 인버터 IN2_B의 트랜지스터 PT1, PT2가 형성된다. 폴리실리콘 배선 Poly_4가 트랜지스터 PT1의 게이트이며, 이것의 소스 영역에 컨택트 CT_12를 통해 금속 배선 PWR이 접속되어 거기에 VDD가 공급된다. 폴리실리콘 배선 Poly_6은 트랜지스터 PT2의 게이트이며, 이것의 드레인 영역에는 컨택트 CT-13을 통해 금속 배선 SLS_B가 접속된다. 폴리실리콘 배선 Poly_6은, 컨택트 CT_14를 통해 금속 배선 SLR_B에 접속된다.
NMOS 영역(214)에서도 동일하게, 유닛 A의 래치 회로 LAT_A의 IN1_A, IN2_A의 트랜지스터 NT1, NT2, 유닛 B의 래치 회로 LAT_B의 IN1_B, IN2_B의 트랜지스터 NT1, NT2가 형성된다(도시 생략). 4개의 직사각형 영역(200)의 각 가늘고 긴 직사각형 영역(212)의 금속 배선의 상층에는, 8개의 글로벌 비트선이 열방향에 따르도록 연장되고, 8개의 글로벌 비트선은 각 페이지 버퍼/센스 회로의 센스 노드 SNS에 전기적으로 접속되도록 금속 배선 SNS에 컨택트(도시 생략)를 통해 접속된다.
본 실시예에서는, 메모리 셀 어레이 상에 연장되는 글로벌 비트선의 개수 또는 그것의 설계 룰에 의해 규정되는 행방향 1 피치 내에 복수의 페이지 버퍼/센스 회로를 레이아웃하는 경우에, 페이지 버퍼/센스 회로를 2열Х4단으로 했지만, 이것은 일례이다. 예를 들면, 배선의 폭과 피치를 또한 1/2 정도로 할 수 있다면, 페이지 버퍼/센스 회로를 1 피치 내에 4열Х2단과 같이 레이아웃해도 좋다. 이 경우, 도 12에 나타낸 바와 같이, 1 피치 내에 4쌍의 래치 회로의 금속 배선이 배치되고, 도 8에 나타내는 금속 배선의 패턴이1쌍만 더 추가된다. 2쌍째의 금속 배선 SLS_B와 3쌍째의 금속 배선 SLS_C의 사이에 금속 배선 PWR가 형성된다. 또한, 행방향의 1 피치 내에 배치되는 페이지 버퍼/센스 회로의 수를 8로 했지만, 이것은 일례이며, 이것보다 큰 수여도 괜찮고, 적은 수여도 괜찮다. 예를 들면, 1 피치 내에 배치되는 페이지 버퍼/센스 회로는 16이어도 좋고, 이 경우, 면적 효율이 좋은 레이아웃은 2열Х8단, 4열Х4단, 8열Х2단이며, 면적 효율이 나쁜 레이아웃은 1열Х16단, 16열Х1단이다.
상기 실시예에서는, 래치 회로를 위한 배선으로서 금속 배선을 예시했지만, 금속 배선에 한정되지 않고, 폴리실리콘 등의 도전성이 있는 재료로 구성되는 배선이어도 좋다. 또한, 상기 실시예에서는, 페이지 버퍼/센스 회로는, 1개의 래치 회로를 포함한 예를 나타냈지만, 페이지 버퍼/센스 회로는 데이터의 입출력을 파이프라인 처리할 때, 하나의 래치 회로를 더 포함할 수 있다. 그러한 경우에도, 추가의 래치 회로는, 1 피치 내의 가늘고 긴 직사각형 영역 내에 형성 될 수 있다.
또한 상기 실시예에서는, 1개의 짝수 비트선 및 1개의 홀수 비트선에 의해 1개의 센스 회로를 공유하는 예를 나타냈지만, 이것에 한정되지 않고, 1개의 글로벌 비트선이 1개의 센스 회로를 사용하는 구성이어도 좋다. 즉, 페이지 버퍼/센스 회로의 센스 노드 SNS가 1개의 글로벌 비트선에 접속된다. 이 경우, 행방향의 1 피치가 16개의 글로벌 비트선으로 규정되면, 1 피치 내에는 16개의 페이지 버퍼/센스 회로가 배치되고, 16개의 페이지 버퍼/센스 회로는, 1열Х16단 및 16열Х1단의 면적 효율이 나쁜 레이아웃을 제외하고, 2열Х8단, 4열Х4단, 또는 8열Х2단과 같이 레이아웃된다.
본 발명의 바람직한 실시 형태에 대해 상술했지만, 본 발명은 특정 실시 형태에 한정되지 않고, 특허 청구 범위에 기재된 본 발명의 요지 범위 내에 있어서, 여러 가지 변형 및 변경이 가능하다.
100：플래쉬 메모리
110：메모리 셀 어레이
112：비트선 선택 회로
120：입출력 버퍼
130：어드레스 레지스터
140：데이터 레지스터
150：콘트롤러
160：워드 라인 선택 회로
170：페이지 버퍼/센스 회로
180：열선택 회로
190：내부 전압 발생 회로
200-1~200-4：직사각형 영역
210：가늘고 긴 직사각형 영역
212：PMOS 영역
214：NMOS 영역
216, 218：소자 형성 영역
230, 232, 234, 236：N웰 영역
LAT_A, LAT_B：래치 회로
IN1_A, IN2_A, IN1_B, IN2_B：인버터

Claims (11)

  1. 복수의 메모리 셀이 형성된 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 선택된 페이지로부터 독출된 데이터를 보관 유지하거나 또는 상기 메모리 셀 어레이의 선택된 페이지에 프로그램하는 데이터를 보관 유지하는 페이지 버퍼 센스 회로를 구비하고,
    상기 메모리 셀 어레이 상을 연재하는 p개의 비트선에 의해 규정되는 행방향의 1 피치 내에, 상기 페이지 버퍼 센스 회로가 n열Хm단(n는 2이상의 정수, m는 2이상의 정수)으로 배치되고,
    상기 행방향의 1 피치는, 상기 메모리 셀 어레이 상에 연장되는 짝수 비트선 및 홀수 비트선의 개수 또는 배선 피치에 의해 규정되는
    반도체 기억장치.
  2. 제1항에 있어서,
    상기 페이지 버퍼 센스 회로는 래치 회로를 포함하고, 상기 1 피치 내에는 n쌍의 래치 회로를 위한 복수의 배선이 형성되는, 반도체 기억장치.
  3. 제2항에 있어서,
    제1 래치 회로가 데이터를 보관 유지하는 제1 노드에 접속된 제1 배선이, 제2 래치 회로가 데이터를 보관 유지하는 제2 노드에 접속된 제2 배선으로부터 이간되도록 배치되는, 반도체 기억장치.
  4. 제3항에 있어서,
    상기 제1 배선과 상기 제2 배선 사이에, 제1 페이지 버퍼 센스 회로의 제1 센스 노드에 접속된 제3 배선과 제2 페이지 버퍼 센스 회로의 제2 센스 노드에 접속된 제4 배선이 형성되는, 반도체 기억장치.
  5. 제4항에 있어서,
    상기 제3 배선과 상기 제4 배선 사이에, GND에 접속된 제5 배선이 형성되는, 반도체 기억장치.
  6. 제5항에 있어서,
    상기 제1 배선과 상기 제2 배선은, 상기 제5 배선에 관해 선대칭으로 배치되는, 반도체 기억장치.
  7. 제4항에 있어서,
    상기 제1 노드는 제1 전송 트랜지스터를 통해 상기 제1 센스 노드로부터 전하를 받고, 상기 제2 노드는 제2 전송 트랜지스터를 통해 상기 제2 센스 노드로부터 전하를 받는, 반도체 기억장치.
  8. 제2항에 있어서
    n쌍의 래치 회로는, 상기 1 피치로 규정되는 N웰 영역 및 P웰 영역 내에 형성되는, 반도체 기억장치.
  9. 제8항에 있어서,
    상기 N웰 영역에는 n쌍의 래치 회로의 PMOS 트랜지스터가 형성되고, 상기 P웰 영역에는 n쌍의 래치 회로의 NMOS 트랜지스터가 형성되는, 반도체 기억장치.
  10. 제1항에 있어서,
    상기 페이지 버퍼 센스 회로는, 1 피치 내에 2열Х4단의 레이아웃으로 배치되는, 반도체 기억장치.
  11. 제10항에 있어서,
    상기 1 피치 내에는, 한 쌍의 전원 공급용 배선의 내측에, 제1 래치 회로의 한 쪽 노드에 접속된 배선, 제1 래치 회로의 다른 쪽 노드에 접속된 배선, 제1 센스 노드에 접속된 배선, 그랜드에 접속된 배선, 제2 래치 회로의 한 쪽 노드에 접속된 배선, 제2 래치 회로의 다른 쪽 노드에 접속된 배선이 차례로 형성되는, 반도체 기억장치.
KR1020180102012A 2017-10-12 2018-08-29 반도체 기억장치 Active KR102123736B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2017198197A JP6502452B1 (ja) 2017-10-12 2017-10-12 半導体記憶装置
JPJP-P-2017-198197 2017-10-12

Publications (2)

Publication Number Publication Date
KR20190041397A KR20190041397A (ko) 2019-04-22
KR102123736B1 true KR102123736B1 (ko) 2020-06-17

Family

ID=65431708

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180102012A Active KR102123736B1 (ko) 2017-10-12 2018-08-29 반도체 기억장치

Country Status (5)

Country Link
US (1) US10497448B2 (ko)
JP (1) JP6502452B1 (ko)
KR (1) KR102123736B1 (ko)
CN (1) CN109658965B (ko)
TW (1) TWI644316B (ko)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102765578B1 (ko) 2020-01-14 2025-02-12 에스케이하이닉스 주식회사 페이지 버퍼를 구비하는 반도체 메모리 장치
KR102776454B1 (ko) * 2020-02-05 2025-03-06 에스케이하이닉스 주식회사 페이지 버퍼를 포함하는 반도체 장치
KR102793251B1 (ko) 2020-07-17 2025-04-08 삼성전자주식회사 페이지 버퍼 회로 및 이를 포함하는 메모리 장치
KR102876507B1 (ko) * 2020-08-10 2025-10-23 삼성전자주식회사 페이지 버퍼 회로 및 이를 포함하는 메모리 장치
JP7089622B1 (ja) * 2021-06-18 2022-06-22 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US12211559B2 (en) 2021-11-10 2025-01-28 Samsung Electronics Co., Ltd. Page buffer circuit and memory device including the same
KR20230072319A (ko) 2021-11-17 2023-05-24 삼성전자주식회사 페이지 버퍼 회로 및 이를 포함하는 메모리 장치
KR20240069425A (ko) 2022-11-11 2024-05-20 삼성전자주식회사 페이지 버퍼 회로를 포함하는 메모리 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100706248B1 (ko) 2005-06-03 2007-04-11 삼성전자주식회사 소거 동작시 비트라인 전압을 방전하는 페이지 버퍼를구비한 낸드 플래시 메모리 장치
JP2012069194A (ja) * 2010-09-22 2012-04-05 Toshiba Corp 半導体記憶装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11176177A (ja) 1997-12-12 1999-07-02 Toshiba Corp 不揮発性半導体記憶装置
KR100879387B1 (ko) * 2006-09-22 2009-01-20 삼성전자주식회사 플래시 메모리 장치 및 그것의 프로그램 방법
CN101740125B (zh) 2006-09-30 2013-04-17 莫塞德技术公司 Nand型快闪存储器的读写方法及其相关页缓冲区
US7889553B2 (en) * 2007-04-24 2011-02-15 Novelics, Llc. Single-poly non-volatile memory cell
KR100935593B1 (ko) * 2008-02-12 2010-01-07 주식회사 하이닉스반도체 페이지 버퍼를 제어하는 비휘발성 메모리 장치
JP5539916B2 (ja) * 2011-03-04 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置
JP2014049472A (ja) * 2012-08-29 2014-03-17 Toshiba Corp 半導体記憶装置
JP5667143B2 (ja) * 2012-10-11 2015-02-12 ウィンボンド エレクトロニクス コーポレーション 不揮発性半導体メモリ
KR101986696B1 (ko) * 2012-12-28 2019-06-10 에스케이하이닉스 주식회사 메모리
JP5714681B2 (ja) 2013-10-25 2015-05-07 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP6114796B1 (ja) 2015-10-05 2017-04-12 力晶科技股▲ふん▼有限公司 不揮発性記憶装置のためのセンス回路及び不揮発性記憶装置
JP6181218B2 (ja) * 2016-02-09 2017-08-16 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100706248B1 (ko) 2005-06-03 2007-04-11 삼성전자주식회사 소거 동작시 비트라인 전압을 방전하는 페이지 버퍼를구비한 낸드 플래시 메모리 장치
JP2012069194A (ja) * 2010-09-22 2012-04-05 Toshiba Corp 半導体記憶装置
US8498139B2 (en) 2010-09-22 2013-07-30 Kabushiki Kaisha Toshiba Semiconductor storage device

Also Published As

Publication number Publication date
CN109658965B (zh) 2020-11-24
TWI644316B (zh) 2018-12-11
CN109658965A (zh) 2019-04-19
JP2019075397A (ja) 2019-05-16
KR20190041397A (ko) 2019-04-22
JP6502452B1 (ja) 2019-04-17
US20190115084A1 (en) 2019-04-18
TW201916044A (zh) 2019-04-16
US10497448B2 (en) 2019-12-03

Similar Documents

Publication Publication Date Title
KR102123736B1 (ko) 반도체 기억장치
US12009032B2 (en) Semiconductor storage device
US10056149B2 (en) Semiconductor memory column decoder device and method
US7505355B2 (en) Semiconductor memory device with MOS transistors each having floating gate and control gate
US8279673B2 (en) Non-volatile semiconductor memory
US20140133244A1 (en) Twin MONOS Array for High Speed Application
JP2014170599A (ja) 半導体記憶装置
KR20030034016A (ko) 반도체 장치 및 그 동작 방법
US7274617B2 (en) Non-volatile semiconductor memory
US11783888B2 (en) Semiconductor memory device having memory chip bonded to a CMOS chip including a peripheral circuit
JP2023000466A (ja) 半導体記憶装置
US10861865B2 (en) Semiconductor storage device
KR100699370B1 (ko) 부유 게이트 및 제어 게이트를 각각 구비하는 복수의ｍｏｓ 트랜지스터를 갖는 반도체 기억 장치, 및 그 반도체기억 장치를 포함하는 메모리 카드
US7233513B2 (en) Semiconductor memory device with MOS transistors each having floating gate and control gate

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20180829

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20191122

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20200527

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20200610

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20200610

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20240528

Start annual number: 5

End annual number: 5