KR102281237B1 - 게이트 회로, 게이트 회로의 구동방법 및 이를 이용한 표시장치 - Google Patents

게이트 회로, 게이트 회로의 구동방법 및 이를 이용한 표시장치 Download PDF

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Abstract

실시 예에 따른 게이트 회로는, 클록 신호를 인가받고, 게이트 신호 및 캐리 신호를 각각 출력하는 복수의 스테이지를 포함하고, 상기 스테이지 중 하나는, 일단과 제어단이 연결되고, 전전단 스테이지의 캐리 신호가 상기 일단과 제어단으로 입력되는 제1 트랜지스터; 및 일단에는 전단 스테이지의 게이트 신호가 입력되고, 제어단은 상기 제 1 트랜지스터의 타단과 연결되며, 출력단은 제1 접점에 연결된 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터를 통해 상기 전전단 스테이지의 캐리 신호가 상기 제2 트랜지스터의 제어단에 인가되고, 상기 제2 트랜지스터의 상기 일단에 상기 전단 스테이지의 게이트 신호가 입력되며, 상기 제1 트랜지스터의 제어단과 출력단의 전압 차이는 상기 전단 스테이지의 게이트 신호의 인에이블 시점에 부스팅되고, 상기 제1 접점의 전압은 상기 클록 신호의 상승 시점에 부스팅된다.

Description

게이트 회로, 게이트 회로의 구동방법 및 이를 이용한 표시장치{GATE CIRCUIT, DRIVING METOHD FOR GATE CIRCUIT AND DISPLAY DEVICE USING THE SAME}
본 발명은 게이트 회로, 게이트 회로의 구동방법 및 이를 이용한 표시장치에 관한 것으로, 표시장치에 집적된 게이트 구동부를 가지는 표시장치에 대한 것이다.
일반적으로 표시장치 중에서 액정 표시장치는 현재 가장 널리 사용되고 있는 평판 표시장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다. 표시장치는 액정 표시장치 외에도 유기 발광 표시장치, 플라즈마 표시장치, 전기 영동 표시장치 등이 있다.
이러한 표시장치에는 게이트 구동부 및 데이터 구동부가 포함되어 있다. 이 중 게이트 구동부는 게이트선, 데이터선, 박막 트랜지스터 등과 함께 패터닝되어 장치 위에 집적될 수 있다. 이와 같이 집적된 게이트 구동부는 별도의 게이트 구동용 칩을 형성할 필요가 없어 제조 원가가 절감되는 장점이 있다.
그렇지만, 표시장치가 대면적 고해상도로 갈수록 커진 TR4만큼 Bootstrapping Time 동안 TR4를 통해 흐르는 Q 접점의 누설전류는 커지게 된다. 이는 회로 신뢰성(특히 고온에서의 Q 접점 전압강하로 인한 Gate Falling Time 증가, 캐리 신호 약화)의 문제로 이어진다.
본 발명은 상술한 문제점을 극복하기 위한 것으로서, 실시 예에 따른 게이트 회로, 게이트 회로의 구동방법 및 이를 이용한 표시장치는 Q접점의 미리 충전 마진이 상승하고, 부스트스트랩 전압이 상승하여 안전성이 증대되기 위함이다.
또한, 게이트 회로 면적이 줄어 네로우 베젤에 유리한 효과기 있으며, 신뢰성이 향상시키기 위함이다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 본 발명의 기재로부터 당해 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 게이트 회로는, 클록 신호를 인가받고, 게이트 신호 및 캐리 신호를 각각 출력하는 복수의 스테이지를 포함하고, 상기 복수의 스테이지 중 하나는, 일단과 제어단이 연결되고, 전전단 스테이지의 캐리 신호가 상기 일단과 제어단으로 입력되는 제1 트랜지스터; 및 일단에는 전단 스테이지의 게이트 신호가 입력되고, 제어단은 상기 제 1 트랜지스터의 타단과 연결되며, 출력단은 제1 접점에 연결된 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터를 통해 상기 전전단 스테이지의 캐리 신호가 상기 제2 트랜지스터의 제어단에 인가되고, 상기 제2 트랜지스터의 상기 일단에 상기 전단 스테이지의 게이트 신호가 입력되며, 상기 제1 트랜지스터의 제어단과 출력단의 전압 차이는 상기 전단 스테이지의 게이트 신호의 인에이블 시점에 부스팅되고, 상기 제1 접점의 전압은 상기 클록 신호의 상승 시점에 부스팅된다.
또한, 실시 예에 따른 게이트 회로는, 제1 접점에 연결된 제어단, 및 클록 신호가 인가되는 입력단을 포함하는 제3트랜지스터; 및 상기 제1 접점과 상기 제 3트랜지스터의 타단에 연결된 커패시터를 포함하고, 상기 커패시터는 상기 전단 스테이지의 게이트 신호의 인에이블 시점에, 상기 전단 스테이지의 상기 게이트 신호에 대응하여 미리 충전되고, 상기 클록 신호의 상승 시점에 부스팅된다.
또한, 실시 예에 따른 게이트 회로는, 클록 신호가 인가되는 일단, 상기 제1 접점에 연결된 제어단을 포함하는 제4트랜지스터를 포함하고, 상기 제4 트랜지스터에 인가되는 상기 클록 신호에 대응하는 상기 캐리 신호가 생성된다.
또한, 실시 예에 따른 게이트 회로는 제2 트랜지스터의 제어단에 연결된 일단, 상기 캐리 신호가 입력되는 제어단, 및 저전압이 인가되는 타단을 포함하는 제5 트랜지스터를 포함하고, 상기 제5 트랜지스터는 상기 캐리 신호에 따라 상기 제2 트랜지스터의 제어단에 상기 저전압을 인가한다.
또한, 게이트 클록 신호를 인가받고, 게이트 신호 및 캐리 신호를 각각 출력하는 복수의 스테이지를 포함하고, 상기 스테이지 중 하나는, 일단과 제어단이 연결되고, 전전단 스테이지의 캐리 신호가 상기 일단과 제어단으로 입력되는 제1 트랜지스터; 및 일단에는 전단 스테이지의 게이트 신호가 입력되고, 제어단은 상기 제 1 트랜지스터의 타단과 연결되며, 출력단은 제1 접점에 연결된 제2 트랜지스터를 포함하는 게이트 회로의 구동방법에 있어서, 상기 제1 트랜지스터를 통해 상기 전전단 스테이지의 캐리 신호가 상기 제2 트랜지스터의 제어단에 인가되는 단계; 상기 제1 트랜지스터의 제어단과 출력단의 전압차이가 발생하는 단계; 상기 제2 트랜지스터의 상기 일단에 상기 전단 스테이지의 상기 게이트 신호가 입력되는 단계; 상기 제1 트랜지스터의 제어단과 출력단의 전압 차이가 상기 전단 스테이지의 게이트 신호의 인에이블 시점에 부스팅되는 단계; 및 상기 제1 접점의 전압이 상기 클록 신호의 상승 시점에 부스팅 되는 단계를 포함한다.
또한, 실시 예에 따른 게이트 구동 방법은, 제1 접점에 연결된 제어단, 및 클록 신호가 인가되는 입력단을 포함하는 제3트랜지스터, 및 상기 제3 트랜지스터의 상기 제어단과 상기 제 3트랜지스터의 타단에 연결된 커패시터를 포함하고, 상기 커패시터가 상기 전단 스테이지의 게이트 신호의 인에이블 시점에, 상기 전단 스테이지의 상기 게이트 신호에 대응하여 미리 충던되는 단계; 및 상기 커패시터가 상기 클록신호의 상승 시점에 부스팅 되는 단계를 포함한다.
또한, 실시 예에 따른 게이트 구동 방법은, 클록 신호가 인가되는 일단, 상기 제1 접점에 연결된 제어단을 포함하는 제4트랜지스터를 포함하고, 상기 제4 트랜지스터에 인가되는 상기 클록 신호에 대응하는 상기 캐리 신호가 생성되는 단계를 포함한다.
또한, 실시 예에 따른 게이트 구동 방법은, 제2 트랜지스터의 제어단에 연결된 일단, 상기 캐리 신호가 입력되는 제어단, 및 저전압이 인가되는 타단을 포함하는 제5 트랜지스터를 포함하고, 상기 제5 트랜지스터는 상기 캐리 신호에 따라 상기 제2 트랜지스터의 제어단에 상기 저전압을 인가하는 단계를 포함한다.
또한, 대응되는 게이트 선에 연결되는 복수의 화소를 포함하는 표시부, 및 클록 신호를 인가받고, 상기 게이트 선으로 게이트 신호를 출력하는 복수의 스테이지를 포함하는 게이트 구동부를 포함하는 표시 장치에 있어서, 상기 복수의 스테이지 중 하나는, 일단과 제어단이 연결되고, 전전단 스테이지의 캐리 신호가 상기 일단과 제어단으로 입력되는 제1 트랜지스터; 및 일단에는 전단 스테이지의 게이트 신호가 입력되고, 제어단은 상기 제 1 트랜지스터의 타단과 연결되며, 출력단은 제1 접점에 연결된 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터를 통해 상기 전전단 스테이지의 캐리 신호가 상기 제2 트랜지스터의 제어단에 인가되고, 상기 제2 트랜지스터의 상기 일단에 상기 전단 스테이지의 게이트 신호가 입력되며, 상기 제1 트랜지스터의 제어단과 출력단의 전압 차이는 상기 전단 스테이지의 게이트 신호의 인에이블 시점에 부스팅되고, 상기 제1 접점의 전압은 상기 클록 신호의 상승 시점에 부스팅된다.
또한, 실시 예에 따른 표시장치는, 제1 접점에 연결된 제어단, 및 클록 신호가 인가되는 입력단을 포함하는 제3트랜지스터; 및 상기 제1 접점과 상기 제 3트랜지스터의 타단에 연결된 커패시터를 포함하고, 상기 커패시터는 상기 전단 스테이지의 게이트 신호의 인에이블 시점에, 상기 전단 스테이지의 상기 게이트 신호에 대응하여 미리 충전되고, 상기 클록 신호의 상승 시점에 부스팅된다.
또한 실시 예에 따른 표시장치는, 상기 클록 신호가 인가되는 일단, 상기 제1 접점에 연결된 제어단을 포함하는 제4트랜지스터를 포함하고, 상기 제4 트랜지스터에 인가되는 상기 클록 신호에 대응하는 상기 캐리 신호가 생성된다.
또한 실시 예에따른 표시장치는 상기 제2 트랜지스터의 제어단에 연결된 일단, 상기 캐리 신호가 입력되는 제어단, 및 저전압이 인가되는 타단을 포함하는 제5 트랜지스터를 포함하고, 상기 제5 트랜지스터는 상기 캐리 신호에 따라 상기 제2 트랜지스터의 제어단에 상기 저전압을 인가한다.
실시 예에 따른 게이트 회로, 게이트 회로의 구동방법 및 이를 이용한 표시장치는 Q접점의 미리 충전 마진이 상승하고, 부스트스트랩 전압이 상승하여 안전성이 증대되는 효과가 있다.
또한, 게이트 회로 면적이 줄어 네로우 베젤에 유리한 효과기 있으며, 신뢰성이 향상되는 효과가 있다.
도 1은 실시 예에 따른 따른 표시장치의 블록도이다.
도 2는 실시 예에 따른 표시장치의 제1게이트 구동부 및 제2 게이트 구동부의 블록도이다.
도 3은 실시 예에 따른 게이트 구동부 중 k번째 스테이지를 확대하여 도시한 회로도이다.
도 4는 실시 예에 따른 게이트 구동부의 동작을 나타낸 타이밍도 이다.
도 5(a)는 종래의 게이트 구동부의 동작 특성을 도시한 것이고, 도 5(b)는 실시 예에 따른 게이트 구동부의 동작 특성을 도시한 것이다.
도 6은 다른 실시 예에 따른 게이트 구동부 중 k번째 스테이지를 확대하여 도시한 회로도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시 예를 상세히 설명하되, 동일하거나 유사한 구성요소에는 동일, 유사한 도면 부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 명세서에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 1은 실시 예에 따른 따른 표시장치의 블록도이다.
이하, 도 1을 참조하여 본 발명의 실시 예에 따른 표시장치를 설명한다.
도 1을 참고하면, 본 발명의 일 실시 예에 따른 표시장치(100)는 화상을 표시하는 표시 영역(300), 표시 영역(300)의 게이트 선(G1~G2n+1)에 게이트 신호를 공급하는 제1 게이트 구동부(500) 및 제2 게이트 구동부(550)를 포함한다.
표시 영역(300)의 데이터 선(D1~Dm)에 데이터 전압을 공급하는 데이터 드라이버 IC(460)는 가요성 인쇄 회로막(FPC, flexible printed circuit film; 450)과 같은 필름의 상에 형성될 수 있다.
데이터 드라이버 IC(460), 제1 게이트 구동부(500) 및 제2 게이트 구동부(550)는 신호 제어부(600)에 의하여 제어된다. 가요성 인쇄 회로막(450)이 인쇄 회로 기판(PCB, printed circuit board)(400)에 전기적으로 연결되고, 신호 제어부(600)로부터의 신호가 인쇄 회로 기판(400) 및 가요성 인쇄 회로막(450)을 통해 데이터 드라이버 IC(460), 제1 게이트 구동부(500) 및 제2 게이트 구동부(550)로 전달될 수 있다.
신호 제어부(600)에서 제공되는 신호로는 제1 클록 신호[CKV1], 제2 클록 신호[CKVB1], 제3 클록 신호[CKV2], 제4 클록 신호[CKVB2], 스캔 개시 신호[STVP1, STVP2] 등의 신호와 특정 레벨의 특정 레벨의 저 전압(VSS1, VSS2)을 제공하는 신호를 포함한다.
표시 영역(300)은 복수의 화소(PX)를 포함한다. 표시장치(100)가 액정 표시장치인 경우에는 각각의 화소(PX)는 박막 트랜지스터(Trsw), 액정 커패시터(Clc), 유지 커패시터(Cst)를 포함한다. 박막 트랜지스터(Trsw)의 제어단은 하나의 게이트 선에 연결되며, 박막 트랜지스터(Trsw)의 입력단은 하나의 데이터 선에 연결되며, 박막 트랜지스터(Trsw)의 출력단은 액정 커패시터(Clc)의 일단 및 유지 커패시터(Cst)의 일단에 연결된다.
액정 커패시터(Clc)의 타단은 공통 전극에 연결되며, 유지 커패시터(Cst)의 타단은 신호 제어부(600)로부터 인가되는 유지 전압(Vcst)을 인가 받는다. 액정 표시장치의 화소(PX)구조도 다양한 실시 예가 존재하며, 도 1에서 도시한 화소(PX) 기본 구조로부터 추가 구성을 가지는 화소(PX)도 본 발명을 적용할 수 있다.
한편, 도 1에서는 표시장치(100)가 액정 표시장치인 경우를 예로 들었으나, 표시장치(100)가 유기 발광 표시장치인 경우, 화소(PX)는 박막 트랜지스터, 유기 발광 다이오드를 포함하며 기타 다른 표시장치에서는 박막 트랜지스터 등의 소자를 포함하여 표시 영역(300)을 형성한다. 본 발명은 액정 표시장치로 한정되지 않지만, 명확하게 설명하기 위하여 이하에서는 액정 표시장치를 예로 들어 설명한다.
표시 영역(300)에는 다수의 게이트 선(G1~G2n+1) 및 다수의 데이터 선(D1~Dm)을 포함하며, 다수의 게이트 선(G1~G2n+1) 및 다수의 데이터 선(D1~Dm)은 절연되어 교차된다.
데이터 드라이버 IC(460)는 표시장치(100)의 상측 또는 하측에 형성되어 세로 방향으로 연장된 데이터 선(D1~Dm)에 연결되어 있는데, 도 1의 실시 예에서는 데이터 드라이버 IC(460)가 표시장치(100)의 상측에 위치하는 실시 예를 도시하고 있다.
한편, 제1 게이트 구동부(500)와 제2 게이트 구동부(550)는 각각 표시장치(100)의 좌측 및 우측에 형성될 수 있다.
제1 게이트 구동부(500)는 제1 클록 신호[CKV1], 제2 클록 신호[CKVB1], 스캔 개시 신호(STVP) 및 제1 저전압(VSS1)이 인가되면, 게이트 신호(게이트 신호 및 게이트 오프 전압)을 생성하여 홀수 게이트 선(G1, G3, ..., G2n+1)에 순차적으로 게이트 신호를 인가한다.
제2 게이트 구동부(550)는 제3 클록 신호[CKV2], 제4 클록 신호[CKVB2], 스캔 개시 신호 및 제1 저전압(VSS1)이 인가되면, 게이트 신호(게이트 신호 및 게이트 오프 전압)을 생성하여 짝수 게이트 선(G2, G4, ..., G2n)에 순차적으로 게이트 신호를 인가한다.
실시 예에 따른 표시장치(100)는 홀수 게이트 선(G1, G3, ..., G2n+1)으로 게이트 신호를 인가하는 제1 게이트 구동부(500)가 표시장치(100)의 좌측에 형성되고, 짝수 게이트 선(G2, G4, ..., G2n)으로 게이트 신호를 인가하는 제2 게이트 구동부(550)가 표시장치(100)의 좌측에 형성되는 인터레이스(interlace) 구조일 수 있다.
도 2는 실시 예에 따른 표시장치의 제1게이트 구동부 및 제2 게이트 구동부의 블록도이다.
이하 도 2를 이용하여 제1게이트 구동부(500) 및 제2 게이트 구동부(550)에 대해서 설명한다.
도 2를 참조하면, 제1 게이트 구동부(500) 및 제2 게이트 구동부(550)는 복수의 스테이지(SRk-2, SRk-1, SRk, SRk+1, SRk+2, SRk+3, ...) 를 분리하여 각각 포함한다. 예를 들어, 제1 게이트 구동부(500)는 홀수 게이트 선(G1, G3, … , G2n+1)에 대응되는 스테이지(SRk-2, SRk, SRk+2, ...) 이하, 홀수 스테이지로 설명함)를 포함하고, 제2 게이트 구동부(550)는 짝수 게이트 선(G2, G4, ..., G2n)에 대응되는 스테이지(SRk-1, SRk+1, SRk+3, ...)이하 짝수 스테이지로 설명함)를 포함한다.
각 스테이지(SRk-2, SRk-1, SRk, SRk+1, SRk+2, SRk+3, ...)는 세 개의 입력단(IN1, IN2, IN3), 하나의 클록단(CK), 두 개의 전압 입력단(Vin1, Vin2), 대응하는 게이트선에 게이트 신호를 출력하는 게이트 신호 출력단(OUT) 및 캐리 신호 출력단(CRout)를 포함한다.
제1 게이트 구동부(500)에 포함되는 홀수 스테이지(SRk-2, SRk, SRk+2…)의 제1 입력단(IN1)은 전단 홀수 스테이지의 캐리 신호 출력단(CRout)에 연결되어 전단 홀수 스테이지의 캐리 신호(CR)가 인가된다. 첫 번째 홀수 스테이지는 전단 홀수 스테이지가 존재하지 않으므로 제1 입력단(IN1)에 제1 스캔 개시 신호선(STVP1, 도 1 참조)이 연결되어 제1 스캔 개시 신호가 인가된다.
그리고, 제2 게이트 구동부(550)에 포함되는 짝수 스테이지(SRk-1, SRk+1, SRk+3, …)의 제1 입력단(IN1)는 전단 짝수 스테이지의 캐리 신호 출력단(CRout)에 연결되어 전단 짝수 스테이지의 캐리 신호(CR)가 인가된다. 첫번째 짝수 스테이지는 전단 짝수 스테이지가 존재하지 않으므로 제1 입력단(IN1)에는 제2 스캔 개시 신호선(STVP2, 도 1 참조)이 연결되어 제2 스캔 개시신호가 인가된다. 이때, 제1 스캔 개시 신호가 첫번째 홀수 스테이지에 인가되는 타이밍과 제2 스캔 개시 신호가 첫번째 짝수 스테이지)에 인가되는 타이밍은 연속적일 수 있다. 예를 들어, 제1 스캔 개시 신호는 제2 스캔 개시 신호보다 클록 신호의 1/4 주기만큼 먼저 턴 온될 수 있다.
제k 스테이지(SRk)의 제2 입력단(IN2)에는 제k+2 스테이지(SRk+2)의 캐리 신호 출력단(CRout)에 연결되어 다음단 스테이지의 캐리 신호(CR)가 인가된다. 예를 들어, 홀수 스테이지(SRk)의 제2 입력단(IN2)는 다음단 홀수 스테이지(SRk+2)의 캐리 신호 출력단(CRout)에 연결되어 스테이지(SRk+2)의 캐리 신호(CR)가 인가된다. 마찬가지로, 짝수 스테이지(SRk+1)의 제2 입력단(IN2)은 다음단 짝수스테이지(SRk+3)의 캐리 신호 출력단(CRout)에 연결되어 스테이지(SRk+3)의 캐리 신호(CR)가 인가된다.
제k 스테이지의 제3 입력단(IN3)에는 제k-1 스테이지(SRk-1)의 게이트 신호 출력단(OUT)에 연결되어 게이트선(Gk-1)을 통해 제 k-1스테이지(SRk-1)에서 출력되는 게이트 신호가 입력된다. 예를 들어, 홀수 스테이지(SRk)의 제3 입력단(IN3)는 짝수 스테이지(SRk-1)에서 출력되는 게이트 신호를 인가 받는다. 마찬가지로, 짝수 스테이지(SRk+1)의 제3 입력단(IN3)는 홀수 스테이지(SRk)의 게이트 신호 출력단(OUT)에서 출력되는 게이트 신호를 인가 받는다.
2n-1번째 게이트 선(G2n-1)에 연결된 홀수 스테이지(SR2n-1; 도시하지 않음), 및 2n번째 게이트 선(G2n)에 연결된 짝수 스테이지(SR2n; 도시하지 않음)은 게이트 신호를 인가하기 위한 더미 스테이지로 형성될 수 있다. 더미 스테이지(SR2n-1, SR2n)는 다른 스테이지(SR1-SRn)과 달리 더미 게이트 신호를 생성하여 출력하는 스테이지이다. 하지만 더미 스테이지(SR2n-1, SR2n)는 게이트 선에 연결되어 있지 않을 수도 있으며, 게이트 선에 연결되더라도 화상을 표시하지 않는 더미 화소(도시하지 않음)의 게이트 선에 연결되어 있어 화상을 표시하는데 사용되지 않을 수 있다.
제k 스테이지의 클록단(CK)에는 클록 신호가 인가될 수 있다.
먼저, 홀수 스테이지(SRk-2, SRk, SRk+2, …)의 클록단(CK)에는 제1 클록 신호[CKV1] 및 제2 클록 신호[CKVB1]가 홀수 스테이지 각각에 교대로 인가될 수 있다. 예를 들어, 홀수 스테이지의 제1 그룹(SRk-2, SRk+2, ...)의 클록단(CK)에는 제1 클록 신호[CKV1]가 입력되고, 홀수 스테이지의 제2 그룹(SRk, SRk+4, ...)의 클록단(CK)에는 제2 클록 신호[CKVB1]가 입력될 수 있다.
그리고, 짝수 스테이지(SRk-1, SRk+1, SRk+3, …)의 클록단(CK)에는 제3 클록 신호[CKV2] 및 제4 클록 신호[CKVB2]가 홀수 스테이지 각각에 교대로 인가될 수 있다. 예를 들어, 짝수 스테이지의 제1 그룹(SRk-1, SRk+3, ...)의 클록단(CK)에는 제3 클록 신호[CKV2]가 입력되고, 짝수 스테이지의 제2 그룹(SRk+1, SRk+5, ...)의 클록단(CK)에는 제4 클록 신호[CKVB2]가 입력될 수 있다.
제1 클록 신호[CKV1]와 제2 클록 신호[CKVB1]는 서로 위상이 반대되는 클록 신호이다. 제3 클록 신호[CKV2]와 제4 클록 신호[CKVB2]는 서로 위상이 반대되는 클록 신호이다. 제1 클록 신호[CKV1]와 제3 클록 신호[CKV2]는 1/4주기 차이를 갖고, 제3 클록 신호[CKV2]와 제2 클록 신호[CKVB1]는 1/4주기 차이를 가진다. 제1 클록 신호 내지 제4 클록 신호(CKV1~CKVB2)의 턴 온 타이밍에 대해 설명하면, 제1 클록 신호[CKV1]가 턴 온된 후에 제3 클록 신호[CKV2]가 턴 온되고, 제3 클록 신호[CKV2]가 턴 온된 후에 제2 클록 신호[CKVB1]가 턴 온되고, 제2 클록 신호[CKVB1]가 턴 온된 후에, 제4 클록 신호[CKVB2]가 턴 온된다. 제1 내지 제4 클록신호는 고전압과 제1 저전압(VSS1)으로 이루어질 수 있다.
제k 스테이지의 제1 전압 입력단(Vin1)에는 제1 저전압(VSS1)이 인가되고, 제2 전압 입력단(Vin2)에는 제2 저전압(VSS2)이 인가된다. 제1 저전압(VSS1) 및 제2 저전압(VSS2)의 전압 값은 실시 예에 따라 다양한 값을 가질 수 있다. 예를 들어, 제1 저전압(VSS1)의 전압 값은 -7V이고, 제2 저전압(VSS2)의 전압 값은 -10V일 수 있다.
다음으로, 제1 게이트 구동부(500) 및 제2 게이트 구동부(550)의 동작을 살펴보면 아래와 같다.
먼저, 홀수 스테이지(SRk)는 제1 입력단(IN1)를 통해 전단 홀수 스테이지(SRk-2)의 전달신호(CR)가 제1 입력단(IN1)에 입력된다. 이후, 짝수 스테이지(SRk-1)의 게이트 신호 출력단(OUT)를 통해 짝수 스테이지(SRk-1)의 게이트 신호(G[k-1])가 제3 입력단(IN3)에 입력된다.
이어서, 클록단(CK)를 통해 외부로부터 제1 클록 신호[CKV1]가 입력되면, 홀수 스테이지(SRk)는 게이트 신호 출력단(OUT)를 통해 게이트 신호(G[k])를 출력한다. 이때, 홀수 스테이지(SRk)의 캐리 신호 출력단(CRout)을 통해 다음단 홀수 스테이지(SRk+2)의 제1 입력단(IN1)으로 캐리 신호(CR)를 출력한다. 홀수 스테이지(SRk)에 연결되는 게이트 선(Gk)으로 출력되는 게이트 신호는 짝수 스테이지(SRk+1)의 제3 입력단(IN3)에 전달된다.
제2 입력단(IN2)를 통해 다음단 홀수 스테이지(SRk+2)의 전달신호(CR)가 입력되면, 홀수 스테이지(SRk)의 제1 전압 입력단(Vin1)로 제1 저전압(VSS1)이 공급되고, 제2 전압 입력단(Vin2)로 제2 저전압(VSS2)이 공급된다.
홀수 스테이지(SRk-2, SRk+2)는 클록단(CK)를 통해 외부로부터 제2 클록 신호[CKVB1]가 입력되는 것만 홀수 스테이지(SRk)와 상이하다.
짝수 스테이지(SRk+1)는 제1 입력단(IN1)를 통해 전단 짝수 스테이지(SRk-1)의 전달신호(CR)가 제1 입력단(IN1)에 입력된다. 이후, 홀수 스테이지(SRk)의 게이트 신호 출력단(OUT)를 통해 홀수 스테이지(SRk)의 게이트 신호(G[k])가 제3 입력단(IN3)에 입력된다.
이어서, 클록단(CK)를 통해 외부로부터 제4 클록 신호[CKVB2]가 입력되면, 짝수 스테이지(SRk+1)는 게이트 신호 출력단(OUT)를 통해 게이트 신호(G[k+1])를 출력한다. 이때, 짝수 스테이지(SRk+1)의 캐리 신호 출력단(CRout)을 통해 다음단 짝수 스테이지(SRk+3)의 제1 입력단(IN1)으로 캐리 신호(CR)를 출력한다. 짝수 스테이지(SRk+1)에 연결되는 게이트 선(Gk+1)으로 출력되는 게이트 신호(G[k+1])는 홀수 스테이지(SRk+2)의 제3 입력단(IN3)에 전달된다.
제2 입력단(IN2)를 통해 다음단 짝수 스테이지(SRk+3)의 전달신호(CR)가 입력되면, 짝수 스테이지(SRk+3)의 제1 전압 입력단(Vin1)로 제1 저전압(VSS1)이 공급되고, 제2 전압 입력단(Vin2)로 제2 저전압(VSS2)이 공급된다.
짝수 스테이지(SRk-1, SRk+3)는 클록단(CK)를 통해 외부로부터 제3 클록 신호[CKV2]가 입력되는 것만 짝수 스테이지(SRk+1)과 상이하다.
도 3은 실시 예에 따른 게이트 구동부 중 k번째 스테이지를 확대하여 도시한 회로도이다.
이하, 실시 예에 따른 게이트 구동부 중 제k 스테이지(SRk)의 구조에 대하여 상세하게 설명한다.
제k 스테이지는(SRk)는 버퍼부(210), 충전부(220), 풀업부(230), 캐리부(240), 버퍼 풀다운부(251), 제1 접점 풀다운부(252), 출력 풀다운부(253), 캐리 풀다운부(254), 제1 접점 유지부(261), 제2 접점 유지부(262), 제3 접점 유지부(263), 및 인버터부(270)를 포함한다.
버퍼부(210)는 풀업부(230)에 전단 홀수 스테이지(SRk-2)의 캐리 신호(CR[k-2])를 전달한다. 버퍼부(210)는 제4 트랜지스터(T4), 및 제19 트랜지스터(T19)를 포함할 수 있다. 제4 트랜지스터(T4)는 제3입력단(IN3)에 연결되어 있는 입력단, 제19 트랜지스터의 출력단에 연결되어 있는 제어 단과 제1 접점(Q)에 연결되어 있는 출력 단을 포함한다. 제19 트랜지스터(T19)는 입력단 및 제어단은 제1 입력단(IN1)에 함께 연결(다이오드 연결)되며, 출력단은 제4 트랜지스터(T4)의 제어단에 연결되어 있다.
다이오드 연결된 제19 트랜지스터(T19)를 통해 전단 홀수 스테이지(SRk-2)의 캐리 신호(CR[k-2]) 또는 스캔 개시신호가 제4 트랜지스터(T4)의 제어단에 인에이블 레벨로 인가되면, 제4트랜지스터(T4)의 제어단과 출력단 사이에는 전위 차이가 발생한다. 예를 들어, 제4 트랜지스터(T4)의 제어단과 출력단 사에의 전위 차이는, 캐리 신호(CR[k-2]) 또는 스캔 개시신호의 인에이블 레벨과 제1 접점(Q)의 로우 레벨(Vss2)간의 차이다. 이하, 제4트랜지스터(T4)의 제어단과 출력단 사이의 전위 차는 제1 전압(V1)이다.
제4트랜지스터(T4)의 제어단과 출력단 사이의 전위 차이가 발생한 상태에서, 짝수 스테이지(SRk-1)의 출력 신호(Gout[k-1])가 제4 트랜지스터(T4)의 입력단에 인가되면 제4 트랜지스터(T4)는 부트스트랩(Bootstrap)되어 제4 트랜지스터(T4)의 제어단과 출력단 사이의 전위 차는 제1 전압(V1)에서 제2 전압(V2)으로 부스팅된다. 따라서, 제4 트랜지스터(T4)의 전류 구동 능력은 부스팅된 제2 전압(V2)만큼 커진다.
충전부(220)는 버퍼부(210)가 제공하는 짝수 스테이지(SRk-1) 캐리 신호(CR[k-1])에 응답하여 제1 충전 전압(V3)으로 미리 충전(precharge)한다. 충전부(220)의 일단은 제1 접점(Q)과 연결되고, 타단은 게이트 신호의 출력 접점(O)과 연결된다. 충전부(220)는 짝수 스테이지(SRk-1) 출력신호(Gout[k-1])의 고전압에 대응하는 제1 충전 전압(V3)을 미리 충전한다.
풀업부(230)는 게이트 신호를 출력한다. 풀업부(230)는 제1 트랜지스터(T1)를 포함할 수 있다. 제1 트랜지스터(T1)는 제1 접점(Q)에 연결되어 있는 제어단, 클록단(CK)와 연결되어 있는 입력단 및 출력 접점(O)에 연결되어 있는 출력단을 포함한다. 출력 접점(O)은 게이트 신호 출력단(OUT)에 연결된다. 제1 트랜지스터(T1)의 제어단에 제1 충전전압(V3)이 인가된 상태에서 클록단(CK)에 클록 신호[CKVB1]의 고전압이 수신되면 제1 접점(Q)은 제1 충전전압(V3)에서 부스팅 전압(VBT)으로 부스팅 된다. 즉, 제1 접점(Q)은 먼저 제1 충전전압(V3)으로 상승하고, 이어 부스팅 전압(VBT)으로 다시 상승한다.
풀업부(230)의 제어 단에 부스팅 전압(VBT)이 인가되는 동안, 풀업부(230)는 클록 신호[CK]의 고전압을 제k 게이트 신호(G[k])의 고전압으로 출력한다. 제k 게이트 신호(G[k])는 출력 접점(O)에 연결되어 있는 게이트 신호 출력단(OUT)를 통하여 출력된다.
캐리부(240)는 캐리 신호(CR[k])를 출력한다. 캐리부(240)는 제15 트랜지스터(T15)를 포함할 수 있다. 제15 트랜지스터(T15)는 제1 접점(Q)에 연결되어 있는 제어단, 클록단(CK)에 연결되어 있는 입력단, 및 제3 접점(R)에 연결되어 있는 출력단을 포함한다. 제3 접점(R)은 캐리 신호 출력단(CRout)에 연결된다. 제15 트랜지스터(T15)는 제어단과 출력단을 연결하는 커패시터(Capacitor)를 더 포함할 수 있다. 캐리부(240)는 제1 접점(Q)에 고전압이 인가되면 클록단(CK)에 수신된 클록 신호[CK]의 고전압을 제k 캐리 신호(CR[k])로 출력한다. 제k 캐리 신호(CR[k])는 제3 접점(R)에 연결되어 있는 캐리 신호 출력단(CRout)를 통하여 출력되고, 제k 캐리 신호(CR[k])는 제4 트랜지스터(T4)는 본단 스테이지(SRk)의 제18 트랜지스터의 제어단에 전달된다.
버퍼 풀다운부(251)는 본단 스테이지(SRk)의 캐리 신호(CR[k])에 응답하여 전단 홀수 스테이지(SRk-2)의 캐리 신호(CR[k-2])를 제2 저전압(VSS2)으로 풀-다운(pull-down)한다. 버퍼 풀다운부(251)는 제18 트랜지스터(T18)를 포함한다. 제18 트랜지스터(T18)는 본단 스테이지(SRk)의 캐리 신호 출력단(CRout)에 연결된 제어단, 제4 트랜지스터(T4)의 제어단에 연결된 입력단, 및 제2 저전압(Vss2)에 연결된 출력단을 포함할 수 있다.
제1 접점 풀다운부(252)는 제1 접점(Q)의 고전압을 제2 저전압(VSS2)으로 풀-다운한다. 제1 접점 풀다운부(252)는 제9 트랜지스터(T9)를 포함할 수 있다. 제9 트랜지스터(T9)는 제2 입력단(IN2)에 연결되어 있는 제어 단, 제1 접점(Q)에 연결되어 있는 입력 단 및 제2 전압 입력단(Vin2)에 연결되어 있는 출력 단을 포함한다. 제1 접점 풀다운부(252)는 다음단 홀수 스테이지(SRk+2)의 캐리 신호(CR[k+2])가 인가되면, 제1 접점(Q)의 전압을 제2 전압 입력단(Vin2)에 인가되는 제2 저전압(VSS2)으로 풀-다운시킨다. 따라서, 제1 접점(Q)의 전압은 제1 충전전압(V3)에서 부스팅 전압(VBT)으로 상승하였다가 제2 저전압(VSS2)으로 떨어진다.
출력 풀다운부(253)는 본단 스테이지(SRk)의 게이트 신호(G[k])을 풀-다운(pull-down)한다. 출력 풀다운부(253)는 제2 트랜지스터(T2)를 포함할 수 있다. 제2 트랜지스터(T2)는 제2 입력단(IN2)에 연결되어 있는 제어단, 출력 접점(O)에 연결되어 있는 입력단, 및 제1 전압 입력단(Vin1)에 연결되어 있는 출력단을 포함한다. 출력 풀다운부(253)는 제2 입력단(IN2)에 다음 홀수 스테이지(SRk+2)의 캐리 신호(CR[k+2])가 수신되면 출력 접점(O)의 전압을 제1 전압 입력단(Vin1)에 인가되는 제1 저전압(VSS1)으로 풀-다운한다.
캐리 풀다운부(254)는 본단 스테이지(SRk)의 케리 신호(CR[k])을 풀-다운(pull-down)한다. 캐리 풀다운부(254)는 제17 트랜지스터(T17)를 포함할 수 있다. 제17 트랜지스터(T17)는 제2 입력단(IN2)에 연결되어 있는 제어단, 제3 접점(R)에 연결되어 있는 입력단, 및 제2 전압 입력단(Vin2)에 연결되어 있는 출력단을 포함한다. 캐리 풀다운부(235)는 제2 입력단(IN2)에 다음 홀수 스테이지(SRk+2)의 캐리 신호(CR[k+2])가 수신되면 캐리 신호(CR[k])의 전압을 제2 전압 입력단(Vin2)에 인가되는 제2 저전압(VSS2)으로 풀-다운한다.
제1 접점 유지부(261)는 제1 접점(Q)의 전압을 유지한다. 제1 접점 유지부(261)는 제10 트랜지스터(T10)를 포함할 수 있다. 제10 트랜지스터(T10)는 제2 접점(N)에 연결되어 있는 제어단, 제1 접점(Q)에 연결되어 있는 입력단, 및 제2 전압 입력단(Vin2)에 연결되어 있는 출력단을 포함한다. 제1 접점 유지부(261)는 제2 접점(N)의 신호에 응답하여 제1 접점(Q)의 전압을 제2 저전압(VSS2)으로 유지한다.
제2 접점 유지부(262)는 출력 접점(O)의 전압을 유지한다. 제2 접점 유지부(262)는 제3 트랜지스터(T3)를 포함할 수 있다. 제3 트랜지스터(T3)는 제2 접점(N)에 연결되어 있는 제어단, 출력 접점(O)에 연결되어 있는 입력 전극, 및 제1 전압 입력단(Vin1)에 연결되어 있는 출력 전극을 포함한다. 제2 접점 유지부(262)는 제2 접점(N)의 신호에 응답하여 출력 접점(O)의 전압을 제1 전압 입력단(Vin1)에 인가되는 상기 제1 저전압(VSS1)으로 유지한다. 제2 접점 유지부(262)에 의해 제1 저전압(VSS1)으로 풀-다운된 출력 접점(O)의 전압을 좀 더 안정적으로 유지할 수 있으며, 경우에 따라 제2 접점 유지부(262)는 생략될 수 있다.
제3 접점 유지부(263)는 제3 접점(R)의 전압을 유지한다. 제3 접점 유지부(263)는 제11 트랜지스터(T11)를 포함할 수 있다. 제11 트랜지스터(T11)는 제2 접점(N)에 연결되어 있는 제어 단, 제3 접점(R)에 연결되어 있는 입력 단 및 제2 전압 입력단(Vin2)에 연결되어 있는 출력 단을 포함한다. 제3 접점 유지부(263)는 제2 접점(N)의 신호에 응답하여 제3 접점(R)의 전압을 제2 저전압(VSS2)으로 유지한다.
인버터부(270)는 본단 스테이지(SRk)의 캐리 신호(CR[k])의 출력 구간 이외의 구간 동안 제2 접점(N)에 수신된 클록 신호[CK]와 위상이 동일한 신호를 인가한다. 인버터부(270)는 제12 트랜지스터(T12), 제7 트랜지스터(T7), 제13 트랜지스터(T13) 및 제8 트랜지스터(T8)를 포함할 수 있다.
제12 트랜지스터(T12)는 클록단(CK)에 다이오드연결되어 있는 제어단과 입력단, 및 제13 트랜지스터(T13)의 입력 단자 및 제7 트랜지스터(T7)의 제어단과 연결되어 있는 출력단을 포함한다. 제7 트랜지스터(T7)는 제13 트랜지스터(T13)의 입력단과 제12 트랜지스터(T12)의 출력단에 연결되어 있는 제어단, 클록단(CK)에 연결되어 있는 입력단 및 제8 트랜지스터(T8)의 입력단과 연결되어 있는 출력단을 포함한다. 제7 트랜지스터(T7)의 출력단은 제2 접점(N)에 연결된다. 제13 트랜지스터(T13)는 제3 접점(R)에 연결되어 있는 제어단, 제12 트랜지스터(T12)의 출력단과 연결되어 있는 입력단, 및 제2 전압 입력단(Vin2)에 연결되어 있는 출력 단자를 포함한다. 제8 트랜지스터(T8)는 제3 접점(R)에 연결되어 있는 제어단, 제2 접점(N)에 연결되어 있는 입력단, 및 제2 전압 입력단(Vin2)에 연결되어 있는 출력단을 포함한다.
인버터부(270)는 제3 접점(R)에 고전압이 인가되는 동안에, 클록단(CK)에 수신된 클록 신호[CK]를 제2 전압 입력단(Vin2)에 인가된 제2 저전압(VSS2)으로 방전한다. 즉, 제3 접점(R)의 고전압에 응답하여 제8 및 제13 트랜지스터들(T8, T13)은 턴-온 되고 이에 따라 클록 신호[CK]는 제2 저전압(VSS2)으로 방전된다. 따라서, 인버터부(270)의 출력 접점인 제2 접점(N)은 제n 게이트 신호(G[n])가 출력되는 동안 제2 저전압(VSS2)으로 유지된다.
도 4는 실시 예에 따른 게이트 구동부의 동작을 나타낸 타이밍도 이다.
이하, 도 4를 이용하여 실시 예에 따른 게이트 구동부(500)의 동작에 대해서 설명한다.
시점(t1)에서, 다이오드 연결된 제19 트랜지스터(T19)를 통해 전단 홀수 스테이지(SRk-2)의 캐리 신호(CR[k-2]) 또는 스캔 개시신호[STVP]가 제4 트랜지스터(T4)의 제어단에 인에이블 레벨로 인가된다. 따라서, 제4트랜지스터(T4)의 제어단과 출력단 사이에는 전위 차이가 제1 전압(V1)만큼 발생한다.
시점(t2)에서, 짝수 스테이지(SRk-1)의 출력 신호(Gout[k-1])가 제4 트랜지스터(T4)의 입력단에 인가되면 제4 트랜지스터(T4)의 제어단과 출력단 사이의 전위 차는 제1 전압(V1)에서 제2 전압(V2)으로 부스팅된다. 또한, 충전부(220)는 짝수 스테이지(SRk-1) 출력신호(Gout[k-1])의 고전압에 대응하는 제1 충전 전압(V3)으로 미리 충전(precharge)한다.
시점(t3)에서, 제1 트랜지스터(T1)의 클록단(CK)에 클록 신호[CKVB1]의 고전압이 수신되면 충전부(220)의 커플링에 의해 제1 접점(Q)의 전압은 부스팅 전압(VBR)만큼 부트스트랩(Bootstrap)된다. 제1 접점(Q)이 부스트되는 동안, 풀업부(230)는 클록 신호[CKVB1]의 고전압을 제k 게이트 신호(G[k])의 고전압으로 출력한다. 캐리부(240)는 제1 접점(Q)에 고전압이 인가되면 클록단(CK)에 수신된 클록 신호[CKVB1]의 고전압을 제k 캐리 신호(CR[k])로 출력한다. 또한, 버퍼 풀다운부(251)는 본단 스테이지(SRk)의 캐리 신호(CR[k])에 응답하여 전단 홀수 스테이지(SRk-2)의 캐리 신호(CR[k-2])를 제2 저전압(VSS2)으로 풀-다운(pull-down)한다.
시점(t5)에서, 제1 접점 풀다운부(252)는 제1 접점(Q)의 고전압을 제2 저전압(VSS2)으로 풀-다운한다. 또한, 출력 풀다운부(253)는 본단 스테이지(SRk)의 게이트 신호(G[k])을 풀-다운(pull-down)한다. 또한, 캐리 풀다운부(254)는 본단 스테이지(SRk)의 케리 신호(CR[k])을 풀-다운(pull-down)한다.
도 5(a)는 종래의 게이트 구동부의 동작 특성을 도시한 것이고, 도 5(b)는 실시 예에 따른 게이트 구동부의 동작 특성을 도시한 것이다.
이하, 도 5(a) 및 도 5(b)를 이용하여 실시 예에 따른 게이트 구동부의 동작 특성에 대해서 설명한다.
가로축은 시간을 나타내고, 세로축은 제k 스테이지의 제1 접점(Q)의 전압 및 출력 접점(O)의 전압을 나타낸다.
도 5(a)를 참조하면, 시점(t1)에서, 이전 스테이지의 전달신호가 하이 레벨로 변경됨에 따라 제1 접점(Q)의 전압이 약 9V로 상승하여 미리 충전한다. 시점(t3)에서, 클록신호가 입력되면, 제1 트랜지스터(T1)의 출력단으로 게이트 전압이 출력되고, 부트스트랩으로 인하여 제1 접점(Q)의 전압은 시점(t1)의 10V보다 더욱 상승한 약 30V가 된다.
도 5(b)를 참조하면, 시점(t1)에서, 전단 홀수 스테이지(SRk-2)의 고전압의 캐리 신호(CR[k-2])가 인가되어 제4트랜지스터(T4)의 제어단은 인에이블 레벨의 전압이 인가된다.
시점(t2)에서, 짝수 스테이지(SRk-1)의 출력 신호(Gout[k-1])가 제4 트랜지스터(T4)의 입력단에 인가되면 제4 트랜지스터(T4)의 제어단과 출력단 사이의 전압은 제1 전압(V1)에서 제2 전압(V2)으로 부스팅된다. 따라서, 제4 트랜지스터(T4)의 전류 구동 능력은 부스팅된 만큼 높아진다. 또한, 충전부(220)는 약14V로 미리 충전(precharge)한다.
시점(t3)에서, 클록단(CK)에 클록 신호[CKVB1]가 하이 레벨로 상승하면, 충전부(220)의 커플링에 이해 제1 접점(Q)의 전압이 부스팅 되어 제1 접점(Q)의 전압은 시점(t1)의 10V보다 더욱 상승한 약 40V가 된다.
따라서, 종래 약 9V에서 약 14V로 미리 충전의 마진이 상승하였고, 제1 접점(Q)의 부트스트랩된 전압이 종래의 약30V에서 약 40V로 상승되어 회로 안정성이 증대 될 수 있다. 또한, 출력 접점(O)의 상승 시간도 감소되는 효과가 있다.
아울러, 제1 접점(Q)이 부트스트래핑 되는 시간이 종래에는 시점(t1)에서 시점(t3)까지 이전 스테이지의 캐리 신호CR[N-2]가 인가되는 반면, 실시 예에서는 종래 부트스트래핑 되는 시간이 절반이고, 제4트랜지스터(T4)의 입력단에 짝수 스테이지(SRk-1)의 출력 신호(Gout[k-1])가 인가되어 종래보다 제4 트랜지스터(T4)의 High VDS 영향성은 감소 된다.
도 6은 다른 실시 예에 따른 게이트 구동부 중 k번째 스테이지를 확대하여 도시한 회로도이다.
이하, 도 6을 이용하여 다른 실시 예에 따른 k번째 스테이지를 설명한다.
다른 실시 예에 따른 k번째 스테이지는 실시 예에 따른 k번째 스테이지의 제9 트랜지스터(T9)의 출력 단이 제2 전압 입력단(Vin2)에 연결되어 있는 것과 비교하여, 제9 트랜지스터(T9)의 출력 단은 제1 전압 입력단(Vin1)에 연결된 것이 상이하다. 또한, 제10 트랜지스터(T10), 제13 트랜지스터(T13), 제8 트랜지스터(T8), 제3 트랜지스터(T3), 제2 트랜지스터(T2), 및 제17 트랜지스터(T17)의 출력 단은 제1 전압 입력단(Vin1)에 연결된 것이 상이하다.
이상에서 본 발명의 일 실시 예에 대하여 설명하였으나, 본 발명의 사상은 본 명세서에 제시되는 실시 예에 제한되지 아니하며, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서, 구성요소의 부가, 변경, 삭제, 추가 등에 의해서 다른 실시 예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 권리범위 내에 든다고 할 것이다.
100: 표시 장치
300: 표시 영역
210: 버퍼부
220: 충전부
230: 풀업부
240: 캐리부
251: 버퍼 풀다운부
252: 제1 접점 풀다운부
253: 출력 풀다운부
254: 캐리 풀다운부
261: 제1 접점 유지부
262: 제2 접점 유지부
263: 제3 접점 유지부
400: 인쇄 회로 기판
450: 가요성 인쇄 회로막
460: 데이터 드라이버 IC
500: 제1 게이트 구동부
550: 제2 게이트 구동부

Claims (12)

  1. 클록 신호를 인가받고, 게이트 신호 및 캐리 신호를 각각 출력하는 복수의 스테이지를 포함하고,
    상기 복수의 스테이지 중 하나는,
    일단과 제어단이 연결되고, 전전단 스테이지의 캐리 신호가 상기 일단과 제어단으로 입력되는 제1 트랜지스터; 및
    일단에는 전단 스테이지의 게이트 신호가 입력되고, 제어단은 상기 제1 트랜지스터의 타단과 연결되며, 출력단은 제1 접점에 연결된 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터를 통해 상기 전전단 스테이지의 캐리 신호가 상기 제2 트랜지스터의 제어단에 인가되고, 상기 제2 트랜지스터의 상기 일단에 상기 전단 스테이지의 게이트 신호가 입력되며,
    상기 제2 트랜지스터의 제어단과 출력단의 전압 차이는 상기 전단 스테이지의 게이트 신호의 인에이블 시점에 부스팅되고,
    상기 제1 접점의 전압은 상기 클록 신호의 상승 시점에 부스팅되는 게이트 회로.
  2. 제1항에 있어서,
    상기 제1 접점에 연결된 제어단, 및 클록 신호가 인가되는 입력단을 포함하는 제3트랜지스터; 및
    상기 제1 접점과 상기 제3 트랜지스터의 타단에 연결된 커패시터를 포함하고,
    상기 커패시터는 상기 전단 스테이지의 게이트 신호의 인에이블 시점에, 상기 전단 스테이지의 상기 게이트 신호에 대응하여 미리 충전되고, 상기 클록 신호의 상승 시점에 부스팅되는 게이트 회로.
  3. 제2항에 있어서,
    상기 클록 신호가 인가되는 일단, 상기 제1 접점에 연결된 제어단을 포함하는 제4 트랜지스터를 포함하고,
    상기 제4 트랜지스터에 인가되는 상기 클록 신호에 대응하는 본단 스테이지의 캐리 신호가 생성되는 게이트 회로.
  4. 제3항에 있어서,
    상기 제2 트랜지스터의 제어단에 연결된 일단, 상기 본단 스테이지의 캐리 신호가 입력되는 제어단, 및 저전압이 인가되는 타단을 포함하는 제5 트랜지스터를 포함하고,
    상기 제5 트랜지스터는 상기 본단 스테이지의 캐리 신호에 따라 상기 제2 트랜지스터의 제어단에 상기 저전압을 인가하는 게이트 회로.
  5. 클록 신호를 인가받고, 게이트 신호 및 캐리 신호를 각각 출력하는 복수의 스테이지를 포함하고, 상기 복수의 스테이지 중 하나는, 일단과 제어단이 연결되고, 전전단 스테이지의 캐리 신호가 상기 일단과 제어단으로 입력되는 제1 트랜지스터; 및 일단에는 전단 스테이지의 게이트 신호가 입력되고, 제어단은 상기 제1 트랜지스터의 타단과 연결되며, 출력단은 제1 접점에 연결된 제2 트랜지스터를 포함하는 게이트 회로의 구동방법에 있어서,
    상기 제1 트랜지스터를 통해 상기 전전단 스테이지의 캐리 신호가 상기 제2 트랜지스터의 제어단에 인가되는 단계;
    상기 제1 트랜지스터의 제어단과 출력단의 전압차이가 발생하는 단계;
    상기 제2 트랜지스터의 상기 일단에 상기 전단 스테이지의 상기 게이트 신호가 입력되는 단계;
    상기 제2 트랜지스터의 제어단과 출력단의 전압 차이가 상기 전단 스테이지의 게이트 신호의 인에이블 시점에 부스팅되는 단계; 및
    상기 제1 접점의 전압이 상기 클록 신호의 상승 시점에 부스팅 되는 단계
    를 포함하는 게이트 회로의 구동방법.
  6. 제5항에 있어서,
    상기 제1 접점에 연결된 제어단, 및 클록 신호가 인가되는 입력단을 포함하는 제3트랜지스터, 및 상기 제3 트랜지스터의 상기 제어단과 상기 제3 트랜지스터의 타단에 연결된 커패시터를 포함하고,
    상기 커패시터가 상기 전단 스테이지의 게이트 신호의 인에이블 시점에, 상기 전단 스테이지의 상기 게이트 신호에 대응하여 미리 충전되는 단계; 및
    상기 커패시터가 상기 클록 신호의 상승 시점에 부스팅 되는 단계
    를 포함하는 게이트 회로의 구동방법.
  7. 제6항에 있어서,
    상기 클록 신호가 인가되는 일단, 상기 제1 접점에 연결된 제어단을 포함하는 제4트랜지스터를 포함하고,
    상기 제4 트랜지스터에 인가되는 상기 클록 신호에 대응하는 본단 스테이지의 캐리 신호가 생성되는 단계
    를 포함하는 회로의 구동방법.
  8. 제7 항에 있어서,
    상기 제2 트랜지스터의 제어단에 연결된 일단, 상기 본단 스테이지의 캐리 신호가 입력되는 제어단, 및 저전압이 인가되는 타단을 포함하는 제5 트랜지스터를 포함하고,
    상기 제5 트랜지스터는 상기 본단 스테이지의 캐리 신호에 따라 상기 제2 트랜지스터의 제어단에 상기 저전압을 인가하는 단계
    를 포함하는 게이트 회로의 구동방법.
  9. 대응되는 게이트 선에 연결되는 복수의 화소를 포함하는 표시부, 및 클록 신호를 인가받고, 상기 게이트 선으로 게이트 신호를 출력하는 복수의 스테이지를 포함하는 게이트 구동부를 포함하는 표시 장치에 있어서,
    상기 복수의 스테이지는,
    상기 스테이지 중 하나는,
    일단과 제어단이 연결되고, 전전단 스테이지의 캐리 신호가 상기 일단과 제어단으로 입력되는 제1 트랜지스터; 및
    일단에는 전단 스테이지의 게이트 신호가 입력되고, 제어단은 상기 제1 트랜지스터의 타단과 연결되며, 출력단은 제1 접점에 연결된 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터를 통해 상기 전전단 스테이지의 캐리 신호가 상기 제2 트랜지스터의 제어단에 인가되고, 상기 제2 트랜지스터의 상기 일단에 상기 전단 스테이지의 게이트 신호가 입력되며,
    상기 제2 트랜지스터의 제어단과 출력단의 전압 차이는 상기 전단 스테이지의 게이트 신호의 인에이블 시점에 부스팅되고,
    상기 제1 접점의 전압은 상기 클록 신호의 상승 시점에 부스팅되는 표시장치.
  10. 제9항에 있어서,
    상기 제1 접점에 연결된 제어단, 및 클록 신호가 인가되는 입력단을 포함하는 제3 트랜지스터; 및
    상기 제1 접점과 상기 제3 트랜지스터의 타단에 연결된 커패시터를 포함하고,
    상기 커패시터는 상기 전단 스테이지의 게이트 신호의 인에이블 시점에, 상기 전단 스테이지의 상기 게이트 신호에 대응하여 미리 충전되고, 상기 클록 신호의 상승 시점에 부스팅되는 표시장치.
  11. 제10항에 있어서,
    상기 클록 신호가 인가되는 일단, 상기 제1 접점에 연결된 제어단을 포함하는 제4 트랜지스터를 포함하고,
    상기 제4 트랜지스터에 인가되는 상기 클록 신호에 대응하는 본단 스테이지의 캐리 신호가 생성되는 표시장치.
  12. 제11항에 있어서,
    상기 제2 트랜지스터의 제어단에 연결된 일단, 상기 본단 스테이지의 캐리 신호가 입력되는 제어단, 및 저전압이 인가되는 타단을 포함하는 제5 트랜지스터를 포함하고,
    상기 제5 트랜지스터는 상기 본단 스테이지의 캐리 신호에 따라 상기 제2 트랜지스터의 제어단에 상기 저전압을 인가하는 표시장치.
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