KR102765723B1 - 초접합 트랜지스터 디바이스를 동작시키기 위한 방법 - Google Patents

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Abstract

초접합 트랜지스터 디바이스를 동작시키기 위한 방법 및 트랜지스터 배열이 개시된다. 이 방법은 초접합 트랜지스터 디바이스를 다이오드 상태에서 동작시키는 단계를 포함하고, 여기서, 초접합 트랜지스터 디바이스를 다이오드 상태에서 동작시키는 단계는, 트랜지스터 디바이스의 적어도 하나의 트랜지스터 셀(10)의 드리프트 영역(11)과, 드리프트 영역(11)의 도핑 유형과는 상보적인 도핑 유형의 보상 영역(21) 사이에 0과는 상이한 바이어스 전압(VDEP)을 인가하는 단계를 포함한다. 보상 영역(21)은 드리프트 영역(11)에 인접하고, 바이어스 전압(VDEP)의 극성은 드리프트 영역(11)과 보상 영역(21) 사이의 pn 접합이 역방향 바이어스되도록 하는 것이다.

Description

초접합 트랜지스터 디바이스를 동작시키기 위한 방법{METHOD FOR OPERATING A SUPERJUNCTION TRANSISTOR DEVICE}
본 개시내용은 대체로 트랜지스터 디바이스를 동작시키기 위한 방법에 관한 것으로, 특히 초접합 트랜지스터 디바이스를 능동 정류기(active rectifier)로서 동작시키기 위한 방법에 관한 것이다.
다양한 종류의 전자 회로는 정류기 요소를 포함한다. 스위치형 모드 전력 변환기(벅 변환기, 부스트 변환기, 플라이백 변환기, 공진 변환기 등) 또는 유도성 부하(모터, 자기 밸브 등)를 구동하기 위한 구동 회로에서 정류기 요소는 인덕터가 정류(commutate)하는 것을 허용하는데 이용된다. 많은 응용에서, MOSFET은, 동기 증류기 요소(synchronous rectifier element)라고도 지칭되는 능동 정류기 요소로서 이용된다. MOSFET을 동기 정류기로서 동작시키는 것은, MOSFET 양단의 전압이 제1 극성을 가질 때 MOSFET을 스위칭 온하여 MOSFET이 순방향 도통 상태에서 동작하게 하고, 전압의 극성이 제1 극성과는 반대의 제2 극성으로 변하기 전에 MOSFET을 스위칭 오프하고, MOSFET 양단의 전압이 제2 극성을 가질 때 MOSFET을 다이오드 상태에서 동작시키는 것을 포함할 수 있다. MOSFET은, 내부 바디 다이오드(body diode)가 순방향 바이어스되고 MOSFET이 스위칭 오프될 때, 다이오드 상태에서 동작한다.
MOSFET이 다이오드 상태에서 동작할 때, MOSFET의 드리프트 영역에는 n형 전하 캐리어(전자) 및 p형 전하 캐리어(정공) 양쪽 모두를 포함하는 전하 캐리어 플라즈마가 존재한다. MOSFET 양단의 전압의 극성이 변화하여 바디 다이오드가 역방향 바이어스되면, MOSFET이 차단되기 전에 이들 전하 캐리어들이 제거되어야 한다. 이들 주입된 전하 캐리어를 제거하는 것은, (때때로 Qinj-losses라고도 하는) 손실과 연관된다. 또한, 플라즈마를 형성하는 전하 캐리어들이 제거되어, MOSFET이 차단되고, 차단 MOSFET 양단의 전압이 증가함에 따라 드리프트 영역에는 공핍 영역(공간 전하 영역)이 형성된다. 이 공핍 영역을 형성하는 것은, 드리프트 영역 및 바디 영역에서의 도펀트 원자의 이온화, 및 그에 따라 드리프트 및 바디 영역에서의 전하 캐리어의 저장과 연관된다. 초접합 디바이스에서, 공핍 영역은 또한, 드리프트 영역에 인접한 보상 영역에서 확장되고, 드리프트 영역의 도핑 유형과는 상보적인 도핑 유형을 갖는다. 초접합 디바이스의 드리프트 및 바디 영역과 보상 영역을 충전하는 것은, (때때로 Qoss-loss라고도 하는) 손실과 연관되고, 여기서, 디바이스에 저장된 전하 캐리어의 양이 높을수록 및/또는 바디 다이오드를 역방향 바이어스하는 전압의 전압 레벨이 높을수록 이들 손실이 더 높아진다. MOSFET을 다이오드 상태로부터 차단 상태로 정류시키는 것과 연관된 전체 손실은 때때로 역방향 회복 손실(Qrr-loss)이라고 한다.
초접합 MOSFET에서, 디바이스를 다이오드 상태로부터 차단 상태로 정류시키는 것과 연관된 손실은 특히 높아서 초접합 MOSFET이 정류기로서 적합한 것으로 간주되지 않는다. 초접합 MOSFET 등의 초접합 트랜지스터 디바이스에서 역방향 회복 손실을 감소시킬 필요가 있다.
한 예는 방법에 관한 것이다. 이 방법은 초접합 트랜지스터 디바이스를 다이오드 상태에서 동작시키는 단계를 포함하고, 초접합 트랜지스터 디바이스를 다이오드 상태에서 동작시키는 단계는, 트랜지스터 디바이스의 적어도 하나의 트랜지스터 셀의 드리프트 영역과, 드리프트 영역의 도핑 유형과는 상보적인 도핑 유형의 보상 영역 사이에, 0과는 상이한 바이어스 전압을 인가하는 단계를 포함하며, 여기서, 보상 영역은 드리프트 영역에 인접하고, 바이어스 전압의 극성은 드리프트 영역과 보상 영역 사이의 pn 접합이 역방향 바이어스되도록 하는 것이다.
또 다른 예는 트랜지스터 배열에 관한 것이다. 트랜지스터 배열은, 바이어스 노드에 결합된 바이어스 영역 및 소스 영역, 바디 영역 및 드리프트 영역을 포함하는 적어도 하나의 트랜지스터 셀을 갖는 트랜지스터 디바이스, 및 바이어스 영역과 바이어스 노드(Q) 사이에 접속된 제1 전자 스위치를 포함하고, 여기서, 트랜지스터 디바이스 및 제1 전자 스위치는 공통 반도체 바디에 통합된다.
이하, 도면을 참조하여 예를 설명한다. 도면들은 소정의 원리를 예시하는 역할을 하며, 이들 원리를 이해하는데 필요한 양태들만이 예시된다. 도면은 축척비율에 따라 그려진 것은 아니다. 도면에서 동일한 참조 문자들은 유사한 피쳐들을 나타낸다.
도 1은 한 예에 따른 초접합 트랜지스터 디바이스를 갖는 트랜지스터 배열을 도시한다;
도 2는 도 1에 도시된 유형의 초접합 트랜지스터 디바이스의 한 예의 수평 단면도를 도시한다;
도 3은 도 1에 도시된 초접합 트랜지스터 디바이스의 한 변형을 도시한다;
도 4a 및 도 4b는, 도 1 및 도 3에 나타낸 유형의 초접합 트랜지스터 디바이스의 등가 회로도를 도시한다;
도 5는 트랜지스터 디바이스가 정류기 요소로서 이용되는 전자 회로의 한 예를 나타낸다;
도 6은 도 5에 도시된 전자 회로에서 초접합 트랜지스터 디바이스를 동작시키기 위한 방법의 한 예를 나타내는 신호 파형을 도시한다;
도 7a 및 도 7b는 도 5에 도시된 전자 회로에서 초접합 트랜지스터 디바이스를 동작시키기 위한 방법의 또 다른 예를 나타내는 신호 파형을 도시한다;
도 8a는 동일한 반도체 바디에 통합된 초접합 트랜지스터 디바이스 및 제1 전자 스위치의 한 예를 나타낸다;
도 8b는 도 8a에 도시된 트랜지스터 배열의 회로도를 도시한다;
도 8c는 도 8a에 도시된 트랜지스터 디바이스의 한 변형을 나타낸다;
도 9는, 도 8에 나타낸 트랜지스터 배열을 도 5에 도시된 유형의 전자 회로에서의 정류기 요소로서 동작시키는 방법의 한 예를 나타내는 신호 파형을 도시한다;
도 10a는 도 8에 도시된 트랜지스터 배열의 한 변형을 도시한다;
도 10b는 도 10a에 도시된 트랜지스터 디바이스의 한 변형을 도시한다;
도 11은 도 8에 도시된 트랜지스터 배열의 또 다른 변형을 도시한다;
도 12는, 초접합 트랜지스터 디바이스, 제1 전자 스위치 및 제2 전자 스위치를 갖춘 트랜지스터 배열을 나타낸다;
도 13a 및 도 13b는 도 12에 도시된 유형의 트랜지스터 배열의 등가 회로도를 나타낸다;
도 14는, 하나의 반도체 바디에 통합된 초접합 트랜지스터 디바이스, 제1 전자 스위치 및 제2 전자 스위치를 갖는 트랜지스터 배열의 한 예를 나타낸다;
도 15는 도 14에 도시된 트랜지스터 배열의 한 변형을 도시한다;
도 16은, 초접합 트랜지스터 디바이스, 제1 전자 스위치 및 제2 전자 스위치가 통합된 반도체 바디의 수직 단면도를 도시한다;
도 17은 도 16에 도시된 트랜지스터 배열의 수평 단면도를 도시한다;
도 18은 도 17에 도시된 트랜지스터 배열의 한 변형을 도시한다;
도 19는, 초접합 트랜지스터 디바이스, 제1 전자 스위치 및 제2 전자 스위치가 통합된 반도체 바디의 또 다른 예의 수직 단면도를 도시한다; 및
도 20은 또 다른 예에 따른 트랜지스터 배열을 도시한다.
이하의 상세한 설명에서, 첨부된 도면들을 참조한다. 도면은 설명의 일부를 형성하고 예시의 목적으로 본 발명이 어떻게 이용되고 구현될 수 있는지의 예를 도시한다. 달리 구체적으로 언급되지 않는 한, 본 명세서에 설명된 다양한 실시예의 피쳐들은 서로 결합될 수 있다는 것을 이해해야 한다.
도 1은 트랜지스터 디바이스를 갖는 트랜지스터 배열(1)을 개략적으로 나타낸다. 더 구체적으로, 도 1은 트랜지스터 디바이스 하나의 예의 수직 단면도 및 트랜지스터 배열의 다른 디바이스들의 회로 심볼을 도시한다. 트랜지스터 디바이스는, 제1 표면(101) 및 제1 표면(101)과 대향하는 제2 표면(102)을 갖는 반도체 바디(100)를 포함한다. 제2 표면(102)은, 제1 표면(101)으로부터 반도체 바디(100)의 수직 방향(z)으로 이격되어 있다. "수직 방향(z)"는 제1 및 제2 표면(101, 102)에 수직인 방향이다. 한 예에 따르면, 반도체 바디(100)는 단결정 반도체 재료를 포함한다. 단결정 반도체 재료의 예는, 실리콘(Si), 실리콘 탄화물(SiC), 갈륨 비소(GaAs), 갈륨 질화물(GaN) 등을 포함하지만, 이것으로 제한되는 것은 아니다.
도 1을 참조하면, 트랜지스터 디바이스는 복수의 트랜지스터 셀(10)을 포함한다(여기서, 이들 트랜지스터 셀들의 윤곽은 도 1에서 파선 및 점선으로 도시됨). 이들 트랜지스터 셀(10)들 각각은, 제1 도핑 유형(제1 도전형)의 드리프트 영역(11), 제1 도핑 유형의 소스 영역(12), 및 제1 도핑 유형과는 상보적인 제2 도핑 유형(제2 도전형)의 바디 영역(22)을 포함한다. 바디 영역(22)은 소스 영역(12)을 드리프트 영역(11)으로부터 분리한다. 또한, 바디 영역(22)은, 바디 영역(22)과 드리프트 영역(11) 사이에 pn 접합이 형성되도록 드리프트 영역(11)에 인접한다. 또한, 게이트 전극(31)은 바디 영역(22)에 인접하여 배열되고 게이트 유전체(32)에 의해 바디 영역(22)으로부터 유전적으로 절연(dielectrically insulate)된다. 게이트 전극(32)은, 소스 영역(12)과 드리프트 영역(11) 사이의 게이트 유전체(32)를 따라 바디 영역(22)에서 전도성 채널을 제어하는 역할을 한다. 각각의 트랜지스터 셀(10)은 제1 도핑 유형의 드레인 영역(13)을 더 포함한다. 드레인 영역(13)은, 트랜지스터 디바이스의 전류 흐름 방향으로 바디 영역(22)으로부터 이격되고 드리프트 영역(11)에 의해 바디 영역(22)으로부터 분리된다. 도 1에 도시된 트랜지스터 디바이스에서, 전류 흐름 방향은 반도체 바디(100)의 수직 방향과 동일하다. (도 1에서 파선으로 나타낸) 한 예에 따르면, 제1 도핑 유형의 버퍼 영역(14)은 드레인 영역(13)과 드리프트 영역(11) 사이에 배열된다. 버퍼 영역(14)은 예를 들어 드리프트 영역(11)보다 낮은 도핑 농도를 갖는다.
도 1을 참조하면, 트랜지스터 디바이스는 초접합 트랜지스터 디바이스로서 구현될 수 있다. 이 경우, 각각의 트랜지스터 셀(10)은, 드리프트 영역(11)에 인접하고 바디 영역(22)으로부터 분리된 제2 도핑 유형의 보상 영역(21)을 더 포함한다. 도 1에 나타낸 예에서, 각각의 트랜지스터 셀의 보상 영역(21)은, 전기적으로 절연시키는 절연 영역(41)에 의해 각자의 바디 영역(22)(및 각자의 소스 영역(12))으로부터 분리된다. 도 1을 참조하면, 절연 영역(41)은 또한, 보상 영역(21)을 바디 영역(22)에 인접한 드리프트 영역(11)의 섹션으로부터 분리할 수 있다. 한 예에 따르면, 절연 영역(41)은, 산화물, 질화물 등을 포함한다. 도 1에 나타낸 예에서, 트랜지스터 셀(10)의 소스 및 바디 영역들(22, 12)은 반도체 바디(100)의 제1 표면(101)에 가깝게 배열된다. 이 예에서, 절연 영역(41)은, 제1 표면(101)으로부터 반도체 바디(100) 내로 연장되는 트렌치 내에 위치한다. 수직 방향에서, 절연 영역(41)은, 바디 영역(22)을 각자의 보상 영역(21)으로부터 완전히 분리하기 위하여 바디 영역(22)과 드리프트 영역(11) 사이의 pn 접합을 넘어 연장된다.
한 예에 따르면, 반도체 바디(100)는 단결정 실리콘을 포함하고, 개개의 활성 디바이스 영역은, 각자의 도핑 농도가 다음과 같이 요약되는 범위 내에 있도록 구현된다 : 드리프트 영역(11) : 1E15 cm-3 내지 1E17 cm-3; 보상 영역(21) : 1E15 cm-3 내지 1E17 cm-3; 바디 영역(22) : 1E17 cm-3 내지 1E18 cm-3; 소스 영역(12) : 1E18 cm-3 내지 1E21 cm-3; 드레인 영역(13) : 1E18 cm-3 내지 1E21 cm-3; 선택사항적 버퍼 영역(14) : 5E14 cm-3 내지 5E16 cm-3.
도 1을 참조하면, 2개의 이웃하는 트랜지스터 셀(10)의 게이트 전극(31)은 하나의 전극에 의해 형성될 수 있고, 2개의 이웃하는 트랜지스터 셀(10)의 드리프트 영역(11)은 하나의 인접한 반도체 영역에 의해 형성될 수 있고, 2개의 이웃하는 트랜지스터 셀의 보상 영역(21)은 하나의 인접한 반도체 영역에 의해 형성될 수 있고, 트랜지스터 셀(10)들 각각의 드레인 영역(13)(뿐만 아니라 버퍼 영역(14))은 하나의 인접한 반도체 영역에 의해 형성될 수 있다. 트랜지스터 셀(10)들은, 트랜지스터 셀(10)의 게이트 전극(31)이 게이트 노드(G)에 접속되고, 트랜지스터 셀(10)의 소스 영역(12) 및 바디 영역(22)이 소스 노드(S)에 접속되고, 하나 이상의 드레인 영역(13)은 드레인 노드(D)에 접속된다는 점에서 병렬로 접속된다. 게이트 노드(G), 소스 노드(S) 및 드레인 노드(D)는 도 1에 개략적으로 예시되어 있다. 또한, 게이트 노드(G)와 게이트 전극(31) 사이, 및 소스 노드(S)와 드레인 노드(D)와 각자의 능동 디바이스 영역(소스 영역(12), 바디 영역(22) 및 드레인 영역(13)) 사이의 접속은 도 1에 단지 개략적으로 도시되어 있다. 이들 접속들은 제1 및 제2 표면(101, 102)의 상단에 금속화(미도시)를 포함할 수 있다.
상기를 참조하면, 트랜지스터 셀(10)의 바디 영역(22)은 소스 노드(S)에 접속된다. 한 예에 따르면, 바디 영역(22)은 제2 도핑 유형의 컨택 영역(23)을 포함하고, 여기서, 컨택 영역(23)은 바디 영역(22)의 나머지 섹션들보다 고농도 도핑된다. 특히, 컨택 영역(23)은 게이트 유전체(32)에 인접한 바디 영역(22)의 섹션들보다 고농도 도핑된다. 컨택 영역(23)은, 소스 노드(S)와 각자의 바디 영역(22) 사이, 더 구체적으로는, 바디 영역(22)과 소스 금속화(미도시) 사이에 오옴 컨택을 제공하는 역할을 할 수 있다.
도 1을 참조하면, 트랜지스터 디바이스는, 이하에서는 바이어스 노드라고 지칭되는 회로 노드(Q)를 더 포함한다. 소스 노드와는 상이한 바이어스 노드(Q)는, 보상 영역(21)과 드리프트 영역(11) 사이에 전압(VDEP)을 인가하는 역할을 하여, 트랜지스터 디바이스가 (이하에서 더 상세히 설명되는) 다이오드 상태에 있을 때 보상 영역(21)과 드리프트 영역(11) 사이의 pn 접합이 역방향 바이어스되도록 한다.
도 1에 나타낸 예에서, 보상 영역(21)은 바이어스 노드(Q)에 결합된다. 한 예에 따르면, 보상 영역(21)들 각각은 제2 도핑 유형의 (도 1에서 파선으로 나타낸) 컨택 영역(24)을 포함하고, 여기서, 컨택 영역(24)은 바이어스 노드(Q)에 접속된다. 컨택 영역(24)은 보상 영역(21)과 바이어스 노드(Q) 사이에 오옴 컨택을 제공한다.
보상 영역(21)과 드리프트 영역(11) 사이에 바이어스 전압(VDEP)을 인가하는 단계는 보상 영역(21)과 바디 영역(22) 사이에 바이어스 전압(VDEP)을 인가하는 단계를 포함할 수 있고, 여기서 바이어스 전압(VDEP)의 극성은, 바디 영역(22)과 드리프트 영역(11) 사이의 pn 접합이 순방향 바이어스되고 드리프트 영역(11)과 보상 영역(21) 사이의 pn 접합이 역방향 바이어스되도록 하는 것이다. 도 1을 참조하면, 보상 영역(21)에 결합된 바이어스 노드(Q)와 바디 영역(22)(및 소스 영역 12)에 결합된 소스 노드(S) 사이에 바이어스 전압(VDEP)을 인가함으로써 보상 영역(21)과 바디 영역(22) 사이에 바이어스 전압(VDEP)이 인가될 수 있다. 더 구체적으로, 바이어스 노드(Q)와 소스 노드(S) 사이에 바이어스 전압(VDEP)을 제공하도록 구성된 전압 소스(6)를 결합함으로써 바이어스 노드(Q)와 소스 노드(S) 사이에 바이어스 전압(VDEP)이 인가될 수 있다.
선택사항으로서, 바이어스 전압(VDEP)은 드리프트 영역(11)과 보상 영역(21) 사이에 선택적으로 인가된다. 이것은 제1 스위치(5)를 전압 소스(6)와 직렬로 접속함으로써 달성될 수 있다. 제1 스위치(5)는, 도 1에 도시된 예에서 전압 소스(6)와 바이어스 노드(Q) 사이에 접속된다. 그러나, 이것은 단지 예일뿐이다. 스위치(5)는, 전압 소스(6)와 바디 영역(22) 사이 또는 전압 소스(6)와 보상 영역(21) 사이의 임의의 위치에서 구현될 수 있다. 제1 스위치를 구현하기 위한 일부 예가 이하에서 더 설명된다.
한 예에 따르면, 트랜지스터 셀(10)은, 도 1에 나타낸 단면 평면에 수직인 측면 방향으로 연장된다. 이것은 도 1에 도시된 단면 평면 A-A에서 반도체 바디(100)의 수평 단면도를 도시하는 도 2에 도시되어 있다. 이하에서, 바디 영역(22)이 절연 영역(41)에 의해 보상 영역(21)으로부터 분리되거나 바디 영역(22)이 게이트 유전체(32)에 인접하는 도 1에 나타낸 측면 방향(x)은 이하에서는 제1 측면 방향(x)이라고 지칭된다. 제1 측면 방향(x)에 수직인 측면 방향은 제2 측면 방향(y)이라고 지칭된다. 도 2를 참조하면, 트랜지스터 셀(10)은 제2 측면 방향(y)으로 연장된다. "연장된"이란, 예를 들어, 제2 측면 방향(y)에서의 드리프트 영역(11) 또는 보상 영역(21)의 치수가, 제1 측면 방향(x)에서의 치수의 적어도 100(=1E2)배, 또는 적어도 1000(=1E3) 배인 것을 의미한다.
초접합 트랜지스터 디바이스는, 소스 영역(12), 드리프트 영역(11), 및 드레인 영역(12)이, 제1 도전형(도핑 유형)이기 때문에 제1 도전형의 트랜지스터 디바이스다. 제1 도전형은 n형 또는 p형일 수 있다. 따라서, 초접합 트랜지스터 디바이스는 n형 트랜지스터 디바이스 또는 p형 트랜지스터 디바이스로서 구현될 수 있다. n형 트랜지스터 디바이스에서, 제1 도핑 유형의 반도체 영역은 n형 반도체 영역이고, 제2 도핑 유형의 반도체 영역은 p형 반도체 영역이다. p형 트랜지스터 디바이스에서, 제1 도핑 유형의 반도체 영역은 p형 반도체 영역이고, 제2 도핑 유형의 반도체 영역은 n형 반도체 영역이다. 또한, 트랜지스터 디바이스는 강화(normally-off) 디바이스 또는 공핍(normally-on) 디바이스로서 구현될 수 있다. 강화 디바이스에서, 바디 영역(22)은 게이트 유전체(32)에 인접한다. 공핍 디바이스에서, 게이트 유전체(32)를 따라 소스 영역(12)으로부터 드리프트 영역(11)까지 연장되고 게이트 유전체(32)와 바디 영역(22) 사이에 배열된 제1 도핑 유형의 채널 영역(15)이 존재한다.
도 1에 표시된 초접합 트랜지스터 디바이스는 다음과 같은 4개의 상이한 동작 상태에서 동작할 수 있다 :
(a) 제1 동작 상태에서, 각각의 트랜지스터 셀(10)의 게이트 전극(32)은, 소스 영역(12)과 드리프트 영역(11) 사이의 게이트 유전체(32)를 따라 바디 영역(22)에 전도성 채널이 있도록 제어된다. n형 강화 트랜지스터 디바이스에서, 예를 들어, 게이트 노드(G)와 소스 노드(S) 사이에 (이하, 게이트-소스 전압이라고 지칭되는)를 전압 VGS를 인가하여, 게이트-소스 전압의 전압 레벨이 트랜지스터 디바이스의 임계 전압보다 높도록 함으로써, 게이트 유전체(32)를 따라 전도성 채널이 생성된다. 임계 전압은, 트랜지스터 디바이스의 도전형 및 트랜지스터 디바이스가 강화 디바이스인지 공핍 디바이스인지에 의존한다. 이것은 흔하게 알려져 있으므로, 이와 연관하여 더 이상의 설명은 요구되지 않는다. 또한, 제1 동작 상태에서, 드레인(D)과 소스 노드(S) 사이에 인가된 전압은, 각각의 트랜지스터 셀(10)의 드리프트 영역(11)과 바디 영역(22) 사이의 pn 접합이 역방향 바이어스되도록 하는 것이다. n형 트랜지스터 디바이스에서, 드리프트 영역(11)과 바디 영역(22) 사이의 이러한 pn 접합은, (이하, 드레인-소스 전압이라고 지칭되는) 드레인 노드(D)와 소스 노드(S) 사이의 전압이 양의 전압일 때 역방향 바이어스된다. 드리프트 영역과 바디 영역 사이의 pn 접합이 역방향 바이어스되는 도 1에 도시된 초접합 트랜지스터 디바이스 등의 트랜지스터 디바이스의 동작 상태는 대개 트랜지스터 디바이스의 순방향 바이어스 동작 상태라고 지칭된다. 따라서, (트랜지스터 디바이스가 도통중인) 제1 동작 상태는 이하에서는 순방향 도통 상태라고 지칭된다. 이 동작 상태에서, 전류는, 드레인 영역(13), 선택사항적 버퍼 영역(14), 드리프트 영역(11), 게이트 유전체(32)를 따른 바디 영역(22)의 채널, 및 소스 영역(12)을 통해, 드레인 노드(D)와 소스 노드(S) 사이에 흐를 수 있다. 순방향 도통 상태에서, 전류는 단극성(unipolar) 전류이다. n형 트랜지스터 디바이스에서, 이 전류는 전하 캐리어로서 전자를 포함한다.
(b) 제2 동작 상태에서, 게이트-소스 전압(VGS)은, 게이트 유전체(32)를 따라 바디 영역(22)에 전도성 채널이 있도록 하는 것이다. 이것은 제1 동작 상태와 같다. 그러나, 제2 동작 상태에서, 드레인-소스 전압(VDS)은 제1 동작 상태에서 극성과 반대 극성을 갖는다. 이 제2 동작 상태는 또한, 이하에서 역방향 도통 상태라고 지칭된다. 이 동작 상태에서, 트랜지스터 디바이스는 기본적으로 단극성 도통 상태에 있다. 즉, 전류는, 소스 영역(12), 바디 영역(22)의 전도성 채널, 드리프트 영역(11), 선택사항적 버퍼 영역(14) 및 드레인 영역(13)을 통해 드레인 노드(D)와 소스 노드(S) 사이에 흐를 수 있다. 그러나, 바디 영역(22)과 드리프트 영역(11) 사이의 pn 접합 양단의 전압이 이 pn 접합의 순방향 전압보다 높아지는 상황들이 발생할 수 있어서, 역방향 도통 상태에서, 바디 영역(22)의 전도성 채널에 평행한, 바디 영역(22), 드리프트 영역(11) 및 드레인 영역(13)에 의해 형성된 쌍극성 다이오드가 활성화되고 쌍극성 전류가 설정된다. 이 쌍극성 다이오드는 도 1에서 D1로 라벨링된 회로 심볼로 표현된다.
(c) 제3 동작 상태에서, 게이트-소스 전압(VGS)은 게이트 유전체(32)를 따라 바디 영역(22)에 전도성 채널이 존재하지 않도록 하는 것이다. 또한, 제3 동작 상태에서, 트랜지스터 디바이스는 역방향 바이어스된다, 즉, 드레인-소스 전압(VDS)의 극성은 바디 영역(22)과 드리프트 영역(11) 사이의 pn 접합이 순방향 바이어스되도록 하는 것이다. 이 동작 상태는 또한, 이하에서는 다이오드 상태라고도 한다.
(d) 제4 동작 상태에서, 게이트-소스 전압(VGS)은 게이트 유전체(32)를 따라 바디 영역(22)에 전도성 채널이 존재하지 않도록 하는 것이다. 또한, 제4 동작 상태에서, 트랜지스터 디바이스는 순방향 바이어스된다, 즉, 드레인-소스 전압(VDS)의 극성은 바디 영역(22)과 드리프트 영역(11) 사이의 pn 접합이 역방향 바이어스되도록 하는 것이다. 이 동작 상태는 이하에서 차단 상태라고도 한다.
제3 동작 상태(다이오드 상태)에서, 제1 도전형의 전하 캐리어는 드레인 영역(13)에 의해 드리프트 영역(11) 내에 주입되고, 제2 도전형의 전하 캐리어는 바디 영역(22)에 의해 드리프트 영역(11) 내에 주입되어, 드리프트 영역(11)에 제1 및 제2 도전형의 전하 캐리어를 포함하는 전하 캐리어 플라즈마가 존재하게 한다. n형 트랜지스터 디바이스에서, 드레인 영역(13)에 의해 주입된 전하 캐리어는 전자이고 바디 영역(22)에 의해 주입된 전하 캐리어는 정공이다. 트랜지스터 디바이스가 다이오드 상태(순방향 바이어스)로부터 차단 상태(제4 동작 상태)로 변할 때, 전하 캐리어 플라즈마를 형성하는 전하 캐리어는 트랜지스터 디바이스가 차단되기 전에, 즉, 트랜지스터 디바이스를 통한 전류가 0으로 되기 전에, 드리프트 영역(11)으로부터 제거되어야 한다. 또한, 차단 상태에서, 전하 캐리어는, 바디 영역(22)과 드리프트 영역(11) 사이의 pn 접합과 드리프트 영역(11)과 보상 영역(12) 사이에 형성된 pn 접합에 의해 형성된 접합 커패시턴스에 저장된다. 초접합 트랜지스터 디바이스를 다이오드 상태로부터 차단 상태로 스위칭하는 것은 손실과 연관되며, 이것은 대개 역방향 회복 손실이라고 지칭된다. 기본적으로, 다이오드 상태에서 드리프트 영역(11)에 포함되는 전하 캐리어의 양이 많고 차단 상태에서 접합 커패시턴스를 충전하는 것과 연관된 전압이 높을수록, 역방향 회복 손실이 더 높다.
역방향 회복 손실을 감소시키기 위하여, 한 예에 따라, 초접합 트랜지스터 디바이스를 다이오드 상태에서 동작시키는 단계는, 초접합 트랜지스터 디바이스의 복수의 트랜지스터 셀(10) 중의 적어도 하나의 소스 노드(S)와 보상 영역(21) 사이에 0과는 상이한 바이어스 전압(VDEP)을 인가하는 단계를 포함한다. 이하에 더 상세히 개요되는 바와 같이, 바이어스 전압(VDEP)의 극성은 보상 영역(21)과 드리프트 영역(11) 사이의 pn 접합이 역방향 바이어스되도록 하는 것일 수 있다. 한 예에 따르면, 소스 노드(S)와 보상 영역(21) 사이에 바이어스 전압(VDEP)을 인가하는 것은, 소스 노드(S)와 보상 영역(21)에 접속된 바이어스 노드(Q) 사이에 바이어스 전압(VDEP)을 인가하는 것을 포함한다.
한 예에 따르면, 바이어스 전압(VDEP)의 크기는, 초접합 트랜지스터 디바이스의 전압 차단 능력의 20% 미만, 10% 미만, 또는 심지어 5% 미만이다. "전압 차단 능력"은, 초접합 트랜지스터 디바이스가 손상없이 드레인 노드(D)와 소스 노드(S) 사이의 차단 상태에서 견딜 수 있는 최대 전압이다. 한 예에 따르면, 전압 차단 능력은 600V와 1200V 사이이고 바이어스 전압의 크기는 예를 들어 10 볼트(V)와 30 볼트 사이, 특히 15 볼트와 25 볼트 사이이다.
전술된 바와 같이, 바이어스 노드(Q)는 컨택 영역(24)을 통해 보상 영역(21)에 접속될 수 있다. 컨택 영역(24)은 제2 도핑 유형이고 보상 영역(21)보다 고농도 도핑된다. 상기를 참조하여, 바이어스 전압(VDEP)은 바이어스 전압 소스(6)에 의해 제공될 수 있고 스위치(5)는 바이어스 전압 소스(6)와 직렬로 접속될 수 있다. 스위치(5)는 제어 신호(S5)에 의해 활성화(스위칭 온) 또는 비활성화(스위칭 오프)될 수 있다. 스위치(5)는 소스 노드(S)와 바이어스 노드(Q) 사이에 바이어스 전압(VDEP)을 선택적으로 인가하는 역할을 하며, 여기서, 바이어스 전압(VDEP)은, 스위치(5)가 활성화될 때 소스 노드(S)와 바이어스 노드(Q) 사이에, 그에 따라, 드리프트 영역(11)과 보상 영역(21) 사이에 인가된다.
전술된 바와 같이, 바이어스 전압(VDEP)은 트랜지스터 디바이스가 다이오드 상태에 있을 때 적어도 하나의 트랜지스터 셀의 소스 노드(S)와 보상 영역(21) 사이에 인가된다. 바이어스 전압(VDEP)은 또한, 트랜지스터 디바이스가 다이오드 상태(제3 상태)로부터 차단 상태(제4 상태)로 변하는 과도 국면에서 소스 노드(S)와 보상 영역(21) 사이에 인가될 수 있다. 도 1에 나타낸 예에서, 각각의 트랜지스터 셀(10)의 보상 영역(21)은 바이어스 노드(Q)에 접속되어, 스위치(5)가 활성화될 때 각각의 트랜지스터 셀(10)의 소스 노드(S)와 보상 영역(21) 사이에 바이어스 전압(VDEP)이 인가되도록 한다. 그러나, 이것은 단지 예일뿐이다.
도 3은 또 다른 예에 따른 초접합 트랜지스터 디바이스의 수직 단면도를 도시한다. 이 예에서, 트랜지스터 디바이스는 바디 영역(22)에 인접하고 바이어스 노드(Q)에 접속되지 않은 적어도 하나의 보상 영역(21')을 포함하는 반면, 또 다른 보상 영역(21)은 바이어스 노드(Q)에 접속된다.
한 예에 따르면, 바이어스 전압(VDEP)의 극성은 보상 영역(21)과 드리프트 영역(11) 사이의 pn 접합이 역방향 바이어스되도록 하는 것이다. 즉, 바이어스 전압(VDEP)의 극성은, 보상 영역(21)으로부터 드리프트 영역(11)으로의 제2 전도 유형의 전하 캐리어 및 드리프트 영역(11)으로부터 보상 영역(21)으로의 제1 전도 유형의 전하 캐리어의 주입이 방지되도록 하는 것이다. 따라서, 종래의 초접합 트랜지스터 디바이스와는 달리, 보상 영역(21), 선택사항적 버퍼 영역(14) 및 드레인 영역(13)에 의해 형성된 쌍극성 다이오드는 다이오드 상태에서 활성이 아니어서(순방향 바이어스되지 않음), 전하 캐리어 플라즈마의 농도는 종래의 초접합 트랜지스터 디바이스에 비해 도 1 및 도 3 중 하나에 따른 초접합 트랜지스터 디바이스에서 감소된다. 또한, 드리프트 영역(11)에서 바디 영역(22)에 의해 주입(방출)된 전하 캐리어는 보상 영역(21)에 의해 수집되어, 드리프트 영역(11)에서의 전하 캐리어 농도를 더욱 감소시킨다. 또한, 차단 상태에서, 보상 영역(21) 및 드리프트 영역(11)에 의해 형성된 접합 커패시턴스는, 드레인 노드(D)와 소스 노드(S) 사이의 전압(드레인-소스 전압)이 바이어스 전압 VDEP보다 훨씬 높은 전압 레벨로 증가할 수 있기 전에 바이어스 전압(VDEP)을 제공하는 전압 소스(6)에 의해 충전된다. 이러한 방식으로, 접합 커패시턴스를 충전하는 것과 연관된 손실은, 드레인-소스 전압이 이 접합 커패시턴스의 충전을 야기하는 종래의 디바이스에서보다 상당히 낮다.
n형 트랜지스터 디바이스에서, 바이어스 전압(VDEP)의 극성은 (전자 스위치(5)가 온-상태일 때) 바이어스 노드(Q)의 전위가 소스 노드(S)에서의 전위에 관해 음이 되도록 하는 것일 수 있다.
도 4a 및 도 4b는, 초접합 트랜지스터 디바이스, 바이어스 전압 소스(6), 및 스위치(5)를 갖는 트랜지스터 배열(1)의 등가 회로도를 도시한다. 이들 회로도 각각에서, MOSFET(M)은, 소스 영역(12), 바디 영역(22), 드리프트 영역(11) 및 드레인 영역(13)을 포함하는 초접합 트랜지스터 디바이스의 일부를 나타낸다. 단지 예시의 목적으로, 도 4a 및 도 4b에 도시된 MOSFET(M)의 회로 심볼은 n형 강화 MOSFET을 나타낸다. 그러나, 이것은 단지 예일뿐이다. 이하에서 설명되는 원리는, p형 강화 MOSFET 또는 임의의 유형의 공핍 MOSFET에도 적용된다. 도 4a에 도시된 회로도에서 드레인 노드(D)와 소스 노드(S) 사이에 접속된 제1 다이오드(D1)는, 바디 영역(22), 드리프트 영역(11), 선택사항적 버퍼 영역(14), 및 드레인 영역(13)에 의해 형성된다. 바이어스 노드(Q)와 드레인 노드(D) 사이에 접속된 제2 다이오드(D2)는, 보상 영역(21), 드리프트 영역(11), 선택사항적 버퍼 영역(14), 및 드레인 영역(13)에 의해 형성된다. 도 4a에 도시된 회로도에 기초하여, 다이오드 상태에서, 초접합 트랜지스터 디바이스가 다이오드 상태에 있고 바이어스 전압(VDEP)의 크기가 드레인-소스 전압(VDS)의 크기보다 클 때 추가 다이오드(D2)가 비활성화된다는 것이 명백해진다. n형 초접합 트랜지스터 디바이스는, 예를 들어, 드레인-소스 전압(VDS)이 음일 때, 다이오드 상태에 있다. 제1 다이오드(D1)는 이 동작 상태에서 순방향 바이어스(도통)된다. 드레인-소스 전압(VDS)의 크기는, 예를 들어, 수 볼트의 범위에 있다. 바이어스 전압(VDEP)의 크기가 드레인-소스 전압(VDS)의 크기보다 클 때, 제2 다이오드(D2)는 역방향 바이어스되므로, 비도통이다.
상기를 참조하여, 다이오드 상태에서, 소스 노드(S)와 바이어스 노드(Q) 사이에 바이어스 전압(VDEP)이 인가되면, 보상 영역(21)은 바디 영역(22)에 의해 방출된 전하 캐리어를 드리프트 영역(11) 내에 수집한다. 이 양태는 도 4b에 도시된 회로도로부터 명백해진다. 이 회로도에 따르면, 쌍극성 트랜지스터(BT)는, MOSFET(M)의 드레인 노드(D)에 접속된 베이스 노드(B), MOSFET(M)의 소스 노드(S)에 접속된 에미터 노드(E), 및 바이어스 노드(Q)에 접속된 콜렉터 노드(C)를 갖는다. 도 1 및 도 3에 도시된 트랜지스터 디바이스들에서, 이 쌍극성 트랜지스터의 베이스(B)는 드리프트 영역(11)에 의해 형성되고, 에미터(E)는 바디 영역(22)에 의해 형성되고, 콜렉터(C)는 보상 영역(21)에 의해 형성된다. 도 4b에 도시된 회로도에 기초하여, MOSFET(M)가 다이오드 상태에 있을 때, 즉, 드레인-소스 전압(VDS)이 트랜지스터 디바이스와 전도성 채널을 역방향 바이어스하고 바디 영역(22)이 차단될 때, 쌍극성 트랜지스터(BT)의 에미터(E)를 형성하는 바디 영역(22)은, 드레인 노드(D)(동시에 쌍극성 트랜지스터(BT)의 베이스 노드(B)임)의 전위가 바디 영역(22)보다 낮은 전위를 가질 때마다 베이스를 형성하는 드리프트 영역(11) 내로 제2 유형의 전하 캐리어를 방출한다는 것이 명백해진다. 그러나, 이들 제2 유형 전하 캐리어는, 주로 제1 유형 전하 캐리어가 드레인 영역(13)으로 흐르도록 보상 영역(21)에 의해 수집된다. 단지 예시의 목적으로, 초접합 트랜지스터 디바이스는 n형 트랜지스터 디바이스인 것으로 가정된다. 이 경우, 쌍극성 트랜지스터(BT)는 p-n-p 쌍극성 트랜지스터이다. 이러한 유형의 쌍극성 트랜지스터는, 베이스 노드(B)에서의 전위가 에미터 노드(E)에서의 전위보다 낮을 때 도통되고, 이것은 MOSFET(M)이 드레인-소스 전압(VDS)에 의해 역방향 바이어스되는 경우에도 참이다.
도 5는, 앞서 전자 회로 내의 정류기 요소로서 설명된 유형의 트랜지스터 배열(1)을 이용하기 위한 한 예를 나타낸다. 도 5에서, 트랜지스터 배열(1)은, 4개의 회로 노드들, 즉, 게이트 노드(G), 소스 노드(S), 드레인 노드(D), 및 바이어스 노드(Q)를 포함하는 회로 심볼로 표현된다. 이 회로 심볼은, MOSFET(이 예에서는 n형 강화 MOSFET)과 쌍극성 트랜지스터(이 예에서는 p-n-p 쌍극성 트랜지스터)의 회로 심볼의 조합이다. 트랜지스터 배열(1)은 전자 스위치(SW)와 직렬로 접속된다. 더 구체적으로, 드레인-소스 경로(D-S)(드레인 노드(D)와 소스 노드(S) 사이의 트랜지스터 배열(1)의 내부 경로)는 전자 스위치(SW)와 직렬로 접속된다. 전자 스위치(SW)로서 임의의 유형의 전자 스위치가 이용될 수 있다. 한 예에 따르면, 전자 스위치(SW) 및 트랜지스터 배열(1)을 포함하는 직렬 회로는 제1 공급 노드와 제2 공급 노드 사이에 접속되며, 공급 전압(VSUP)은 이들 공급 노드들 사이에서 이용가능하다. 또한, 유도성 부하(Z)(즉, 적어도 하나의 인덕터(L)를 포함하는 부하)는 트랜지스터 배열(1)의 드레인-소스 경로(D-S)와 병렬로 접속된다. 이러한 유형의 회로 배열에서, 전자 스위치(SW)는, 전자 스위치(SW)에 의해 수신된 구동 신호(SSW)에 의존하여 부하(Z)를 공급 전압(VSUP)에 접속하는 전자 스위치로서 역할하고, 트랜지스터 배열(1)은, 스위치(SW)가 스위칭 오프될 때 유도성 부하(Z)로부터 전류를 인계하는 정류기 요소(또는 프리휠링 요소(freewheeling element))로서 작용한다.
도 6은 도 1에 도시된 회로 배열을 동작시키는 한 예를 나타내는 신호 다이어그램을 도시한다. 더 구체적으로, 도 6은, 드레인-소스 전압(VDS), 게이트-소스 전압(VGS), 트랜지스터 배열(1)과 직렬로 접속된 스위치(SW)의 제어 신호(SSW), 및 바이어스 전압 소스(6)와 직렬로 접속된 스위치(5)의 제어 신호(S5)의 신호 파형을 도시한다. 제어 신호들(SSW, S5) 각각은, 각자의 스위치(SW, 5)를 스위칭 온하는 온-레벨 또는 각자의 스위치(SW, 5)를 스위칭 오프하는 오프-레벨을 가질 수 있다. 단지 예시의 목적으로, 온-레벨은 논리 하이 신호 레벨이고 오프-레벨은 논리 로우 신호 레벨이다.
한 예에 따르면, 트랜지스터 배열(1)은, 게이트-소스 전압(VGS)이 항상 임계 전압 아래가 되어 초접합 트랜지스터 디바이스가 다이오드 상태(제3 동작 상태) 또는 차단 상태(제4 동작 상태)에서 동작하게끔 하도록 동작된다. 단지 설명의 목적으로, 이 예에서는 게이트-소스 전압(VGS)이 0인 것으로 가정된다.
도 6을 참조하면, 트랜지스터 배열(1)과 직렬로 접속된 스위치(SW)는 제1 시점(t1) 전에 스위칭 온된다. 따라서, 트랜지스터 배열(1)의 드레인-소스 전압(VDS)과 동일한 부하(Z) 양단의 전압은 본질적으로 공급 전압(VSUP)과 동일하고, 트랜지스터 배열(1)의 초접합 트랜지스터 디바이스는 차단 상태에 있다. 스위치(SW)가 온-상태에 있을 때, 부하 전류(IL)는 도 5에 나타낸 바와 같이 유도성 부하(Z)를 통해 흐른다.
스위치(SW)가 제1 시점(t1)에서 스위칭 오프될 때, 정류 프로세스가 시작되고, 이 정류 프로세스에서, 유도성 부하(Z)는 부하 전류(IL)가 트랜지스터 배열(1)을 통해 흐르도록 강제한다, 즉, 유도성 부하(Z)는 트랜지스터 배열(1)에 포함된 초접합 트랜지스터 디바이스를 역방향 바이어스하고 초접합 트랜지스터 디바이스를 다이오드 상태에서 동작시킨다. 도 6을 참조하면, 초접합 트랜지스터 디바이스는 제1 시점(t1)에서 즉시 역방향 바이어스되지 않고, 제1 시점(t1)와 제1 시점 이후의 시점(t11) 사이에 과도 국면이 존재한다. 과도 국면에서, 초접합 트랜지스터 디바이스의 동작 상태는 차단 상태(제4 동작 상태)로부터 다이오드 상태(제3 동작 상태)로 변경된다. 이 과도 국면 동안, 드레인-소스 전압(VDS)은 그 극성을 변경한다. 도 6을 참조하면, 전자 스위치(SW)가 제2 시점(t2)(제1 시점(t1) 이후)에서 다시 스위칭 온될 때, 트랜지스터 배열(1)의 초접합 트랜지스터 디바이스는 순방향 바이어스되고 차단 상태로 진입하여, 드레인-소스 전압(VDS)은 다시 공급 전압 레벨(VSUP)과 본질적으로 동일한 전압 레벨까지 증가한다. 더 구체적으로, 제2 시점(t2)와 제2 시점(t2) 이후의 시점(t21) 사이에는 과도 국면이 존재한다. 과도 국면에서, 초접합 트랜지스터 디바이스는 다이오드 상태(제3 동작 상태)로부터 차단 상태(제4 동작 상태)로 변경된다. 이 과도 국면 동안, 드레인-소스 전압(VDS)은 그 극성을 다시 변경한다.
트랜지스터 배열(1)은, 초접합 트랜지스터 디바이스가 다이오드 상태와 차단 상태 사이에서만 변하도록 동작될 수 있다. 이 경우, 바이어스 전압(VDEP)은 이들 동작 상태에 걸쳐 소스 노드(S)와 바이어스 노드(Q) 사이에 인가될 수 있다. 즉, 전압 소스(VDEP)와 직렬로 접속된 스위치(5)는 영구적으로 스위칭 온될 수 있다. 대안으로서, 스위치(5)는 생략되고 바이어스 전압 소스(6)는 소스 노드(S)와 바이어스 노드(Q) 사이에 영구적으로 접속된다.
도 7a는 도 6에 나타낸 구동 방식의 한 변형을 나타낸다. 도 7에 나타낸 예에서, 초접합 트랜지스터 디바이스는, 제1 시점(t1)에서 스위치(SW)를 스위칭 오프한 후 및 제2 시점(t2)에서 스위치(SW)를 다시 스위칭 온하기 전에 역방향 도통 상태(제2 동작 상태)에서 동작된다. 더 구체적으로, 역방향 도통 상태에서 동작하기 위하여 초접합 트랜지스터 디바이스가 스위칭 온될 때 제1 시점(t1)과 시점(t12) 사이에 제1 데드 타임(dead time)이 존재하고, 여기서, 이 데드 타임은 위에서 설명된 t1 및 t11 사이의 과도 국면보다 길 수 있다. 또한, 초접합 트랜지스터 디바이스가 스위칭 오프되는 시점(t22)과 스위치(SW)가 다시 스위칭 온되는 제2 시점(t2) 사이에는 데드 타임이 존재한다. 이들 데드 타임 동안, 초접합 트랜지스터 디바이스는, 위에서 언급된 과도 국면을 포함하는 다이오드 상태에서 동작한다. 도 7을 참조하면, 드레인-소스 전압(VDS)의 크기는 다이오드 상태에서보다 역방향 도통 상태에서 더 낮을 수 있다. 따라서, 역방향 도통 상태에서 초접합 트랜지스터 디바이스를 동작시키는 것은, 초접합 트랜지스터 디바이스가 부하 전류(IL)를 전도할 때 전도 손실을 감소시키는 것을 도울 수 있다.
도 7a를 참조하면, 스위치(5)는, 차단 상태, 다이오드 상태 및 역방향 도통 상태 전체에 걸쳐 스위칭 온될 수 있다. 그러나, 이것은 단지 예일뿐이다. 도 7b에 나타낸 또 다른 예에 따르면, 초접합 트랜지스터 디바이스가 역방향 도통 상태에 있을 때 스위치(5)는 스위칭 오프된다. 즉, 도 7b에 도시된 예에서, 스위치(5)는 시점 t11과 t22 사이에서 스위칭 오프된다. 이것은 전도 손실을 감소시키는 것을 도울 수 있다.
도 8a는 도 1에 도시된 트랜지스터 배열의 한 변형을 도시한다. 도 8a에 도시된 트랜지스터 배열(1)에서, 바이어스 전압 소스(6)와 보상 영역(21) 사이에 접속된 스위치(5)는 반도체 바디(100)에 통합된다. 이 예에서, 스위치(5)는, MOSFET, 더 구체적으로 제2 도전형의 공핍 MOSFET으로서 구현된다. 이 공핍 MOSFET은, 2개의 게이트 전극(51) 사이 또는 하나의 게이트 전극의 2개의 전극 섹션들 사이에 배열되고 게이트 유전체(52)에 의해 게이트 전극(51)으로부터 유전적으로 절연되는 제2 도핑 유형의 바디 영역(53)을 포함한다. 이 바디 영역(53)은 보상 영역(21)에 인접한다. 보상 영역(21)으로부터 멀어지는 쪽으로 향하는 측에서, 공핍 MOSFET의 바디 영역(53)은 바이어스 노드(Q)에 접속된다. 선택사항으로서, 컨택 영역(24)은 바이어스 노드(Q)에 접속되고 바디 영역(53)에 인접한다. 또한, 도 8a에 도시된 초접합 트랜지스터 디바이스에서, 공핍 MOSFET의 게이트 유전체(52) 및 게이트 전극(51)을 갖는 배열은, 초접합 트랜지스터 디바이스의 바디 영역(22)을, 보상 영역(21), 공핍 MOSFET의 바디 영역(53), 및 선택사항적인 컨택 영역(24) 각각으로부터 분리시킨다. 따라서, 도 8a에 도시된 초접합 트랜지스터 디바이스에서, 게이트 유전체(52) 및 게이트 전극(51)을 갖는 배열은 도 1에 도시된 절연 영역(41)과 동일한 기능을 갖는다.
한 예에 따르면, 스위치(5)의 게이트 전극(51)(더욱 정확하게는, 스위치(5)의 공핍 MOSFET의 게이트 전극)은 게이트 노드(G)에 접속되어, 초접합 트랜지스터 디바이스 및 스위치(5)가 동일한 신호에 의해 구동되게 한다.
도 8a에 도시된 트랜지스터 배열(1)의 기능은 이하에서 설명된다. 단지 설명의 목적을 위해, 초접합 트랜지스터 디바이스는 n형 트랜지스터 디바이스인 것으로, 즉, 제1 도핑 유형은 n형인 것으로 가정된다. 이 경우, 스위치(5)의 MOSFET은 p형 공핍 MOSFET이다. 이러한 유형의 트랜지스터 배열의 등가 회로도가 도 8b에 도시되어 있고, 도 8b에서 스위치는 p형 공핍 MOSFET에 의해서만 표현된다.
상기를 참조하면, 소스 노드(S)와 바이어스 노드(Q) 사이의 바이어스 전압(VDEP)은, 보상 영역(21)과 드리프트 영역(11) 사이의 pn 접합이 역방향 바이어스되도록 하는 것이다. 한 예에 따르면, 초접합 트랜지스터 디바이스와 스위치(5)의 MOSFET는, 게이트-소스 전압(VGS)이 초접합 트랜지스터 디바이스를 스위칭 온할 때, 즉, 게이트-소스 전압(VGS)이 초접합 트랜지스터 디바이스의 트랜지스터 셀들의 바디 영역(22)에서 전도성 채널을 생성할 때, 스위치(5)가 스위칭 오프되게끔 하도록 서로 적합화된다. 또한, 스위치(5)는, 게이트-소스 전압(VGS)이 게이트 유전체(32)를 따른 바디 영역(22)의 전도성 채널이 차단되도록 하는 것일 때 스위칭 온된다.
스위치(5)의 공핍 MOSFET에서, 컨택 영역(24)은 소스 영역을 형성하고 이 MOSFET의 구동 전압(VGS_5)은 게이트-소스 전압(VGS) + 바이어스 전압(VDEP)으로 주어진다, 즉, VGS_5 = VGS + VDEP. 도 8a 및 도 8c에 도시된 예에서, 소스 노드(S)와 바이어스 노드(Q) 사이의 바이어스 전압(VDEP)은 예를 들어 바이어스 노드(Q)를 기준으로 + 20V 등의 양의 전압이다. 따라서, 바이어스 노드(Q)의 전위는 소스 노드(S)에서의 전위에 비해 음이다. 게이트 전극(51)들 사이의 거리와 바디 영역(53)의 도핑 농도는, 게이트-소스 전압(VGS)이 게이트 유전체(32)를 따라 바디 영역(22)에서 전도성 채널을 생성하는 전압 레벨을 가질 때 바디 영역(53)이 전하 캐리어가 고갈되도록(그에 따라, 스위치(5)의 공핍 MOSFET이 오프-상태가 되도록) 선택된다. 게이트-소스 전압(VGS)의 전압 레벨이 임계 전압을 초과할 때, 전도성 채널이 생성된다. 임계 전압은, 예를 들어 초접합 트랜지스터 디바이스가 강화 디바이스로서 구현될 때 2V 내지 6V이다, 예를 들어, 초접합 트랜지스터 디바이스가 공핍 디바이스일 때 -3V이다. 따라서, 초접합 트랜지스터 디바이스가 온-상태에 있을 때, 바이어스 노드(Q)에서의 전위와 관련한 공핍 MOSFET(5)의 구동 전압은 적어도 VDEP + Vth로 주어지며, 여기서, Vth는 소스 노드(S)에서의 전위에 관한 초접합 트랜지스터 디바이스의 임계 전압이다.
스위치(5)에서 p형 공핍 MOSFET을 스위칭 온하기 위하여, 그 구동 전압(VGS_5)이 (바이어스 노드(Q)의 전위에 비해) 임계 전압 Vth5보다 낮아야 한다. 즉, VGS_5 = VGS + VDEP < Vth5. 이것은 VGS < Vth5 - VDEP 일 때 이 트랜지스터 배열(1)에서 획득된다. 따라서, 도 8a에 도시된 트랜지스터 배열(1)에서, 초접합 트랜지스터 디바이스의 게이트-소스 전압(VGS)의 전압 레벨은, 초접합 트랜지스터 디바이스가 스위칭 온 또는 오프되도록 뿐만 아니라, 스위치(5)의 공핍 MOSFET이 스위칭 오프 또는 온되도록 선택된다. 한 예에 따르면, 스위치(5)의 공핍 MOSFET은 10V의 임계 전압을 갖는다. 일반적으로, 게이트-소스 전압(VGS)은, 초접합 트랜지스터 디바이스를 스위칭 오프하고 공핍 MOSFET(5)을 스위칭 온하기 위한 Vth5 - VDEP보다 낮은 전압 레벨들과, 초접합 트랜지스터 디바이스를 스위칭 온하고 공핍 MOSFET을 스위칭 오프하기 위한 초접합 트랜지스터 디바이스의 임계 전압(Vth)보다 높은 전압 레벨들 사이에서 변할 수 있다.
도 8c는 도 8a에 도시된 트랜지스터 배열의 한 변형을 도시한다. 도 8c에 도시된 트랜지스터 배열은, 스위치(5)에서 공핍 MOSFET의 게이트 전극(51)이 게이트 노드(G) 대신 소스 노드(S)에 접속된다는 점에서, 도 8a에 도시된 트랜지스터 배열과는 상이하다.
도 9는, 도 5에 도시된 유형의 전자 회로에서 정류기 요소로서 이용될 때 도 8에 도시된 트랜지스터 배열(1)을 구동하기 위한 구동 방식을 나타낸다. 도 9에 나타낸 구동 방식은 도 7에 나타낸 구동 방식에 기초하고, 게이트-소스 전압(VGS)이 초접합 트랜지스터 디바이스 및 스위치(5) 양쪽 모두를 구동하는데 이용된다는 점에서 도 7에 나타낸 구동 방식과는 상이하다. 구동 신호(VGS)의 신호 레벨은, Vth5-VDEP 이하와, 초접합 트랜지스터 디바이스의 임계 전압보다 높은 값 사이에서 변할 수 있다.
도 10a는 도 8a 및 도 8c에 도시된 트랜지스터 배열의 한 변형을 도시한다. 도 10a에 도시된 트랜지스터 배열(1)은, 스위치(5)가, 게이트 전극(54) 및 바디 영역(55)이 게이트 유전체(56)에 의해 게이트 전극(54)으로부터 유전적으로 절연된 추가의 공핍 MOSFET을 포함한다는 점에서, 도 8에 도시된 트랜지스터 배열과는 상이하다. 이 MOSFET은 이하에서 제2 (공핍) MOSFET이라고 지칭되고, 도 8을 참조하여 설명된 공핍 MOSFET은 이하에서는 제1 (공핍) MOSFET이라고 지칭된다. 제2 MOSFET의 바디 영역(55)은 본 명세서에서 앞서 설명된 제1 MOSFET의 바디 영역(53)에 인접한다. 제2 MOSFET의 게이트 전극(54)은 소스 노드(S)에 접속된다. 그러나, 게이트 전극(54)과 소스 노드(S) 사이의 접속은 도 10a에 명시적으로 도시되지 않았다. 추가 바디 영역(55)의 도핑 농도는 바디 영역(53)의 도핑 농도보다 높고, 제1 MOSFET이 도통 상태에 있을 때 추가 바디 영역(55)은 전하 캐리어가 완전히 공핍되어 2개의 MOSFET의 바디 영역(53, 55)의 전위가 바이어스 노드(Q)의 전위와 본질적으로 동일하여, 제2 MOSFET의 구동 전압이 본질적으로 -VDEP와 동일하도록 선택된다.
도 10a를 참조하면, 제2 MOSFET의 게이트 전극(54)은 한 측 상에서 바디 영역(55)에 인접하고 다른 측 상에서 드리프트 영역(11)의 한 섹션에 인접한다. 초접합 트랜지스터 디바이스의 바디 영역(22), 초접합 트랜지스터 디바이스의 드리프트 영역(11), 보상 영역(21), 및 제2 MOSFET의 게이트 전극(54) 및 게이트 유전체(56)는 제2 도전형의 강화 MOSFET을 형성한다. 게이트 전극(54)을 소스 노드(S)에 접속함으로써, 트랜지스터 배열의 동작 상태와는 독립적으로, 제2 도전형의 이러한 강화 MOSFET은 바디 영역(22)과 보상 영역(21) 사이의 전도성 채널, 즉, 바디 영역(22)과 보상 영역(21) 사이의 단락 회로가 방지되는 동작 상태에 있다. 이러한 단락 회로는 매우 바람직하지 않을 것이다.
또 다른 예(미도시)에 따르면, 제2 MOSFET은, 바디 영역(55)이 생략되고 게이트 전극(54)이 부동상태(floating)가 된다는 점에서 변성(degenerate)된다.
도 10b는 도 10a에 도시된 트랜지스터 디바이스의 한 변형을 도시한다. 도 10b에 도시된 트랜지스터 디바이스는, 제2 MOSFET이 생략되지만, 제1 MOSFET의 게이트 전극(51)의 하단과 드리프트 및 보상 영역(11, 21) 사이에 유전체 층(57)이 배열된다는 점에서 도10a에 도시된 트랜지스터 디바이스와 상이하다. 이 유전체 층의 두께는 게이트 유전체(52)의 두께의 적어도 10배 이상 또는 적어도 100배이다.
도 10a 및 10b를 참조하면, 필드 전극(33)은 게이트 전극(31)과 동일한 트렌치에서 초접합 트랜지스터 디바이스의 게이트 전극(31) 아래에 배열될 수 있다. 필드 전극(33)은 게이트 전극(31) 및 드리프트 영역(11)으로부터 유전적으로 절연되고 소스 노드(S)에 접속될 수 있다. 이 필드 전극은 초접합 트랜지스터 디바이스의 게이트-드레인 커패시턴스를 감소시키는 것을 도울 수 있다.
도 11은 도 10a에 도시된 트랜지스터 디바이스의 한 변형을 도시한다. 이 예에서, 초접합 트랜지스터 디바이스의 게이트 전극(31)과 스위치(5)의 제1 MOSFET의 게이트 전극은 동일한 전극에 의해 형성된다. 이러한 방식으로, 전체 트랜지스터 배열(1)은 더욱 공간 절약적인 방식으로 구현될 수 있다.
도 12는 또 다른 예에 따른 트랜지스터 배열(1)을 도시한다. 이 트랜지스터 배열은 도 1에 도시된 트랜지스터 배열에 기초하고, 바이어스 전압 소스(6) 및 스위치(5)를 갖는 직렬 회로에 대해 병렬로 소스 노드(S)와 바이어스 노드(Q) 사이에 접속된 추가 전자 스위치(7)를 추가적으로 포함한다. 이하에서, 바이어스 전압 소스(6)와 직렬로 접속된 스위치(5)는 제1 전자 스위치라고 지칭되고, 추가 스위치(7)는 이하에서 제2 전자 스위치라고 지칭된다. 한 예에 따르면, 제1 스위치 및 제2 스위치(5, 7)는 상보적으로 구동된다. 즉, 제1 스위치(5)가 스위칭 온될 때 제2 스위치(7)가 스위칭 오프되고, 그 반대도 마찬가지이다. 또한, 전압 소스(6)의 단락 회로를 피하기 위해 스위치들(5, 7) 중 하나를 스위칭 오프하고 스위치들(5, 7) 중 다른 하나를 스위칭 온하는 것 사이에 지연 시간이 있을 수 있다.
제2 스위치(7)가 스위칭 온되면, 보상 영역(21)은 소스 노드(S)에 접속된다. 한 예에 따르면, 제2 스위치(7)는, 트랜지스터 디바이스가 채널 도통 상태들 중 하나에 있을 때, 즉, 게이트 유전체(32)를 따라 바디 영역(22)에 전도성 채널이 존재하는 제1 및 제2 동작 상태 중 하나에 있을 때 스위칭 온된다. 초접합 트랜지스터 디바이스가 차단 상태에 있을 때, 공간 전하 영역은 드리프트 영역(11) 및 보상 영역(21)에서 확장될 수 있고, 여기서, 이 공간 전하 영역은 보상 영역(21)의 충전과 연관된다. 초접합 트랜지스터 디바이스가 차단 상태로부터 순방향 도통 상태 또는 역방향 도통 상태로 변할 때 제2 스위치(7)를 스위칭 온하는 것은 보상 영역(21)의 방전을 가능케하고, 여기서, 보상 영역(21)의 방전은 초접합 트랜지스터 디바이스가 순방향 도통 및 역방향 도통 상태 중 하나에 있을 때 초접합 트랜지스터 디바이스에서의 전도 손실을 감소시키는 것을 돕는다.
도 13a 및 도 13b는 도 12에 도시된 트랜지스터 배열(1)의 등가 회로도를 나타낸다. 이들 등가 회로도들은 도 4a 및 도 4b에 도시된 등가 회로도에 기초하고, 소스 노드(S)와 바이어스 노드(Q) 사이에 접속된 제2 전자 스위치(7)를 추가로 포함한다.
한 예에 따르면, 제1 스위치(5) 및 제2 스위치(7)는 초접합 트랜지스터 디바이스와 함께 반도체 바디(100)에 통합된다. 이 유형의 트랜지스터 배열(1)의 한 예가 도 14에 도시되어 있다.
도 14는 반도체 바디(100)의 수직 단면도를 도시하며, 여기서, 초접합 트랜지스터 디바이스, 제1 스위치(5) 및 제2 스위치(7)는 반도체 바디(100)에 통합된다. 이 예에서, 제1 스위치(5)는, 위에서 설명된 바와 같이, 게이트 전극(51), 게이트 유전체(52) 및 바디 영역(53)을 갖는 제1 공핍 MOSFET을 포함하고, 게이트 전극(51)은 게이트 노드(G)에 접속된다. 제2 스위치(7)는 게이트 전극(71) 및 게이트 유전체(72)를 갖는 추가 MOSFET을 포함한다. 한 예에 따르면, 이 MOSFET의 게이트 전극(71)은 제1 MOSFET의 게이트 전극(51)과 동일한 트렌치에 배열되고, 제1 MOSFET의 게이트 전극(51)과 유전적으로 절연되며, 제1 표면(101)에서 보았을 때, 제1 MOSFET의 게이트 전극(51) 아래에 배열된다. 추가 MOSFET의 게이트 전극(71)은 한 측 상에서는 제1 측면 방향(x)으로 드리프트 영역(11)에 인접하고 반대 측 상에서는 보상 영역(21)에 인접한다. 추가 MOSFET의 게이트 전극(71)은 게이트 유전체(72)에 의해 드리프트 영역(11) 및 보상 영역(21) 양쪽 모두로부터 유전적으로 절연된다. 수직 방향(z)에서, 게이트 전극(71)은 초접합 트랜지스터 디바이스의 바디 영역(22)으로부터 이격된다. 제2 도핑 유형의 바디 영역 연장부(73)는 바디 영역(22)에 인접하고, 수직 방향(z)에서, 드리프트 영역(11)의 바디 영역(22)으로부터 추가 게이트 전극(71)의 상위 단부의 수직 위치까지 또는 추가 게이트 전극(71)의 이 상위 단부 아래의 수직 위치까지 연장된다. 추가 게이트 전극(71)의 "상위 단부"는 제1 표면(101) 쪽으로 향하는 추가 게이트 전극(71)의 수직 단부이다.
도 14를 참조하면, 추가 게이트 전극(71)은 추가 제어 노드(GSOU)에 접속된다. 이 추가 제어 노드(GSOU)와 소스 노드(S) 사이에 구동 전압(VGS_7)을 적절하게 인가함으로써, 바디 영역 연장부(73)와 보상 영역(21) 사이의 추가 MOSFET의 게이트 유전체(72)를 따라 드리프트 영역(11)에 전도성 채널이 존재하도록 또는 이 전도성 채널이 차단되도록 추가 MOSFET이 제어될 수 있다. 구동 전압(VGS_7)이 게이트 유전체(72)를 따라 전도성 채널이 있도록 하는 것일 때, 보상 영역(21)은, 바디 영역(22)에, 그에 따라 소스 노드(S)에, 전기적으로 접속된다. 보상 영역(21)은, 게이트 유전체(72)를 따른 전도성 채널이 차단될 때 소스 노드(S)로부터 접속해제된다. 초접합 트랜지스터 디바이스가 n형 트랜지스터 디바이스일 때, 바디 영역(22)이 p형 반도체 영역이 되도록, 추가 MOSFET은 p형 강화 MOSFET이다. 이러한 유형의 MOSFET에서, 게이트 유전체(72)를 따른 전도성 채널은, 구동 전압(VGS_7)이 음의 임계 전압 미만일 때 생성된다. 따라서, 구동 전압(VGS_7)을 적절히 선택함으로써, 보상 영역(21)은 소스 노드(S)에 접속되거나 소스 노드(S)로부터 접속해제된다. 이 구동 전압(VGS_7)은 도 12, 13a 및 도 13b에 나타낸 구동 신호(S7)와 동일하다. 추가 제어 노드(GSOU)를 제공함으로써, 추가 구동 전압(VGS_7)은 초접합 트랜지스터 디바이스의 구동 전압(게이트-소스 전압)(VGS)과는 독립적으로 조정될 수 있다.
도 15는 도 14에 도시된 트랜지스터 배열(1)의 한 변형을 도시한다. 이 트랜지스터 배열(1)에서, 추가 MOSFET의 구동 전압(VGS_7)이 초접합 트랜지스터 디바이스의 게이트-소스 전압(VGS)과는 독립적일뿐만 아니라, 제1 MOSFET의 구동 전압(VGS_5)도 초접합 트랜지스터 디바이스의 게이트-소스 전압(VGS)과는 독립적이다. 이를 위해, 트랜지스터 배열(1)은 제1 공핍 MOSFET의 게이트 전극(51)에 접속된 또 다른 제어 노드(GDEP)를 포함한다.
도 16은, 반도체 바디(100)에 통합된 초접합 트랜지스터 디바이스, 제1 스위치(5) 및 제2 스위치(7)를 갖는 트랜지스터 배열(1)의 또 다른 예를 도시한다. 제1 스위치(5)는 도 11에 나타낸 바와 같이 구현될 수 있고 제1 및 제2 공핍 MOSFET을 포함하며, 여기서, 초접합 트랜지스터 디바이스의 하나의 게이트 전극(31) 및 제1 공핍 MOSFET의 하나의 게이트 전극(51)은 (금속 또는 폴리실리콘을 포함할 수 있는) 공통 전극에 의해 구현될 수 있다. 제1 스위치(5)의 제1 및 제2 공핍 MOSFET 각각은 제2 도전형의 공핍 MOSFET이다.
도 16을 참조하면, 제2 스위치(7)는 제3 MOSFET을 포함한다. 이 제3 MOSFET은 제1 도전형이고, 따라서, 초접합 트랜지스터 디바이스와 동일한 도전형이다. 특히, 제3 MOSFET은 제1 도전형의 강화 MOSFET이다. 제3 MOSFET은, 게이트 유전체(82)에 의해 바디 영역(83)으로부터 유전적으로 절연된 게이트 전극(81)을 포함한다. 바디 영역(83)은 제2 도전형이고 드리프트 영역(11)과 제1 도전형의 소스 영역(84) 사이에 배열된다. 따라서, 제3 MOSFET은 강화 MOSFET이다. 초접합 트랜지스터 디바이스, 제1 스위치(5)의 제1 MOSFET 및 제2 스위치(7)의 제3 MOSFET은, 게이트 노드(G)와 소스 노드(S) 사이에서 수신된 게이트-소스 전압(VGS)에 의해 구동되며, 초접합 트랜지스터 디바이스, 제1 MOSFET 및 제3 MOSFET의 게이트 전극들(31, 51, 81)은 게이트 노드(G)에 접속된다. 제1 MOSFET은, 초접합 트랜지스터 디바이스 및 제3 MOSFET이 온-상태에 있을 때, 바디 영역(53)이 전하 캐리어가 공핍되는 오프-상태에 있도록 구현된다. 초접합 트랜지스터 디바이스의 온-상태에서, 소스 영역(12)과 드리프트 영역(11) 사이의 게이트 유전체(32)를 따라 바디 영역(22)에 전도성 채널이 있고, 제3 MOSFET의 온-상태에서, 드리프트 영역(11)과 소스 영역(84) 사이의 바디 영역(83)에서 게이트 유전체(82)를 따라 전도성 채널이 있다.
상기를 참조하면, 제2 스위치(7)는 소스 노드(S)를 보상 영역(21)과 전기적으로 접속하도록 구성된다. 이를 위해, 제3 MOSFET 외에 제2 스위치(7)는 바디 영역(83)에 접속된 전하 캐리어 변환기(84, 85, 86)를 포함하고, 여기서, 바디 영역(83)은 보상 영역(21)에 인접한다. 보상 영역(21)이 충전되고 제3 MOSFET이 온-상태에 있을 때, (제3 MOSFET이 n형 MOSFET일 때 전자들인) 제1 도전형의 전하 캐리어들은, 전도성 채널을 따라 소스 영역(84)으로부터 드리프트 영역(11)으로 흐를 수 있다. 전하 캐리어 변환기(84, 85, 86)는, 제1 도전형의 이들 전하 캐리어를, 바디 영역(83)에 의해 보상 영역(21)으로 전도될 수 있는 전하 캐리어인 제2 도전형의 전하 캐리어로 "변환"한다. 이러한 방식으로, 초접합 트랜지스터 디바이스 및 제3 MOSFET이 온-상태에 있을 때 소스 노드(S)와 보상 영역(21) 사이에 전기적 접속이 존재한다.
전하 캐리어 변환기(85)는 금속 및 제2 도전형의 고농도 도핑된 영역(86)을 포함하고, 여기서, 이 도핑된 영역(86)은, 바디 영역(83) 및 제1 도전형의 고농도 도핑된 영역(84)보다 높은 도핑 농도를 갖는다. 금속(85)은 소스 영역(84) 및 제2 도전형의 도핑된 영역(86)에 인접하며, 제2 도전형의 이 영역은 바디 영역(83)에 인접한다.
도 16에 도시된 트랜지스터 배열(1)에서, 보상 영역(21)들 각각에는 제1 스위치(5) 및 제2 스위치(7)가 접속되어 있고, 여기서, 제1 스위치(5)의 제1 및 제2 MOSFET은, 각각이 게이트 전극(51, 54), 게이트 유전체(52, 56) 및 바디 영역(53, 55)을 포함하는 복수의 트랜지스터 셀을 포함할 수 있다. 또한, 제2 스위치(7)의 제3 MOSFET은, 각각이 게이트 전극(81), 게이트 유전체(82) 및 바디 영역(83)을 포함하는 복수의 트랜지스터 셀, 및 각각이 금속(85) 및 제2 도전형의 도핑된 영역(86) 및 제1 도전형의 도핑된 영역(84)을 포함하는 복수의 변환기 셀을 가질 수 있고, 여기서, 이들 트랜지스터 셀들 및 대응하는 변환기 셀 중 적어도 하나는 하나의 보상 영역(21)에 접속된다.
도 16에 도시된 단면 B-B에서 반도체 바디(100)의 수평 단면도를 도시하는 도 17을 참조하면, 제1 및 제2 MOSFET의 복수의 트랜지스터 셀과 제3 MOSFET의 복수의 트랜지스터 셀이 각각의 보상 영역(21)에 접속되고, 여기서, 제1 및 제2 MOSFET의 트랜지스터 셀들과 제3 MOSFET의 트랜지스터 셀들은 각각의 보상 영역의 (도 17에 도시된 예에서 제2 측면 방향(y)인) 길이 방향으로 교대로 배열된다. 도 17에 도시된 단면 B-B는, 초접합 트랜지스터 디바이스의 트랜지스터 셀들 중의 제1 MOSFET의 트랜지스터 셀들, 및 제3 MOSFET의 트랜지스터 셀들의 바디 영역들(53, 22 및 83)을 절단한다. 도 16에 도시된 수직 단면도는 도 17에 나타낸 수직 단면 C-C에서의 수직 단면도이다.
도 16 및 도 17에 나타낸 예에서, 제1 MOSFET(및 제2 MOSFET)의 트랜지스터 셀들 및 제3 MOSFET의 트랜지스터 셀들은, 제1 측면 방향(x)에서 (도 17의 바디 영역(53)으로 표시된) 제1 MOSFET의 각각의 트랜지스터 셀이 (도 17의 바디 영역(83)으로 표시된) 제3 MOSFET의 트랜지스터 셀에 인접하도록 배열된다. 그러나, 이것은 단지 예일뿐이다. 도 18에 도시된 또 다른 예에 따르면, 제1 MOSFET(제2 MOSFET) 및 제3 MOSFET의 트랜지스터 셀들은, 제1 측면 방향(x)에서 제1 MOSFET의 트랜지스터 셀이 제1 MOSFET의 또 다른 트랜지스터 셀에 인접하고 제3 MOSFET의 트랜지스터 셀이 제3 MOSFET의 또 다른 트랜지스터 셀에 인접하도록 배열된다.
도 19는 도 16 내지 도 18에 도시된 트랜지스터 배열(1)의 한 변형을 도시한다. 도 19에 도시된 트랜지스터 배열(1)에서, 제1 MOSFET(및 제2 MOSFET)의 트랜지스터 셀과 하나의 보상 영역(21)에 접속된 제3 MOSFET의 트랜지스터 셀은, 초접합 트랜지스터 디바이스의 바디 영역(22)이 제1 및 제3 MOSFET의 트랜지스터 셀들에 인접하는 방향인, 제1 측면 방향(x)으로 서로 나란히 배열된다.
한 예에 따르면, 상이한 저항기들(R1, R2, R3)이, 게이트 노드(G)와, 초접합 트랜지스터 디바이스, 제1 MOSFET 및 제3 MOSFET의 게이트 전극들(31, 51, 81) 사이에 접속된다. 이들 저항기들의 저항은, 초접합 트랜지스터 디바이스의 게이트-소스 전압이 변할 때, 초접합 트랜지스터 디바이스와, 제1 MOSFET 및 제2 MOSFET 중 적어도 하나의 스위칭 사이에 지연이 존재하도록, 선택될 수 있다.
위에서 설명된 예들에서, 보상 영역(21)에 결합된 바이어스 노드(Q)와 바디 영역(22) 및 소스 영역(12)에 결합된 소스 노드(S) 사이에 바이어스 전압(VDEP)을 인가함으로써 보상 영역(21)과 드리프트 영역(11) 사이에 바이어스 전압(VDEP)이 인가된다. 바이어스 노드(Q)는 보상 영역(21)에 직접 접속될 수 있거나 스위치 등을 통해 보상 영역에 간접적으로 접속될 수 있다. 이들 예에서, 보상 영역(21)은 바디 영역(22)으로부터 분리된다.
또 다른 예에 따르면, 보상 영역(21)은 바디 영역(22)에 인접하여, 보상 영역(21)은 소스 노드(S)에 결합되고, 바이어스 전압(VDEP)은 소스 노드(S)와 제2 도핑 유형의 바이어스 영역 사이에 인가되게 하고, 여기서, 바이어스 영역은 드리프트 영역(11)에 인접하고, 바이어스 전압의 극성은, 바이어스 영역(25)과 드리프트 영역(11) 사이의 pn 접합이 순방향 바이어스되고 드리프트 영역(11)과 보상 영역(21) 사이의 pn 접합이 역방향 바이어스되도록 하는 것이다. 이러한 유형의 트랜지스터 배열의 한 예가 도 20에 도시되어 있다.
도 20에 도시된 트랜지스터 배열은, 각각의 트랜지스터 셀(10)의 보상 영역(21)이 각자의 트랜지스터 셀(10)의 바디 영역(22)에 인접한다는 점에서, 도 1 내지 19를 참조하여 설명된 트랜지스터 배열과는 상이하다. 또한, 초접합 트랜지스터 디바이스는, 제2 도핑 유형의 적어도 하나의 바이어스 영역(25)을 포함한다. 적어도 하나의 바이어스 영역(25)은 드리프트 영역(1)에 인접하고, 바이어스 노드(Q)에 결합되고, 트랜지스터 셀(10)의 바디 영역(22)으로부터 분리된다. 도 20에 도시된 예에서, 바이어스 영역(25)은, 각자의 트랜지스터 셀(10)의 게이트 전극(31) 및 게이트 유전체(32)에 의해 및 드리프트 영역(11)의 섹션에 의해, 트랜지스터 셀(10)의 바디 영역(22)으로부터 분리된다. 그러나, 이것은 단지 예일뿐이다. 유전체(미도시)로 채워진 트렌치 등의, 바이어스 영역(25)을 바디 영역(22)으로부터 분리하는 다른 수단도 역시 구현될 수 있다. 선택사항으로서, 바이어스 영역(25)은 바이어스 영역(25)보다 고농도 도핑된 제2 도핑 유형의 컨택 영역(26)을 통해 바이어스 노드(Q)에 접속되고 바이어스 노드(Q)와 바이어스 영역(25) 사이에 오옴 컨택을 제공한다.
도 20에 나타낸 예에서, 바이어스 전압(VDEP)은, 바이어스 영역(25)에 결합된 바이어스 노드(Q)와 보상 영역에 결합된 소스 노드(S) 사이에 바이어스 전압(VDEP)을 인가함으로써 드리프트 영역(11)과 보상 영역(21) 사이에 인가될 수 있다. 도 20을 참조하면, 바이어스 노드(Q)와 소스 노드(S) 사이에 바이어스 전압(VDEP)을 인가하는 것은 바이어스 노드(Q)와 소스 노드(S) 사이에 바이어스 전압 소스(6)를 접속하는 것을 포함할 수 있다.
바이어스 노드(Q)와 소스 노드(S) 사이, 그에 따라 드리프트 영역(11)과 보상 영역(21) 사이에 바이어스 전압(VDEP)을 선택적으로 인가할 수 있도록 하기 위해 제1 스위치(5)는 바이어스 전압 소스(6)와 직렬로 접속될 수 있다. 제1 스위치(5)는 도 20에 도시된 예에서 전압 소스(6)와 바이어스 노드(Q) 사이에 접속된다. 그러나, 이것은 단지 예일뿐이다. 스위치(5)는, 전압 소스(6)와 보상 영역(21) 사이 또는 전압 소스(6)와 바이어스 영역(25) 사이의 임의의 위치에서 구현될 수 있다.
상기를 참조하면, 바이어스 전압(VDEP)의 극성은, 바이어스 영역(25)과 드리프트 영역(11) 사이의 pn 접합이 순방향 바이어스되고 드리프트 영역(11)과 보상 영역(21) 사이의 pn 접합이 역방향 바이어스되도록 하는 것이다. 도 1 내지 도 19를 참조하여 설명된 예에서의 바이어스 전압의 극성에 비해, 도 20에 도시된 트랜지스터 배열에서의 공핍 전압(VDEP)의 극성은 반전된다. 예를 들어, n형 초접합 트랜지스터 디바이스를 갖는 트랜지스터 배열에서, (a) 트랜지스터 배열이 도 1 내지 도 19에 도시된 예들 중 하나에 따라 구현될 때 바이어스 전압(VDEP)은 소스 노드(S)가 바이어스 노드(Q)보다 높은 전위를 갖도록 하는 것이고(즉, 소스 노드(S) 및 바이어스 노드(Q)라고 지칭되는 바이어스 노드(Q) 사이의 바이어스 전압 VDEP는 양의 전압임), (b) 트랜지스터 배열이 도 20에 도시된 예에 따라 구현될 때 바이어스 전압(VDEP)은, 바이어스 노드(Q)가 소스 노드(S)보다 높은 전위를 갖도록 하는 것이다(즉, 소스 노드(S)는 바이어스 노드(Q)보다 낮은 전위를 갖고 소스 노드(S)와 바이어스 노드(Q)라고 지칭되는 바이어스 노드(Q) 사이의 바이어스 전압(VDEP)은 음의 전압임).
다음과 같은 넘버링된 예들은 본 명세서에서 이전에 설명된 양태들의 일부를 간략하게 요약한다.
예 1. 방법으로서, 초접합 트랜지스터 디바이스를 다이오드 상태에서 동작시키는 단계를 포함하고, 초접합 트랜지스터 디바이스를 다이오드 상태에서 동작시키는 단계는, 트랜지스터 디바이스의 적어도 하나의 트랜지스터 셀의 드리프트 영역과 상기 드리프트 영역의 도핑 유형과는 상보적인 도핑 유형의 보상 영역 사이에 0과는 상이한 바이어스 전압을 인가하는 단계를 포함하며, 상기 보상 영역은 드리프트 영역에 인접하고, 바이어스 전압의 극성은 드리프트 영역과 보상 영역 사이의 pn 접합이 역방향 바이어스되도록 하는 것인, 방법.
예 2. 예 1에 있어서, 상기 보상 영역은 상기 적어도 하나의 트랜지스터 셀의 바디 영역으로부터 이격되고, 상기 바이어스 전압은 상기 보상 영역과 상기 바디 영역 사이에 인가되는, 방법.
예 3. 예 1에 있어서, 상기 보상 영역은 상기 적어도 하나의 트랜지스터 셀의 바디 영역에 인접하고, 상기 바이어스 전압은 상기 보상 영역과 바이어스 영역 사이에 인가되며, 상기 바이어스 영역은 상기 보상 영역과 동일한 도핑 유형이고, 상기 드리프트 영역에 인접하며, 상기 바디 영역으로부터 이격되어 있는, 방법.
예 4. 예 1 내지 예 3 중 어느 한 예에 있어서, 상기 트랜지스터 디바이스를 다이오드 상태에서 동작시키는 단계는, 상기 적어도 하나의 트랜지스터 셀의 상기 바디 영역과 상기 드리프트 영역 사이의 pn 접합이 순방향 바이어스되도록 소스 노드와 드레인 노드 사이에 전압을 인가하는 단계를 더 포함하는, 방법.
예 5. 예 1 내지 예 4 중 어느 한 예에 있어서, 상기 바이어스 영역과 상기 드리프트 영역 사이에 상기 바이어스 전압을 인가하는 단계는, 상기 바디 영역에 접속된 소스 노드와 상기 보상 영역 사이에 바이어스 전압을 인가하는 단계를 포함하는, 방법.
예 6. 예 1 내지 예 5 중 어느 한 예에 있어서, 상기 트랜지스터 디바이스는 전압 차단 능력을 가지며, 상기 바이어스 전압의 크기는 상기 전압 차단 능력의 20% 미만인, 방법.
예 7. 예 1 내지 예 6 중 어느 한 예에 있어서, 상기 바이어스 전압을 인가하는 단계는, 바이어스 전압 소스에 의해 상기 바이어스 전압을 제공하는 단계, 및 상기 바이어스 전압 소스와, 상기 드리프트 영역 및 상기 보상 영역 중 하나 사이에 접속된 제1 스위치를 닫는 단계를 포함하는, 방법.
예 8. 예 7에 있어서, 상기 제1 스위치 및 상기 초접합 트랜지스터 디바이스는 동일한 반도체 바디에 통합되는, 방법.
예 9. 예 7 또는 예 8에 있어서, 상기 초접합 트랜지스터 디바이스는 제1 도전형이고, 상기 제1 스위치는 제2 도전형의 적어도 하나의 공핍 MOSFET을 포함하는, 방법.
예 10. 예 1 내지 예 9 중 어느 한 예에 있어서, 상기 트랜지스터 디바이스는 반도체 바디에 통합된 수직 트랜지스터 디바이스이고, 상기 바이어스 전압은 상기 반도체 바디의 제1 표면의 상단에 배열된 컨택들을 통해 상기 보상 영역과 상기 드리프트 영역 사이에 접속되는, 방법.
예 11. 예 1 내지 예 10 중 어느 한 예에 있어서, 상기 초접합 트랜지스터 디바이스를 다이오드 상태에서 동작시키기 전에 상기 트랜지스터 디바이스를 역방향 도통 상태로 동작시키는 단계를 더 포함하고, 상기 초접합 트랜지스터 디바이스를 역방향 도통 상태에서 동작시키는 단계는 : 상기 적어도 하나의 트랜지스터 셀의 바디 영역에 전도성 채널이 존재하도록 상기 적어도 하나의 트랜지스터 셀의 게이트 전극에 구동 전위를 인가하는 단계, 및 상기 바디 영역과 상기 드리프트 영역 사이에 다이오드 상태에서와 동일한 극성을 갖는 전압을 인가하는 단계를 포함하는, 방법.
예 12. 예 1 내지 예 11 중 어느 한 예에 있어서, 상기 다이오드 상태 이후에 상기 초접합 트랜지스터 디바이스를 차단 상태에서 동작시키는 단계를 더 포함하고, 상기 초접합 트랜지스터 디바이스를 차단 상태에서 동작시키는 단계는 : 상기 적어도 하나의 트랜지스터 셀의 바디 영역에서의 전도성 채널이 차단되도록 상기 적어도 하나의 트랜지스터 셀의 게이트 전극에 구동 전위를 인가하는 단계, 및 상기 다이오드 상태에서의 상기 바디 영역과 상기 드리프트 영역 사이의 전압의 극성과는 반대 극성을 갖는 전압을 상기 바디 영역과 상기 드리프트 영역 사이에 인가하는 단계를 포함하는, 방법.
예 13. 예 12에 있어서, 유도성 부하가 상기 트랜지스터 디바이스와 병렬로 접속되고, 전자 스위치가 상기 트랜지스터 디바이스와 직렬로 접속되며, 상기 트랜지스터 디바이스의 동작 상태를 상기 다이오드 상태로부터 상기 차단 상태로 변경하는 것은, 상기 전자 스위치의 스위칭 상태를 오프-상태로부터 온-상태로 변경하는 것을 포함하는, 방법.
예 14. 예 12 또는 예 13에 있어서, 상기 차단 상태 후에 역방향 도통 상태와 순방향 도통 상태 중 하나에서 상기 트랜지스터 디바이스를 동작시키는 단계를 더 포함하고, 상기 차단 상태 후에 역방향 도통 상태와 순방향 도통 상태 중 하나에서 상기 트랜지스터 디바이스를 동작시키는 단계는 상기 보상 영역을 상기 소스 노드에 접속하는 단계를 포함하는, 방법.
예 15. 예 14에 있어서, 상기 보상 영역을 소스 노드에 접속하는 단계는, 상기 바이어스 영역과 상기 소스 노드 사이에 접속된 제2 스위치를 닫는 단계를 포함하는, 방법.
예 16. 예 15에 있어서, 상기 제2 스위치를 스위칭 오프할 때 또는 그 전에 상기 제1 스위치를 스위칭 오프하는 단계를 더 포함하는 방법.
예 17. 예 15 또는 예 15 또는 15 중 어느 한 예에 있어서, 상기 제2 스위치 및 상기 초접합 트랜지스터 디바이스는 동일한 반도체 바디에 통합되는, 방법.
예 18. 트랜지스터 배열로서, 바이어스 노드에 결합된 바이어스 영역, 및 소스 영역, 바디 영역 및 드리프트 영역을 포함하는 적어도 하나의 트랜지스터 셀을 포함하는 트랜지스터 디바이스; 및 상기 바이어스 영역과 상기 바이어스 노드 사이에 접속된 제1 전자 스위치를 포함하고, 상기 트랜지스터 디바이스 및 상기 제1 전자 스위치는 공통 반도체 바디에 통합되고, 상기 제2 전자 스위치는 상기 보상 영역과 상기 소스 영역 사이에 접속된, 트랜지스터 배열.
예 19. 예 18에 있어서, 상기 공통 반도체 바디에 통합된 제2 전자 스위치를 더 포함하는 트랜지스터 배열.
예 20. 예 18 또는 예 19에 있어서, 상기 바이어스 영역은 상기 적어도 하나의 트랜지스터 셀의 보상 영역이고, 상기 보상 영역은 상기 적어도 하나의 트랜지스터 셀의 바디 영역과 이격되어 있는, 트랜지스터 배열.
예 21. 예 18 또는 예 19에 있어서, 상기 적어도 하나의 트랜지스터 셀은 보상 영역을 더 포함하고, 상기 바이어스 영역은 상기 보상 영역 및 상기 바디 영역과 이격되어 있는, 트랜지스터 배열.
예 22. 예 18 내지 예 21 중 어느 한 예에 있어서, 상기 트랜지스터 디바이스 및 상기 제1 전자 스위치는 동일한 구동 신호에 의해 구동되도록 구성된, 트랜지스터 배열.
예 23. 예 18 내지 예 22 중 어느 한 예에 있어서, 상기 트랜지스터 디바이스, 상기 제1 전자 스위치, 및 상기 제2 전자 스위치는 동일한 구동 신호에 의해 구동되도록 구성된, 트랜지스터 배열.
예 24. 예 19 내지 예 23 중 어느 한 예에 있어서, 상기 트랜지스터 디바이스는 제1 도전형이고, 상기 제1 전자 스위치는 제2 도전형의 적어도 하나의 공핍 MOSFET을 포함하며, 상기 제2 전자 스위치는, 상기 제1 도전형의 강화 MOSFET, 및 상기 강화 MOSFET과 상기 보상 영역 사이에 접속된 전하 캐리어 변환기를 포함하는, 트랜지스터 배열.

Claims (20)

  1. 방법으로서,
    초접합 트랜지스터 디바이스를 다이오드 상태에서 동작시키는 단계를 포함하고,
    상기 초접합 트랜지스터 디바이스를 다이오드 상태에서 동작시키는 단계는, 상기 트랜지스터 디바이스의 적어도 하나의 트랜지스터 셀(10)의 드리프트 영역(11)과, 상기 드리프트 영역(11)의 도핑 유형과는 상보적인 도핑 유형의 보상 영역(21) 사이에, 0과는 상이한 바이어스 전압(VDEP)을 인가하는 단계를 포함하며,
    상기 보상 영역(21)은 상기 드리프트 영역(11)에 인접하고,
    상기 바이어스 전압(VDEP)의 극성은 상기 드리프트 영역(11)과 상기 보상 영역(21) 사이의 pn 접합이 역방향 바이어스되도록 하는 것인, 방법.
  2. 제1항에 있어서,
    상기 보상 영역(21)은 상기 적어도 하나의 트랜지스터 셀(10)의 바디 영역(22)으로부터 이격되고,
    상기 바이어스 전압(VDEP)은 상기 보상 영역(21)과 상기 바디 영역(22) 사이에 인가되는, 방법.
  3. 제2항에 있어서,
    상기 보상 영역(21)은 상기 적어도 하나의 트랜지스터 셀(10)의 바디 영역(22)에 인접하고,
    상기 바이어스 전압(VDEP)은 상기 보상 영역(21)과 바이어스 영역(25) 사이에 인가되며,
    상기 바이어스 영역(25)은 상기 보상 영역(21)과 동일한 도핑 유형이고, 상기 드리프트 영역(11)에 인접하며, 상기 바디 영역(22)으로부터 이격되는, 방법.
  4. 제2항 또는 제3항에 있어서,
    상기 트랜지스터 디바이스를 다이오드 상태에서 동작시키는 단계는, 상기 적어도 하나의 트랜지스터 셀의 상기 바디 영역(22)과 상기 드리프트 영역(11) 사이의 pn 접합이 순방향 바이어스되도록 소스 노드(S)와 드레인 노드(D) 사이에 전압을 인가하는 단계를 더 포함하는, 방법.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 트랜지스터 디바이스는 전압 차단 능력을 가지며, 상기 바이어스 전압(VDEP)의 크기는 상기 전압 차단 능력의 20% 미만인, 방법.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 바이어스 전압(VDEP)을 인가하는 단계는 바이어스 전압 소스(6)에 의해 상기 바이어스 전압(VDEP)을 제공하는 단계, 및 상기 드리프트 영역(11) 및 상기 보상 영역(21) 중 하나와 상기 바이어스 전압 소스(6) 사이에 접속된 제1 스위치(5)를 닫는 단계를 포함하는, 방법.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 트랜지스터 디바이스는 반도체 바디(100)에 통합되는 수직 트랜지스터 디바이스이고,
    상기 바이어스 전압(VDEP)은, 상기 반도체 바디(100)의 제1 표면(101)의 상단에 배열된 바이어스 노드(Q)를 통해 상기 보상 영역(21)과 상기 드리프트 영역(11) 사이에 인가되는, 방법.
  8. 제2항 또는 제3항에 있어서,
    상기 초접합 트랜지스터 디바이스를 상기 다이오드 상태에서 동작시키기 전에 상기 트랜지스터 디바이스를 역방향 도통 상태에서 동작시키는 단계를 더 포함하고,
    상기 초접합 트랜지스터 디바이스를 역방향 도통 상태에서 동작시키는 단계는,
    상기 적어도 하나의 트랜지스터 셀(10)의 상기 바디 영역(22)에 전도성 채널이 존재하도록 상기 적어도 하나의 트랜지스터 셀(10)의 게이트 전극(31)에 구동 전위를 인가하는 단계, 및
    상기 바디 영역(22)과 상기 드리프트 영역(11) 사이에 상기 다이오드 상태에서와 동일한 극성을 갖는 전압을 인가하는 단계
    를 포함하는, 방법.
  9. 제4항에 있어서,
    상기 다이오드 상태 후에 차단 상태에서 상기 초접합 트랜지스터 디바이스(1)를 동작시키는 단계를 더 포함하고,
    상기 차단 상태에서 상기 초접합 트랜지스터 디바이스를 동작시키는 단계는,
    상기 적어도 하나의 트랜지스터 셀(10)의 바디 영역(22)에서의 전도성 채널이 차단되도록 상기 적어도 하나의 트랜지스터 셀(10)의 게이트 전극(31)에 구동 전위를 인가하는 단계, 및
    상기 다이오드 상태에서의 상기 바디 영역(22)과 상기 드리프트 영역(11) 사이의 전압의 극성과는 반대 극성을 갖는 전압을 상기 바디 영역(22)과 상기 드리프트 영역(11) 사이에 인가하는 단계
    를 포함하는, 방법.
  10. 제9항에 있어서,
    유도성 부하(Z)가 상기 트랜지스터 디바이스와 병렬로 접속되고, 전자 스위치(SW)가 상기 트랜지스터 디바이스와 직렬로 접속되며,
    상기 트랜지스터 디바이스의 동작 상태를 상기 다이오드 상태로부터 상기 차단 상태로 변경하는 것은, 상기 전자 스위치(SW)의 스위칭 상태를 오프-상태로부터 온-상태로 변경하는 것을 포함하는, 방법.
  11. 제10항에 있어서,
    상기 차단 상태 후에 역방향 도통 상태와 순방향 도통 상태 중 하나에서 상기 트랜지스터 디바이스를 동작시키는 단계를 더 포함하고,
    상기 차단 상태 후에 상기 역방향 도통 상태 또는 상기 순방향 도통 상태에서 상기 트랜지스터 디바이스를 동작시키는 단계는 상기 보상 영역(21)을 상기 소스 노드(S)에 접속시키는 단계를 포함하는, 방법.
  12. 트랜지스터 배열 디바이스(transistor arrangement device)로서,
    소스 영역(12), 바디 영역(22), 보상 영역(21) 및 드리프트 영역(11)을 포함하는 적어도 하나의 트랜지스터 셀(10) 및 바이어스 노드(Q)에 결합된 바이어스 영역(25)을 포함하는 트랜지스터 디바이스; 및
    상기 바이어스 영역(25)과 상기 바이어스 노드(Q) 사이에 접속된 제1 전자 스위치(5)
    를 포함하고,
    상기 트랜지스터 디바이스 및 상기 제1 전자 스위치(5)는 공통 반도체 바디(100)에 통합되고,
    상기 바이어스 노드(Q)는 상기 트랜지스터 디바이스의 소스 노드(S) 및 게이트 노드(G)와는 상이하고,
    상기 바이어스 노드(Q)는 상기 트랜지스터 디바이스가 다이오드 상태에 있을 때 상기 바이어스 노드(Q)와 상기 소스 노드(S) 사이의 바이어스 전압이 상기 보상 영역(21)과 상기 드리프트 영역(11) 사이의 pn 접합을 역방향 바이어스하도록 구성되는, 트랜지스터 배열 디바이스.
  13. 제12항에 있어서,
    상기 공통 반도체 바디(100)에 통합된 제2 전자 스위치(7)를 더 포함하고, 상기 제2 전자 스위치(7)는 상기 보상 영역(21)과 상기 소스 영역(12) 사이에 접속되는, 트랜지스터 배열 디바이스.
  14. 제12항 또는 제13항에 있어서,
    상기 보상 영역(21)은 상기 적어도 하나의 트랜지스터 셀(10)의 상기 바디 영역(22)으로부터 이격되는, 트랜지스터 배열 디바이스.
  15. 제12항 또는 제13항에 있어서,
    상기 바이어스 영역(25)은 상기 보상 영역(21) 및 상기 바디 영역(22)으로부터 이격되는, 트랜지스터 배열 디바이스.
  16. 제12항에 있어서,
    상기 보상 영역(21)은 상기 바이어스 노드(Q)에 결합되는, 트랜지스터 배열 디바이스.
  17. 제12항에 있어서,
    상기 바이어스 영역(25)은 상기 바이어스 노드(Q)에 상기 바이어스 영역(25)보다 고농도 도핑되고 상기 바이어스 노드(Q)와 상기 바이어스 영역(25) 사이의 오옴 컨택을 제공하는 컨택 영역(23)을 통해 접속되는, 트랜지스터 배열 디바이스.
  18. 제12항에 있어서,
    상기 제1 전자 스위치(5)는 전압 소스(6)와 상기 바이어스 노드(Q) 사이에 접속되는, 트랜지스터 배열 디바이스.
  19. 제12항에 있어서,
    상기 바이어스 영역(25)은 적어도 하나의 트랜지스터 셀의 게이트 유전체(32)와 게이트 전극(31)에 의하여 그리고 상기 드리프트 영역의 섹션에 의하여 상기 바디 영역(22)으로부터 분리되는, 트랜지스터 배열 디바이스.
  20. 제12항에 있어서,
    상기 바이어스 영역(25)은 유전체로 채워진 트렌치에 의하여 상기 바디 영역(22)으로부터 분리되는, 트랜지스터 배열 디바이스.
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