KR102777027B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

쇼트키 접합 영역과, 오믹 접합 영역을 포함하는 반도체막과, 상기 반도체막의 상기 쇼트키 접합 영역 상에 배치된 쇼트키 전극과, 상기 오믹 접합 영역 상에 배치된 오믹 전극을 포함하는 반도체 장치로서, 상기 반도체막의 쇼트키 접합 영역의 전위 밀도가, 상기 반도체막의 오믹 접합 영역의 전위 밀도보다 작은 것을 특징으로 하는 반도체 장치.

Description

반도체 장치 및 반도체 장치의 제조 방법
본 발명은, 파워 디바이스 등에 유용한 반도체 장치에 관한 것이다. 또한, 본 발명은 반도체 장치의 제조 방법에 관한 것이다.
고내압, 저손실 및 고내열을 실현할 수 있는 차세대의 스위칭 소자로서, 밴드 갭이 큰 산화갈륨(Ga2O3)을 사용한 반도체 장치가 주목받고 있어, 인버터 등의 전력용 반도체 장치로의 적용이 기대되고 있다. 또한, 넓은 밴드 갭으로부터 LED나 센서 등의 수발광 장치로서의 폭넓은 응용도 기대되고 있다. 특히, 산화갈륨 중에서도 커런덤 구조를 갖는 α-Ga2O3 등은, 비특허문헌 1에 의하면, 인듐이나 알루미늄을 각각, 혹은 조합하여 혼정으로 함으로써 밴드 갭 제어하는 것이 가능하여, InAlGaO계 반도체로서 매우 매력적인 재료 계통을 구성하고 있다. 여기서 InAlGaO계 반도체란 InXAlYGaZO3(0 ≤ X ≤ 2, 0 ≤ Y ≤ 2, 0 ≤ Z ≤ 2, X + Y + Z = 1.5~2.5)을 나타내며(특허문헌 9 등), 산화갈륨을 내포하는 동일 재료 계통으로서 부감할 수 있다.
그러나, 산화갈륨은, 최안정상이 β 갈리아 구조이므로, 특수한 성막법을 이용하지 않으면, 준안정상인 커런덤 구조의 결정막을 성막하는 것이 곤란하며, 예를 들어, 헤테로에피택셜 성장 등에 결정 성장 조건이 제약되는 경우도 많고, 그 때문에, 전위 밀도가 높아지는 경향이 있다. 또한, 커런덤 구조의 결정막에 한정하지 않고, 성막 레이트나 결정 품질의 향상, 크랙이나 이상 성장의 억제, 트윈 억제, 휨에 의한 기판의 균열 등에 있어서도 아직 과제가 수많이 존재하고 있다. 이러한 상황 하, 현재, 커런덤 구조를 갖는 결정성 반도체의 성막에 대하여, 몇 가지 검토가 이루어지고 있다.
특허문헌 1에는, 갈륨 또는 인듐의 브롬화물 또는 요오드화물을 사용하여, 미스트 CVD법에 의해, 산화물 결정 박막을 제조하는 방법이 기재되어 있다. 특허문헌 2~4에는, 커런덤형 결정 구조를 갖는 베이스 기판 상에, 커런덤형 결정 구조를 갖는 반도체층과, 커런덤형 결정 구조를 갖는 절연막이 적층된 다층 구조체가 기재되어 있다. 또한, 특허문헌 5~7과 같이, ELO 기판이나 보이드 형성을 이용하여, 미스트 CVD에 의한 성막도 검토되고 있다.
특허문헌 8에는, 적어도, 갈륨 원료와 산소 원료를 사용하여, 할라이드 기상 성장법(HVPE법)에 의해, 커런덤 구조를 갖는 산화갈륨을 성막하는 것이 기재되어 있다. 또한, 특허문헌 10 및 11에는, PSS 기판을 사용하여, ELO 결정 성장을 행하여, 표면적은 9 μm2 이상이고, 전이 밀도가 5 × 106 cm-2인 결정막을 얻는 것이 기재되어 있다. 그러나, 산화갈륨은 방열성에 과제가 있고, 방열성의 과제를 해소하기 위해서는, 예를 들어 산화갈륨의 막두께를 30 μm 이하로 얇게 할 필요가 있으나, 연마 공정이 번잡해져, 비용이 높아진다는 문제가 있고, 또한, 애초에, 유전체막과 반도체층의 밀착성이 양호하지는 않다는 문제를 안고 있었다. 또한, 종형 디바이스로 한 경우의 직렬 저항에 있어서도, 충분히 만족할 수 있는 것은 아니었다. 그 때문에, 파워 디바이스로서 산화갈륨의 성능을 흡족하게 발휘하기 위해서는, 더욱 양질의 결정 품질을 갖는 산화갈륨막을 얻는 것이 바람직하고, 이러한 결정막이 대망되고 있었다.
한편, 특허문헌 1~11은 모두 본 출원인들에 의한 특허 또는 특허출원에 관한 공보로, 현재도 검토가 진행되고 있다.
일본 특허 제5397794호 일본 특허 제5343224호 일본 특허 제5397795호 일본 공개특허공보 2014-72533호 일본 공개특허공보 2016-100592호 일본 공개특허공보 2016-98166호 일본 공개특허공보 2016-100593호 일본 공개특허공보 2016-155714호 국제 공개공보 제2014/050793호 미국 공개공보 제2019/0057865호 일본 공개특허공보 2019-034883호
카네코 켄타로, 「커런덤 구조 산화갈륨계 혼정 박막의 성장과 물성」, 쿄토 대학 박사 논문, 2013년 3월
본 발명의 반도체 장치의 양태의 하나로서, 반도체의 전위 밀도를 저감하는 것을 목적으로 한다. 본 발명의 반도체 장치의 실시양태에 의하면, 쇼트키 접합 영역의 전위 밀도가, 상기 반도체막의 오믹 접합 영역의 전위 밀도보다 작은 반도체막을 포함하는 반도체 장치를 제공하는 것을 목적의 하나로 한다.
본 발명자는, 적어도 상기 목적을 달성하기 위하여 예의 검토한 결과, 특정한 조건 하에서 ELO(Epitaxial lateral overgrowth)를 실시함으로써, 반도체막의 쇼트키 접합 영역의 전위 밀도가, 상기 반도체막의 오믹 접합 영역의 전위 밀도보다 작은 반도체 장치를 얻을 수 있는 것을 지견하고, 이러한 반도체 장치가, 반도체 특성이 우수하여, 상기한 종래의 문제의 해결로 이어질 수 있는 것을 알아냈다. 상세는 실시형태와 함께 설명한다.
또한, 본 발명자들은, 상기 지견을 얻은 후, 더욱 검토를 거듭하여 본 발명을 완성시키기에 이르렀다.
즉, 본 발명은, 이하의 발명에 관한 것이다.
[1] 쇼트키 접합 영역과, 오믹 접합 영역을 포함하는 반도체막과, 상기 반도체막의 상기 쇼트키 접합 영역 상에 배치된 쇼트키 전극과, 상기 오믹 접합 영역 상에 배치된 오믹 전극을 포함하는 반도체 장치로서, 상기 반도체막의 쇼트키 접합 영역의 전위 밀도가, 상기 반도체막의 오믹 접합 영역의 전위 밀도보다 작은 것을 특징으로 하는 반도체 장치.
[2] 상기 반도체막이, 상기 쇼트키 접합 영역을 포함하는 제1 반도체층과, 상기 오믹 접합 영역을 포함하는 제2 반도체층을 포함하는, 상기 [1] 기재의 반도체 장치.
[3] 상기 제2 반도체층이 n+형 반도체층인, 상기 [2] 기재의 반도체 장치.
[4] 상기 제1 반도체층이 n-형 반도체층인, 상기 [2] 또는 [3]에 기재된 반도체 장치.
[5] 상기 제1 반도체층이 적어도 하나의 트렌치를 갖고 있는, 상기 [2]~[4] 중 어느 하나에 기재된 반도체 장치.
[6] 상기 반도체막이, 가로 방향 성장 영역을 포함하는 상기 [1]~[5] 중 어느 하나에 기재된 반도체 장치.
[7] 상기 반도체막의 두께가 1 μm 이상인, 상기 [1]~[6] 중 어느 하나에 기재된 반도체 장치.
[8] 상기 제2 반도체층이 커런덤 구조를 갖는, 상기 [2]~[7] 중 어느 하나에 기재된 반도체 장치.
[9] 상기 제2 반도체층이 적어도 갈륨을 포함하는, 상기 [2]~[8] 중 어느 하나에 기재된 반도체 장치.
[10] 상기 제1 반도체층이 적어도 갈륨을 포함하는, 상기 [2]~[9] 중 어느 하나에 기재된 반도체 장치.
[11] 상기 제1 반도체층이 p형의 반도체 영역을 포함하고 있는, 상기 [2]~[10] 중 어느 하나에 기재된 반도체 장치.
[12] 파워 디바이스인 상기 [1]~[11] 중 어느 하나에 기재된 반도체 장치.
[13] 쇼트키 배리어 다이오드(SBD)인 상기 [1]~[12] 중 어느 하나에 기재된 반도체 장치.
[14] 정션 배리어 다이오드(JBD)인 상기 [1]~[12] 중 어느 하나에 기재된 반도체 장치.
[15] 반도체 장치를 구비하는 반도체 시스템으로서, 상기 반도체 장치가, 상기 [1]~[14] 중 어느 하나에 기재된 반도체 장치인 것을 특징으로 하는 반도체 시스템.
[16] 결정 기판 상에, 상기 결정 기판 c축 방향을 길이 방향으로 하여 마스크를 배치하는 것, 상기 마스크가 배치된 결정성 기판 상에 반도체막을 결정 성장시키는 것을 포함하는 반도체 장치의 제조 방법.
[17] 결정 기판 상에 형성된 결정층 상에, c축 방향을 길이 방향으로 하여 마스크를 배치하는 것, 상기 마스크가 배치된 결정층 상에 반도체막을 결정 성장시키는 것을 포함하는 반도체 장치의 제조 방법.
[18] 상기 마스크가 전극 재료를 포함하고 있는, 상기 [16] 또는 [17]에 기재된 제조 방법.
[19] 상기 마스크가 유전체 재료를 포함하고 있는, 상기 [16] 또는 [17]에 기재된 제조 방법.
[20] 상기 결정성의 기체의 a축 방향으로 전위를 수속(收束)시키는 것을 포함하는 상기 [16]~[19] 중 어느 하나에 기재된 제조 방법.
[21] 적어도 상기 결정 기판을 제거하는 것을 포함하는, 상기 [16]~[20] 중 어느 하나에 기재된 제조 방법.
[22] 적어도 상기 결정 기판과 상기 마스크를 제거하는 것을 포함하는, 상기 [16]~[20] 중 어느 하나에 기재된 제조 방법.
[23] 적어도 상기 결정 기판과 상기 결정층을 제거하는 것을 포함하는, 상기 [17]~[20] 중 어느 하나에 기재된 제조 방법.
[24] 상기 결정층은, 미스트 CVD법에 의해 상기 결정 기판 상에 형성되는, 상기 [17] 기재의 제조 방법.
본 발명의 반도체 장치의 실시양태의 하나에 따른 반도체 장치는, 본 발명의 반도체 장치의 실시양태의 하나로서, 반도체막의 쇼트키 접합 영역의 전위 밀도가, 상기 반도체막의 오믹 접합 영역의 전위 밀도보다 작아, 반도체 특성이 우수하다. 상세는 실시형태와 함께 설명한다.
도 1은 본 발명의 반도체 장치의 제조 방법의 실시양태의 하나로서, 제조 공정의 일부를 설명하는 모식도이다.
도 2는 본 발명의 실시양태에 있어서 호적하게 사용되는 할라이드 기상 성장(HVPE) 장치를 설명하는 도면이다.
도 3은 본 발명의 실시양태에 있어서 호적하게 사용되는 결정성의 기체의 표면 상에 형성된 요철부의 일 양태를 나타내는 모식도이다.
도 4는 본 발명의 실시양태에 있어서 호적하게 사용되는 미스트 CVD 장치를 설명하는 도면이다.
도 5는 전원 시스템의 일례를 모식적으로 나타내는 도면이다.
도 6은 시스템 장치의 일례를 모식적으로 나타내는 도면이다.
도 7은 전원 장치의 전원 회로도의 일례를 모식적으로 나타내는 도면이다.
도 8은 리드 프레임, 회로 기판, 또는 방열 기판과 접합된 반도체 장치의 일례를 모식적으로 나타내는 도면이다.
도 9는 파워 카드의 일례를 모식적으로 나타내는 도면이다.
도 10은 본 발명의 실시예에 있어서의 TEM상을 나타낸다.
도 11은 본 발명의 실시양태로서, 반도체 장치의 일례의 요부를 나타낸다.
도 12는 본 발명의 실시양태로서, 반도체 장치의 일례의 요부를 나타낸다.
도 13은 본 발명의 실시양태로서, 반도체 장치(SBD)의 단면도를 나타낸다.
도 14는 본 발명의 실시양태로서, 반도체 장치(JBS)의 단면도를 나타낸다.
도 15a는 본 발명의 실시양태로서, 반도체 장치의 제조 공정의 일부를 나타내는 개략 설명도이다.
도 15b는 본 발명의 실시양태로서, 반도체 장치의 제조 공정의 일부를 나타내는 개략 설명도이다.
도 16a는 본 발명의 실시양태로서, 반도체 장치의 제조 공정의 일부를 나타내는 개략 설명도이다.
도 16b는 본 발명의 실시양태로서, 반도체 장치의 제조 공정으로부터 얻어지는 적층 구조체의 단면도를 나타낸다.
도 17a는 본 발명의 실시양태로서, 반도체 장치의 제조 공정으로부터 얻어지는 적층 구조체의 단면도를 나타낸다.
도 17b는 본 발명의 실시양태로서, 반도체 장치의 제조 공정으로부터 얻어지는 적층 구조체의 단면도를 나타낸다.
도 17c는 본 발명의 실시양태로서, 반도체 장치의 제조 공정으로부터 얻어지는 반도체 장치의 일례로서 단면도를 나타낸다.
본 발명의 반도체 장치의 실시양태의 하나로서, 반도체 장치는, 쇼트키 접합 영역과, 오믹 접합 영역을 포함하는 반도체막과, 상기 반도체막의 상기 쇼트키 접합 영역 상에 배치된 쇼트키 전극과, 상기 오믹 접합 영역 상에 배치된 오믹 전극을 포함하고, 상기 반도체막의 쇼트키 접합 영역의 전위 밀도가, 상기 반도체막의 오믹 접합 영역의 전위 밀도보다 작은 것을 특장으로 한다. 본 발명의 실시양태에 의하면, 쇼트키 접합이 이루어지는 영역의 전위를 선택적으로 저감시킬 수 있으므로, 반도체 특성이 우수한 반도체 장치를 얻을 수 있다. 여기서, 상기 쇼트키 접합 영역은, 예를 들어, 상기 반도체막 중, 상기 반도체막과 상기 쇼트키 전극의 계면으로부터의 거리가 100 nm 이내인 영역을 말한다. 또한, 상기 오믹 접합 영역은, 예를 들어, 상기 반도체막 중, 상기 반도체막과 상기 오믹 전극의 계면으로부터의 거리가 100 nm 이내인 영역을 말한다. 본 발명의 실시양태에 있어서는, 상기 반도체막이, 상기 쇼트키 전극과의 사이에 쇼트키 접합을 형성하는 제1 반도체층과, 상기 오믹 전극과의 사이에 오믹 접합을 형성하는 제2 반도체층을 갖고 있는 것이 바람직하다. 또한, 본 발명의 실시양태에 있어서는, 상기 제1 반도체층의 전위 밀도가, 상기 제2 반도체층의 전위 밀도보다 작은 것이 바람직하다.
또한, 실시양태의 하나로서, 반도체 장치는, 전극과 반도체막을 적어도 포함하는 반도체 장치로서, 상기 반도체막은 c축을 포함하는 결정 구조를 갖고 있고, 상기 전극이 상기 c축 방향으로 연장되어 있는 것을 특장으로 한다. 여기서, 「상기 전극이 c축 방향으로 연장되어 있다」는 것은, 상기 전극의 길이 방향이 상기 반도체막의 c축 방향과 평행한 것을 말하며, c축 방향에 대하여 5° 이내의 각도 범위의 방향을 포함한다. 한편, 상기 전극의 형상은 특별히 한정되지 않지만, 전극 형상이 2방향 이상에 길이를 갖고 배치되어 있는 경우에, 길이 방향은, 보다 긴 방향을 의미한다.
본 발명의 반도체 장치의 제조 방법의 실시양태의 하나로서, 상기 제조 방법은, m면을 주면으로 하는 결정성 기체의 상기 m면 상에, 상기 결정성 기체의 c축 방향을 길이 방향으로 하여 마스크를 배치하는 것, 상기 결정성 기체의 m면 상에 반도체막을 결정 성장시키는 것을 포함한다. 한편, 본 발명의 실시양태에 의하면, 상기 마스크는 전극 재료로 형성할 수 있다. 결정성의 기체로부터 ELO 성장한 반도체층이 마스크 상에 연장되어 형성되므로, 마스크를 전극에 사용하는 경우, 전극과 반도체층의 계면 부근의 결정성이 양호해진다. 또한, 마스크를 전극에 사용하는 경우, ELO 성장한 반도체층과 전극의 접합 상태가 양호한 반도체 장치를 얻을 수 있다.
본 발명의 반도체 장치의 제조 방법의 실시양태의 하나로서, 상기 제조 방법은, ELO 마스크를 갖는 결정 기판 상에, 가로 방향 성장시켜 결정막으로 이루어지는 반도체층을 형성하는 것을 포함하고, 상기 ELO 마스크를 전극 또는 게이트 절연막으로서 사용하는 것을 특장으로 한다. 또한, 다른 실시양태에 의하면, 마스크를 Si가 포함되는, 전극보다 도전성이 작은 재료로 형성할 수도 있다. 실시양태의 하나에 의하면, 마스크는 유전체 재료를 포함하고 있어도 되고, 또한 유전체 재료로 이루어지는 마스크여도 된다. 마스크는, 반도체 장치 안에서, 유전체막으로서 사용되어도 된다. 본 발명자들은, 특정한 조건 하에서 ELO를 실시함으로써, 유전체막과 반도체층의 계면의 접합 상태가 양호하며, 채널층의 결정성도 양호하여, 반도체 특성이 우수한 반도체 장치를 용이하게 얻을 수 있는 것을 지견하였다.
본 발명의 반도체 장치의 다른 실시양태로서, 반도체 장치는, 유전체막과, 반도체막을 적어도 포함하는 반도체 장치로서, 상기 반도체막은 c축을 포함하는 결정 구조를 갖고 있고, 상기 유전체막이 상기 c축 방향으로 연장되어 있는 것을 특장으로 한다. 여기서, 「상기 유전체막이 c축 방향으로 연장되어 있다」는 것은, 상기 유전체막의 길이 방향이, 상기 반도체막의 상기 c축 방향과 평행한 것을 말하며, c축 방향에 대하여 5° 이내의 각도 범위의 방향을 포함한다.
또한, 본 발명의 반도체 장치의 제조 방법의 실시양태의 하나로서, 제조 방법은, 마스크를 배치한 결정성의 기체 상에, 가로 방향 성장을 포함하는 반도체층을 형성하는 것을 포함한다. 실시양태의 하나로서, 전극 재료를 포함하는 마스크를 결정성의 기체 상에 배치하고, ELO 성장에 사용한 후, 마스크를 반도체 장치의 전극으로 할 수도 있다.
또한, 본 발명의 다른 실시양태로서, 유전체 재료를 포함하는 마스크를 배치하고, ELO 성장에 사용한 후, 반도체 장치의 게이트 절연막으로 할 수 있다. 한편, 「상기 유전체막이 c축 방향으로 연장되어 있다」는 것은, 상술한 바와 같이, 상기 유전체막의 길이 방향이, 상기 반도체막의 c축 방향과 평행한 것을 말하며, c축 방향에 대하여 5° 이내의 각도 범위의 방향을 포함한다. 상기 유전체막의 전체의 길이 방향이 상기 c축 방향과 평행해도 되고, 상기 유전체막의 일부가 상기 c축 방향으로 연장되어 있어도 된다. 또한, 「c축 방향」은, 본 실시양태에 있어서, c면과 수직한 방향을 의미한다. 상기 c축을 포함하는 결정 구조로는, 예를 들어, 커런덤 구조 등을 들 수 있다. 이러한 구조로 함으로써, 본 발명에 있어서는, 유전체막과 반도체층의 계면의 접합 상태가 양호하며, 채널층의 결정성도 양호하여, 반도체 특성이 우수한 반도체 장치를 얻을 수 있다. 또한, 본 발명의 실시양태의 하나로서, 상기 반도체층이, 가로 방향 성장 영역을 포함하는 것이 바람직하다. 본 발명의 실시양태에 있어서, 상기 반도체층이, 제1 반도체 영역과 제2 반도체 영역을 포함하고, 상기 제1 반도체 영역이, 상기 유전체막과 접합하고 있고, 상기 제2 반도체 영역이 상기 제1 반도체 영역보다 전위를 많이 포함하는 것이 바람직하다. 또한, 상기 반도체층의 두께가 1 μm 이상인 것도 바람직하다. 또한, 상기 반도체층이 커런덤 구조를 갖는 것도 바람직하다. 또한, 상기 반도체층이 적어도 갈륨을 포함하는 것도 바람직하다. 또한, 상기 유전체막이 게이트 절연막인 것도 바람직하다. 또한, 본 발명의 실시양태의 하나로서, 유전체막과, 제1 반도체층과, 제2 반도체층을 적어도 포함하는 반도체 장치로서, 상기 제1 반도체층은 c축을 포함하는 결정 구조를 갖고 있고, 상기 유전체막이 상기 c축 방향으로 연장되어 있는 것도 바람직하다. 또한, 상기 제1 반도체층이 제1 반도체 영역과 제2 반도체 영역을 포함하고, 상기 제2 반도체층이 제1 반도체 영역과 제2 반도체 영역을 포함하고, 상기 제1 반도체층의 제1 반도체 영역이 상기 유전체막과 접합되어 있고, 상기 제1 반도체층에 있어서 상기 제1 반도체 영역이 상기 제2 반도체 영역보다 전위가 적은 것이 바람직하다. 상기한 바람직한 반도체 장치의 예로는, 도 11 또는 도 12에 나타내는 반도체 장치를 들 수 있다. 이러한 반도체 장치에 의하면, 보다 양질의 채널층을 형성할 수 있어, 보다 우수한 반도체 특성을 발휘할 수 있다. 한편, 보다 구체적으로는, 도 11은 MOSFET의 요부를 나타내는 도면으로, 도 11의 MOSFET은, 기판(11), 게이트 전극(14), 게이트 절연막(15), 채널층(18), n-형 반도체층(18a) 및 n+형 반도체층(18b)을 적어도 구비하고 있다. 본 발명에 있어서는, 게이트 절연막으로서 상기 유전체막을 사용함으로써, 호적하게는 채널층을 무전위층으로 할 수 있어, 보다 우수한 반도체 특성을 발휘할 수 있다. 또한, 도 12는 SBD의 요부를 나타내는 도면으로, 도 12의 SBD는, 기판(11), 전극(쇼트키 전극)(14), 반절연체층(16) 및 n-형 반도체층(18a)을 적어도 구비하고 있다. 본 발명에 있어서는, 쇼트키 전극으로서 ELO 마스크에 상기 쇼트키 전극 재료를 사용함으로써, 쇼트키 접합을 양호한 것으로 할 뿐만 아니라, 호적하게는, 쇼트키 계면 부근의 예를 들어 드리프트층을 무전위층으로 할 수 있어, 보다 우수한 반도체 특성을 발휘할 수 있다.
상기 유전체막(유전체 재료)은, 특별히 한정되지 않고, 공지의 유전체막일 수 있다. 상기 유전체막의 비유전율 등도 특별히 한정되지 않지만, 비유전율이 5 이하인 것이 바람직하다. 「비유전율」이란, 막의 유전율과, 진공의 유전율의 비이다. 유전체막의 예로서, 산화막이나 인산화물막이나 질화막 등을 들 수 있으나, 본 발명에 있어서는, 상기 유전체막이 Si를 포함하는 막인 것이 바람직하다. 상기의 Si를 포함하는 막으로는, 산화실리콘계의 막을 호적한 예로서 들 수 있다. 상기 산화실리콘계 막으로는, 예를 들어, SiO2막, 인 첨가 SiO2(PSG)막, 보론 첨가 SiO2막, 인-보론 첨가 SiO2막(BPSG막), SiOC막, SiOF막 등을 들 수 있다. 상기 유전체막의 형성 수단으로는, 특별히 한정되지 않지만, 예를 들어, CVD법, 대기압 CVD법, 플라즈마 CVD법, 미스트 CVD법, 열산화법 등을 들 수 있다. 본 발명에 있어서는, 상기 유전체막의 형성 수단이, 미스트 CVD법 또는 대기압 CVD법인 것이 바람직하다. 또한, 상기 유전체막의 막두께도, 특별히 한정되지 않지만, 상기 절연체막의 적어도 일부의 막두께가 1 μm 이상인 것이 바람직하다. 본 발명에 의하면, 이러한 두꺼운 유전체막을 상기 반도체층 상에 적층한 경우라도, 반도체층 내의 응력 집중에 의한 결정 결함이 없는 것을 보다 호적하게 얻을 수 있다.
또한, 상기 게이트 절연막은 본 발명의 목적을 저해하지 않는 한 특별히 한정되지 않고, 공지의 게이트 절연막일 수 있다. 상기 게이트 절연막으로는, 예를 들어, SiO2, Si3N4, Al2O3, GaO, AlGaO, InAlGaO, AlInZnGaO4, AlN, Hf2O3, SiN, SiON, MgO, GdO, 인을 적어도 포함하는 산화막 등의 산화막을 호적한 예로서 들 수 있다. 상기 게이트 절연막의 형성 수단은, 공지의 수단일 수 있고, 이러한 공지의 형성 수단으로는, 예를 들어, 드라이법이나 웨트법 등을 들 수 있다. 드라이법으로는, 예를 들어, 스퍼터, 진공 증착, CVD, PLD 등의 공지의 수단을 들 수 있다. 웨트법으로는, 예를 들어, 스크린 인쇄나 다이 코트 등의 도포 수단을 들 수 있다.
상기 반도체층(이하, 간단히 「산화물 반도체막」, 「반도체막」, 「결정막」이라고도 한다)은, 커런덤 구조를 갖는 산화물인 것이 바람직하다. 또한, 본 발명에 있어서는, 상기 산화물이, 주기율표 제9족(예를 들어, 코발트, 로듐 또는 이리듐 등) 및 제13족(예를 들어, 알루미늄, 갈륨 또는 인듐 등)에서 선택되는 1종 또는 2종 이상의 금속을 함유하는 것이 바람직하고, 알루미늄, 인듐, 갈륨 및 이리듐에서 선택되는 적어도 1종의 금속을 함유하는 것이 보다 바람직하고, 적어도 갈륨 또는 이리듐을 함유하는 것이 보다 더 바람직하며, 적어도 갈륨을 함유하는 것이 가장 바람직하다. 본 발명에 있어서는, 상기 산화물 반도체막의 주면이 m면인 것이, 보다 산소 등의 확산을 억제하고, 또한 전기 특성을 보다 우수한 것으로 할 수 있으므로 보다 바람직하다. 또한, 상기 산화물 반도체막은 오프각을 갖고 있어도 된다. 또한, 본 발명에 있어서는, 상기 산화물이 α-Ga2O3 또는 그 혼정인 것이 바람직하다. 한편, 「주성분」이란, 상기 산화물이, 원자비로, 반도체층의 전성분에 대하여, 바람직하게는 50% 이상, 보다 바람직하게는 70% 이상, 보다 더 바람직하게는 90% 이상 포함되는 것을 의미하고, 100%여도 되는 것을 의미한다. 또한, 상기 반도체층의 두께는, 특별히 한정되지 않고, 1 μm 이하여도 되고, 1 μm 이상이어도 되지만, 본 발명에 있어서는, 1 μm 이상인 것이 바람직하고, 10 μm 이상인 것이 보다 바람직하다. 상기 반도체막의 표면적은 특별히 한정되지 않지만, 1 mm2 이상이어도 되고, 1 mm2 이하여도 되지만, 10 mm2~300 cm2인 것이 바람직하고, 100 mm2~100 cm2인 것이 보다 바람직하다. 또한, 상기 반도체막은, 단결정막이 바람직하지만, 다결정막 또는 다결정을 포함하는 결정막이어도 된다. 본 발명의 제조 방법의 실시양태의 하나에 의하면, 결정성의 기체 상에 n+형 반도체층을 형성하고, 상기 n+형 반도체층 상에, 예를 들어, n+형 반도체층보다 도펀트 농도를 저감한 n-형 반도체층을 형성하여, 제1 반도체층과 제2 반도체층을 적어도 포함하는 반도체막을 형성할 수 있다. 또한, 본 발명의 실시양태에 의하면, 전위의 성장 방향을 수속(收束)시킬 수 있으므로, 반도체막에 있어서, 특히 반도체 장치의 특성(특히, 쇼트키 특성)에 크게 관련된 영역의 결정성을 보다 높일 수도 있다.
상기 반도체층은, 도펀트가 포함되어 있는 것이 바람직하다. 상기 도펀트는, 특별히 한정되지 않고, 공지의 것일 수 있다. 상기 도펀트로는, 예를 들어, 주석, 게르마늄, 규소, 티탄, 지르코늄, 바나듐 또는 니오브 등의 n형 도펀트, 또는 마그네슘, 칼슘, 아연 등의 p형 도펀트 등을 들 수 있다. 본 발명에 있어서는, 상기 반도체층이 n형 도펀트를 포함하는 것이 바람직하고, n형 산화물 반도체층인 것이 보다 바람직하다. 또한, 본 발명에 있어서는, 상기 n형 도펀트가, Sn, Ge 또는 Si인 것이 바람직하다. 도펀트의 함유량은, 상기 반도체층의 조성 중, 0.00001 원자% 이상인 것이 바람직하고, 0.00001 원자%~20 원자%인 것이 보다 바람직하며, 0.00001 원자%~10 원자%인 것이 가장 바람직하다. 보다 구체적으로는, 도펀트의 농도는, 통상, 약 1 × 1016/cm3~1 × 1022/cm3여도 되고, 또한, 도펀트의 농도를 예를 들어 약 1 × 1017/cm3 이하의 저농도로 해도 된다. 또한, 본 발명의 일 양태에 의하면, 도펀트를 약 1 × 1020/cm3 이상의 고농도로 함유시켜도 된다. 또한, 상기 반도체층의 고정 전하의 농도도, 특별히 한정되지 않지만, 본 발명의 반도체 장치의 양태의 하나로서, 1 × 1017/cm3 이하인 것이, 상기 반도체층에 보다 양호하게 공핍층을 형성할 수 있으므로 바람직하다.
상기 반도체층은, 공지의 수단을 이용하여 형성될 수 있다. 상기 반도체층의 형성 수단으로는, 예를 들어, CVD법, MOCVD법, MOVPE법, 미스트 CVD법, 미스트·에피택시법, MBE법, HVPE법, 펄스 성장법 또는 ALD법 등을 들 수 있다.
이하, HVPE법을 이용하여, 상기 반도체층(이하, 「결정 성장층」 또는 「결정막」이라고도 한다.)을 형성하고, 상기 반도체 장치의 제조 방법의 일례를 설명한다.
상기 HVPE법의 실시형태의 하나로서, 예를 들어, 도 2에 나타내는 HVPE 장치를 사용하여, 금속을 포함하는 금속원을 가스화하여 금속 함유 원료 가스로 하고, 이어서, 상기 금속 함유 원료 가스와, 산소 함유 원료 가스를 반응실 내의 결정성의 기체 상에 공급하여 성막할 때에, 표면에 예를 들어 상기 유전체막으로 이루어지는 ELO 마스크를 포함하는 결정성의 기체를 사용하여, 반응성 가스를 상기 결정성의 기체 상에 공급하고, 상기 성막을, 상기 반응성 가스의 유통 하에서 행하는 것을 들 수 있다. 본 발명의 실시양태의 하나에 의하면, 결정성의 기체가 결정성 기판인 것이 바람직하다. 또한, 본 발명의 다른 실시양태에 의하면, 결정성의 기체가, 결정성 기판과 결정성 기판 상에 배치된 결정층을 포함하고 있어도 된다.
(금속원)
상기 금속원은, 금속을 포함하고 있고, 가스화가 가능한 것이면, 특별히 한정되지 않고, 금속 단체여도 되고, 금속 화합물이어도 된다. 상기 금속으로는, 예를 들어, 갈륨, 알루미늄, 인듐, 철, 크롬, 바나듐, 티탄, 로듐, 니켈, 코발트 및 이리듐 등에서 선택되는 1종 또는 2종 이상의 금속 등을 들 수 있다. 본 발명에 있어서는, 상기 금속이, 갈륨, 알루미늄 및 인듐에서 선택되는 1종 또는 2종 이상의 금속인 것이 바람직하고, 갈륨인 것이 보다 바람직하며, 상기 금속원이, 갈륨 단체인 것이 가장 바람직하다. 또한, 상기 금속원은, 기체여도 되고, 액체여도 되며, 고체여도 되지만, 본 발명에 있어서는, 예를 들어, 상기 금속으로서 갈륨을 사용하는 경우에는, 상기 금속원이 액체인 것이 바람직하다.
상기 가스화의 수단은, 본 발명의 목적을 저해하지 않는 한, 특별히 한정되지 않고, 공지의 수단일 수 있다. 본 발명에 있어서는, 상기 가스화의 수단이, 상기 금속원을 할로겐화함으로써 행하여지는 것이 바람직하다. 상기 할로겐화에 사용하는 할로겐화제는, 상기 금속원을 할로겐화할 수 있기만 하면, 특별히 한정되지 않고, 공지의 할로겐화제일 수 있다. 상기 할로겐화제로는, 예를 들어, 할로겐 또는 할로겐화수소 등을 들 수 있다. 상기 할로겐으로는, 예를 들어, 불소, 염소, 브롬, 또는 요오드 등을 들 수 있다. 또한, 상기 할로겐화수소로는, 예를 들어, 불화수소, 염화수소, 브롬화수소, 요오드화수소 등을 들 수 있다. 본 발명에 있어서는, 상기 할로겐화에, 할로겐화수소를 사용하는 것이 바람직하고, 염화수소를 사용하는 것이 보다 바람직하다. 본 발명에 있어서는, 상기 가스화를, 상기 금속원에, 할로겐화제로서, 할로겐 또는 할로겐화수소를 공급하여, 상기 금속원과 할로겐 또는 할로겐화수소를 할로겐화 금속의 기화 온도 이상에서 반응시켜 할로겐화 금속으로 함으로써 행하는 것이 바람직하다. 상기 할로겐화 반응 온도는, 특별히 한정되지 않지만, 본 발명에 있어서는, 예를 들어, 상기 금속원의 금속이 갈륨이고, 상기 할로겐화제가, HCl인 경우에는, 900℃ 이하가 바람직하고, 700℃ 이하가 보다 바람직하며, 400℃~700℃인 것이 가장 바람직하다. 상기 금속 함유 원료 가스는, 상기 금속원의 금속을 포함하는 가스이면, 특별히 한정되지 않는다. 상기 금속 함유 원료 가스로는, 예를 들어, 상기 금속의 할로겐화물(불화물, 염화물, 브롬화물, 요오드화물 등) 등을 들 수 있다.
본 발명의 실시형태에 있어서는, 금속을 포함하는 금속원을 가스화하여 금속 함유 원료 가스로 한 후, 상기 금속 함유 원료 가스와, 상기 산소 함유 원료 가스를, 상기 반응실 내의 결정성의 기체 상에 공급한다. 또한, 본 발명의 실시양태에 있어서는, 반응성 가스를 상기 기판 상에 공급한다. 상기 산소 함유 원료 가스로는, 예를 들어, O2 가스, CO2 가스, NO 가스, NO2 가스, N2O 가스, H2O 가스 또는 O3 가스 등을 들 수 있다. 본 발명에 있어서는, 상기 산소 함유 원료 가스가, O2, H2O 및 N2O로 이루어지는 군에서 선택되는 1종 또는 2종 이상의 가스인 것이 바람직하고, O2를 포함하는 것이 보다 바람직하다. 한편, 실시형태의 하나로서, 상기 산소 함유 원료 가스는 CO2를 포함하고 있어도 된다. 상기 반응성 가스는, 통상, 금속 함유 원료 가스 및 산소 함유 원료 가스와는 다른 반응성의 가스로, 불활성 가스는 포함되지 않는다. 상기 반응성 가스로는, 특별히 한정되지 않지만, 예를 들어, 에칭 가스 등을 들 수 있다. 상기 에칭 가스는, 본 발명의 목적을 저해하지 않는 한, 특별히 한정되지 않고, 공지의 에칭 가스일 수 있다. 본 발명에 있어서는, 상기 반응성 가스가, 할로겐 가스(예를 들어, 불소 가스, 염소 가스, 브롬 가스 또는 요오드 가스 등), 할로겐화수소 가스(예를 들어, 불산 가스, 염산 가스, 브롬화수소 가스, 요오드화수소 가스 등), 수소 가스 또는 이들 2종 이상의 혼합 가스 등인 것이 바람직하고, 할로겐화수소 가스를 포함하는 것이 바람직하며, 염화수소를 포함하는 것이 가장 바람직하다. 한편, 상기 금속 함유 원료 가스, 상기 산소 함유 원료 가스, 상기 반응성 가스는, 캐리어 가스를 포함하고 있어도 된다. 상기 캐리어 가스로는, 예를 들어, 질소나 아르곤 등의 불활성 가스 등을 들 수 있다. 또한, 상기 금속 함유 원료 가스의 분압은 특별히 한정되지 않지만, 본 발명에 있어서는, 0.5 Pa~1 kPa인 것이 바람직하고, 5 Pa~0.5 kPa인 것이 보다 바람직하다. 상기 산소 함유 원료 가스의 분압은, 특별히 한정되지 않지만, 본 발명에 있어서는, 상기 금속 함유 원료 가스의 분압의 0.5배~100배인 것이 바람직하고, 1배~20배인 것이 보다 바람직하다. 상기 반응성 가스의 분압도, 특별히 한정되지 않지만, 본 발명의 실시형태에 있어서는, 상기 금속 함유 원료 가스의 분압의 0.1배~5배인 것이 바람직하고, 0.2배~3배인 것이 보다 바람직하다.
본 발명의 실시형태에 있어서는, 또한, 도펀트 함유 원료 가스를 상기 기판에 공급하는 것도 바람직하다. 상기 도펀트 함유 원료 가스는, 도펀트를 포함하고 있으면, 특별히 한정되지 않는다. 상기 도펀트도, 특별히 한정되지 않지만, 본 발명에 있어서는, 상기 도펀트가, 게르마늄, 규소, 티탄, 지르코늄, 바나듐, 니오브 및 주석에서 선택되는 1종 또는 2종 이상의 원소를 포함하는 것이 바람직하고, 게르마늄, 규소, 또는 주석을 포함하는 것이 보다 바람직하며, 게르마늄을 포함하는 것이 가장 바람직하다. 이와 같이 도펀트 함유 원료 가스를 사용함으로써, 얻어지는 막의 도전율을 용이하게 제어할 수 있다. 상기 도펀트 함유 원료 가스는, 상기 도펀트를 화합물(예를 들어, 할로겐화물, 산화물 등)의 형태로 갖는 것이 바람직하고, 할로겐화물의 형태로 갖는 것이 보다 바람직하다. 상기 도펀트 함유 원료 가스의 분압은, 특별히 한정되지 않지만, 본 발명에 있어서는, 상기 금속 함유 원료 가스의 분압의 1 × 10-7배~0.1배인 것이 바람직하고, 2.5 × 10-6배~7.5 × 10-2배인 것이 보다 바람직하다. 한편, 본 발명에 있어서는, 상기 도펀트 함유 원료 가스를, 상기 반응성 가스와 함께 상기 결정성의 기체 상에 공급하는 것이 바람직하다.
(결정 기판)
본 발명의 실시양태의 하나로서, 상기 결정성의 기체가 결정 기판인 것이 바람직하다. 상기 결정 기판은, 결정물을 주성분으로서 포함하는 기판이면 특별히 한정되지 않고, 공지의 기판일 수 있다. 절연체 기판이어도 되고, 도전성 기판이어도 되며, 반도체 기판이어도 된다. 단결정 기판이어도 되고, 다결정 기판이어도 된다. 상기 결정 기판으로는, 예를 들어, 커런덤 구조를 갖는 결정물을 주성분으로서 포함하는 기판 등을 들 수 있다. 한편, 상기 「주성분」이란, 기판 중의 조성비로, 상기 결정물을 50% 이상 포함하는 것을 말하며, 바람직하게는 70% 이상 포함하는 것이고, 보다 바람직하게는 90% 이상 포함하는 것이다.
상기 커런덤 구조를 갖는 결정물을 주성분으로서 포함하는 기판으로는, 예를 들어, 사파이어 기판, α형 산화갈륨 기판 등을 들 수 있다.
본 발명의 실시형태에 있어서는, 상기 결정 기판이, 사파이어 기판인 것이 바람직하다. 상기 사파이어 기판으로는, 예를 들어, m면 사파이어 기판, a면 사파이어 기판 등을 들 수 있다. 본 발명에 있어서는, 상기 사파이어 기판이, m면 사파이어 기판인 것이 바람직하다. 또한, 상기 사파이어 기판은 오프각을 갖고 있어도 된다. 상기 오프각은, 특별히 한정되지 않지만, 바람직하게는 0°~15°이다. 한편, 상기 결정 기판의 두께는, 특별히 한정되지 않지만, 바람직하게는, 50~2000 μm이고, 보다 바람직하게는 200~800 μm이다. 또한, 상기 결정 기판의 면적은, 특별히 한정되지 않지만, 15 cm2 이상인 것이 바람직하고, 100 cm2 이상인 것이 보다 바람직하다.
또한, 본 발명의 반도체 장치의 실시형태의 하나에 있어서는, 상기 결정성의 기체가, 예를 들어 상기 전극으로 이루어지는 마스크(ELO 마스크라고도 한다)를 포함하는 것이 바람직하다. 상기 ELO 마스크의 구성 재료는, 특별히 한정되지 않지만 전극 재료인 것이 바람직하다. 또한, 상기 구성 재료로는, 도전성을 갖고 있고, 오믹 전극 및 쇼트키 전극으로서 각각 사용하는 것이 바람직하다. 상기 전극 재료는, 공지의 금속일 수 있다. 상기 금속으로는, 호적하게는, 예를 들어, 주기율표 제4족~제11족에서 선택되는 적어도 1종의 금속 등을 들 수 있다. 주기율표 제4족의 금속으로는, 예를 들어, 티탄(Ti), 지르코늄(Zr), 하프늄(Hf) 등을 들 수 있다. 주기율표 제5족의 금속으로는, 예를 들어, 바나듐(V), 니오브(Nb), 탄탈(Ta) 등을 들 수 있다. 주기율표 제6족의 금속으로는, 예를 들어, 크롬(Cr), 몰리브덴(Mo) 및 텅스텐(W) 등을 들 수 있다. 주기율표 제7족의 금속으로는, 예를 들어, 망간(Mn), 테크네튬(Tc), 레늄(Re) 등을 들 수 있다. 주기율표 제8족의 금속으로는, 예를 들어, 철(Fe), 루테늄(Ru), 오스뮴(Os) 등을 들 수 있다. 주기율표 제9족의 금속으로는, 예를 들어, 코발트(Co), 로듐(Rh), 이리듐(Ir) 등을 들 수 있다. 주기율표 제10족의 금속으로는, 예를 들어, 니켈(Ni), 팔라듐(Pd), 백금(Pt) 등을 들 수 있다. 주기율표 제11족의 금속으로는, 예를 들어, 구리(Cu), 은(Ag), 금(Au) 등을 들 수 있다. 상기의 각 금속층의 층두께는, 특별히 한정되지 않지만, 0.1 nm~10 μm가 바람직하고, 5 nm~500 nm가 보다 바람직하며, 10 nm~200 nm가 가장 바람직하다. 상기 전극 형성 수단은 특별히 한정되지 않고, 공지의 수단일 수 있다. 상기 형성 수단으로는, 구체적으로는 예를 들어, 드라이법이나 웨트법 등을 들 수 있다. 드라이법으로는, 예를 들어, 스퍼터, 진공 증착, CVD 등을 들 수 있다. 웨트법으로는, 예를 들어, 스크린 인쇄나 다이 코트 등을 들 수 있다.
또한, 본 발명의 실시형태의 하나에 있어서는, 상기 결정성의 기체가, 예를 들어 상기 유전체막(예를 들어, 게이트 절연막)으로 이루어지는 ELO 마스크를 포함하는 것이 바람직하다. 한편, 이 경우, 상기 ELO 마스크는 통상, 게이트 전극을 포함한다. 상기 게이트 전극의 전극 재료로는, 하기 전극 재료 등을 들 수 있다. 상기 게이트 전극을 상기 ELO 마스크로 덮음으로써, 보다 결정 품질이 높은 채널층을 갖는 반도체 장치, 특히 MOSFET을 용이하게 얻을 수 있다. 상기 ELO 마스크의 구성 재료는, 특별히 한정되지 않고, 공지의 마스크 재료일 수 있다. 절연체 재료여도 되고, 도전체 재료여도 되며, 반도체 재료여도 된다. 또한, 상기 구성 재료는, 비결정이어도 되고, 단결정이어도 되며, 다결정이어도 된다. 상기 볼록부의 구성 재료로는, 예를 들어, Si, Ge, Ti, Zr, Hf, Ta, Sn 등의 산화물, 질화물 또는 탄화물, 카본, 다이아몬드, 금속, 이들의 혼합물 등을 들 수 있다. 보다 구체적으로는, SiO2, SiN 또는 다결정 실리콘을 주성분으로서 포함하는 Si 함유 화합물, 상기 결정성 산화물 반도체의 결정 성장 온도보다 높은 융점을 갖는 금속(예를 들어, 백금, 금, 은, 팔라듐, 로듐, 이리듐, 루테늄 등의 귀금속 등) 등을 들 수 있다. 한편, 상기 구성 재료의 함유량은, 볼록부 중, 조성비로, 50% 이상이 바람직하고, 70% 이상이 보다 바람직하며, 90% 이상이 가장 바람직하다.
상기 ELO 마스크의 형성 수단으로는, 공지의 수단일 수 있고, 예를 들어, 포토리소그래피, 전자 빔 리소그래피, 레이저 패터닝, 그 후의 에칭(예를 들어 드라이 에칭 또는 웨트 에칭 등) 등의 공지의 패터닝 가공 수단 등을 들 수 있다. 또한, 상기 패턴 형상의 피치 간격도, 특별히 한정되지 않지만, 본 발명의 실시양태에 있어서는, 100 μm 이하인 것이 바람직하고, 0.5 μm~50 μm인 것이 보다 바람직하며, 0.5 μm~10 μm인 것이 가장 바람직하다.
이하, 본 발명에 있어서 호적하게 사용되는 결정 성장용 기판(결정 기판)의 실시양태의 일례를, 도면을 이용하여 설명한다.
도 3은, 본 발명에 있어서 호적하게 사용되는 결정 기판의 결정 성장면 상에 형성된 상기 ELO 마스크로 이루어지는 볼록부의 일 양태를 나타낸다. 도 3의 상기 ELO 마스크를 포함하는 결정 기판은, 결정 기판(1)과, 결정 성장면(1a) 상의 볼록상의 마스크(2a)로 형성되어 있다. 마스크(2a)는 결정 성장면(1a)에 대하여 스트라이프상이고, c축 방향으로 연장되어 있다. 결정 기판(1)의 결정 성장면(1a) 상에는, 스트라이프상의 볼록부(2a)가 주기적으로 배열되어 있다. 한편, 볼록부(2a)는, 예를 들어, SiO2 등의 실리콘 함유 화합물로 이루어지고, 포토리소그래피 등의 공지의 수단을 이용하여 형성할 수 있다. 또한, 다른 실시양태에 있어서, ELO 마스크로서 금속층(2)을 배치할 수도 있다.
상기 볼록부의 폭 및 높이, 간격 등이 특별히 한정되지 않지만, 본 발명에 있어서는, 각각이 예를 들어 약 10 nm~약 1 mm의 범위 내이고, 바람직하게는 약 10 nm~약 300 μm이고, 보다 바람직하게는 약 10 nm~약 10 μm이다.
본 발명의 실시형태에 있어서는, 예를 들어, 도 15a에서 나타내는 바와 같이, 결정성의 기체(110)가, 결정 기판(1)과, 상기 결정 기판(1) 상에 배치된 결정층(3)(예를 들어, 응력 완화층 등을 포함하는 버퍼층)을 포함하고 있어도 된다. 또한, 본 발명의 실시형태에 있어서는, 상기 결정 기판(1)이, 결정 기판의 표면의 적어도 일부에, 상기 버퍼층(3)이 배치되어 있다. 또한, 상기 버퍼층(3)의 적어도 일부에, 상기 ELO 마스크(2)를 배치하고 있다. 또한, 다른 실시양태로서, 상기 결정성의 기체가, 결정 기판의 적어도 일부에 ELO 마스크를 배치하고, 상기 결정 기판으로부터 에피택셜 성장시킨 버퍼층을 갖고 있어도 된다. 상기 버퍼층의 형성 수단은, 특별히 한정되지 않고, 공지의 수단일 수 있다. 상기 형성 수단으로는, 예를 들어, 스프레이법, 미스트 CVD법, HVPE법, MBE법, MOCVD법, 스퍼터링법 등을 들 수 있다. 이하, 상기 버퍼층을 미스트 CVD법에 의해 형성하는 호적한 양태를 보다 상세하게 설명한다.
상기 버퍼층은, 호적하게는, 예를 들어, 도 4에 나타내는 미스트 CVD 장치를 사용하여, 원료 용액을 무화 또는 액적화하고(무화 공정), 얻어진 무화 액적을 캐리어 가스를 사용하여 상기 기판까지 반송하고(반송 공정), 이어서, 상기 기판의 표면의 일부 또는 전부에서, 상기 무화 액적을 열 반응시키는(버퍼층 형성 공정) 것에 의해 형성할 수 있다. 한편, 본 발명에 있어서는, 동일하게 하여 상기 결정 성장층을 형성할 수도 있다.
(무화 공정)
무화 공정은, 상기 원료 용액을 무화하여 상기 무화 액적을 얻는다. 상기 원료 용액의 무화 수단은, 상기 원료 용액을 무화할 수 있기만 하면 특별히 한정되지 않고, 공지의 수단일 수 있으나, 본 발명의 상기 실시형태에 있어서는, 초음파를 사용하는 무화 수단이 바람직하다. 초음파를 사용하여 얻어진 무화 액적은, 초속도가 제로이고, 공중에 부유하므로 바람직하고, 예를 들어, 스프레이와 같이 분사하는 것이 아니라, 공간에 부유하여 가스로서 반송하는 것이 가능한 미스트이므로 충돌 에너지에 의한 손상이 없기 때문에, 매우 호적하다. 상기 무화 액적의 액적 사이즈는, 특별히 한정되지 않고, 수 mm 정도의 액적이어도 되지만, 바람직하게는 50 μm 이하이고, 보다 바람직하게는 0.1~10 μm이다.
(원료 용액)
상기 원료 용액은, 무화가 가능한 것으로서, 미스트 CVD에 의해, 상기 버퍼층이 얻어지는 용액이면 특별히 한정되지 않는다. 상기 원료 용액으로는, 예를 들어, 무화용 금속의 유기 금속 착물(예를 들어 아세틸아세토네이트 착물 등)이나 할로겐화물(예를 들어 불화물, 염화물, 브롬화물 또는 요오드화물 등)의 수용액 등을 들 수 있다. 상기 무화용 금속은, 특별히 한정되지 않고, 이러한 무화용 금속으로는, 예를 들어, 알루미늄, 갈륨, 인듐, 철, 크롬, 바나듐, 티탄, 로듐, 니켈, 코발트 및 이리듐 등에서 선택되는 1종 또는 2종 이상의 금속 등을 들 수 있다. 본 발명에 있어서는, 상기 무화용 금속이, 갈륨, 인듐 또는 알루미늄을 적어도 포함하는 것이 바람직하고, 갈륨을 적어도 포함하는 것이 보다 바람직하다. 원료 용액 중의 무화용 금속의 함유량은, 본 발명의 목적을 저해하지 않는 한 특별히 한정되지 않지만, 바람직하게는, 0.001 몰%~50 몰%이고, 보다 바람직하게는 0.01 몰%~50 몰%이다.
또한, 원료 용액에는, 도펀트가 포함되어 있는 것도 바람직하다. 원료 용액에 도펀트를 포함시킴으로써, 이온 주입 등을 행하지 않고, 결정 구조를 파괴하지 않고, 버퍼층의 도전성을 용이하게 제어할 수 있다. 본 발명에 있어서는, 상기 도펀트가 주석, 게르마늄, 또는 규소인 것이 바람직하고, 주석, 또는 게르마늄인 것이 보다 바람직하며, 주석인 것이 가장 바람직하다. 상기 도펀트의 농도는, 통상, 약 1 × 1016/cm3~1 × 1022/cm3여도 되고, 또한, 도펀트의 농도를 예를 들어 약 1 × 1017/cm3 이하의 저농도로 해도 되고, 도펀트를 약 1 × 1020/cm3 이상의 고농도로 함유시켜도 된다.
원료 용액의 용매는, 특별히 한정되지 않고, 물 등의 무기 용매여도 되고, 알코올 등의 유기 용매여도 되며, 무기 용매와 유기 용매의 혼합 용매여도 된다. 본 발명에 있어서는, 상기 용매가 물을 포함하는 것이 바람직하고, 물 또는 물과 알코올의 혼합 용매인 것이 보다 바람직하며, 물인 것이 가장 바람직하다. 상기 물로는, 보다 구체적으로는, 예를 들어, 순수, 초순수, 수돗물, 우물물, 광천수, 광수, 온천수, 용수, 담수, 해수 등을 들 수 있으나, 본 발명에 있어서는, 초순수가 바람직하다.
(반송 공정)
반송 공정에서는, 캐리어 가스로 상기 무화 액적을 성막실 내에 반송한다. 상기 캐리어 가스는, 본 발명의 목적을 저해하지 않는 한 특별히 한정되지 않고, 예를 들어, 산소, 오존, 질소나 아르곤 등의 불활성 가스, 또는 수소 가스나 포밍 가스 등의 환원 가스를 호적한 예로서 들 수 있다. 또한, 캐리어 가스의 종류는 1종류일 수 있으나, 2종류 이상이어도 되고, 유량을 낮춘 희석 가스(예를 들어 10배 희석 가스 등) 등을, 제2 캐리어 가스로서 추가로 사용해도 된다. 또한, 캐리어 가스의 공급 개소도 1개소뿐만 아니라, 2개소 이상 있어도 된다. 캐리어 가스의 유량은, 특별히 한정되지 않지만, 0.01~20 L/분인 것이 바람직하고, 1~10 L/분인 것이 보다 바람직하다. 희석 가스의 경우에는, 희석 가스의 유량이, 0.001~2 L/분인 것이 바람직하고, 0.1~1 L/분인 것이 보다 바람직하다.
(버퍼층 형성 공정)
버퍼층 형성 공정에서는, 성막실 내에서 상기 무화 액적을 열 반응시킴으로써, 결정 기판 상에 상기 버퍼층을 형성한다. 열 반응은, 열로 상기 무화 액적이 반응하면 그것으로 충분하며, 반응 조건 등도 본 발명의 목적을 저해하지 않는 한 특별히 한정되지 않는다. 본 공정에 있어서는, 상기 열 반응을, 통상, 용매의 증발 온도 이상의 온도에서 행하는데, 지나치게 높지 않은 온도(예를 들어 1000℃) 이하가 바람직하고, 650℃ 이하가 보다 바람직하며, 400℃~650℃가 가장 바람직하다. 또한, 열 반응은, 본 발명의 목적을 저해하지 않는 한, 진공 하, 비산소 분위기 하, 환원 가스 분위기 하 및 산소 분위기 하의 어느 분위기 하에서 행하여져도 되고, 또한, 대기압 하, 가압 하 및 감압 하의 어느 조건 하에서 행하여져도 되지만, 본 발명에 있어서는, 대기압 하에서 행하여지는 것이 바람직하다. 한편, 버퍼층의 두께는, 형성 시간을 조정함으로써 설정할 수 있다.
상기와 같이 하여 버퍼층을 형성한 후, 그 버퍼층 상에, 상기한 방법에 의해, 마스크층을 배치하여 상기 결정 성장층을 형성함으로써, 상기 결정 성장층에 있어서의 틸트 등의 결함을 보다 저감할 수 있어, 막질을 보다 우수한 것으로 할 수 있다.
또한, 상기 버퍼층은, 특별히 한정되지 않지만, 본 발명에 있어서는, 금속 산화물을 주성분으로서 포함하고 있는 것이 바람직하다. 상기 금속 산화물로는, 예를 들어, 알루미늄, 갈륨, 인듐, 철, 크롬, 바나듐, 티탄, 로듐, 니켈, 코발트 및 이리듐 등에서 선택되는 1종 또는 2종 이상의 금속을 포함하는 금속 산화물 등을 들 수 있다. 발명에 있어서는, 상기 금속 산화물이, 인듐, 알루미늄 및 갈륨에서 선택되는 1종 또는 2종 이상의 원소를 함유하는 것이 바람직하고, 적어도 인듐 또는/및 갈륨을 포함하고 있는 것이 보다 바람직하며, 적어도 갈륨을 포함하고 있는 것이 가장 바람직하다. 본 발명의 성막 방법의 실시형태의 하나로서, 버퍼층이 금속 산화물을 주성분으로서 포함하고, 버퍼층이 포함하는 금속 산화물이 갈륨과, 갈륨보다 적은 양의 알루미늄을 포함하고 있어도 된다. 갈륨보다 적은 양의 알루미늄을 포함하는 버퍼층을 사용함으로써, 결정 성장을 양호한 것으로 할 뿐만 아니라, 추가로, 양호한 고온 성장도 실현할 수 있다. 또한, 본 발명의 성막 방법의 실시형태의 하나로서, 버퍼층이 초격자 구조를 포함하고 있어도 된다. 초격자 구조를 포함하는 버퍼층을 사용함으로써, 양호한 결정 성장을 실현할 뿐만 아니라, 결정 성장시의 휨 등을 억제하는 것도 보다 용이해진다. 한편, 여기서, 「주성분」이란, 상기 금속 산화물이, 원자비로, 상기 버퍼층의 전성분에 대하여, 바람직하게는 50% 이상, 보다 바람직하게는 70% 이상, 더욱 바람직하게는 90% 이상 포함되는 것을 의미하고, 100%여도 되는 것을 의미한다. 상기 결정성 산화물 반도체의 결정 구조는, 특별히 한정되지 않지만, 본 발명에 있어서는, 커런덤 구조인 것이 바람직하다. 또한, 상기 제1 가로 방향 결정 성장층과 상기 버퍼층은, 본 발명의 목적을 저해하지 않는 한, 각각 서로 주성분이 동일해도 되고, 달라도 되는데, 본 발명에 있어서는, 동일한 것이 바람직하다.
본 발명의 상기 실시형태에 있어서는, 상기 버퍼층이 형성되어 있어도 되는 상기 기판 상에 금속 함유 원료 가스, 산소 함유 원료 가스, 반응성 가스 및 소망에 따라 도펀트 함유 원료 가스를 공급하여, 반응성 가스의 유통 하에서 성막한다. 본 발명에 있어서는, 상기 성막이, 가열되어 있는 기판 상에서 행하여지는 것이 바람직하다. 상기 성막 온도는, 본 발명의 목적을 저해하지 않는 한, 특별히 한정되지 않지만, 900℃ 이하가 바람직하고, 700℃ 이하가 보다 바람직하며, 400℃~700℃인 것이 가장 바람직하다. 또한, 상기 성막은, 본 발명의 목적을 저해하지 않는 한, 진공 하, 비진공 하, 환원 가스 분위기 하, 불활성 가스 분위기 하 및 산화 가스 분위기 하의 어느 분위기 하에서 행하여져도 되고, 또한, 상압 하, 대기압 하, 가압 하 및 감압 하의 어느 조건 하에서 행하여져도 되지만, 본 발명의 상기 실시형태에 있어서는, 상압 하 또는 대기압 하에서 행하여지는 것이 바람직하다. 한편, 막두께는 성막 시간을 조정함으로써 설정할 수 있다.
상기 결정 성장층은, 통상, 결정성 금속 산화물을 주성분으로서 포함한다. 상기 결정성 금속 산화물로는, 예를 들어, 알루미늄, 갈륨, 인듐, 철, 크롬, 바나듐, 티탄, 로듐, 니켈, 코발트 및 이리듐 등에서 선택되는 1종 또는 2종 이상의 금속을 포함하는 금속 산화물 등을 들 수 있다. 본 발명에 있어서는, 상기 결정성 금속 산화물이, 인듐, 알루미늄 및 갈륨에서 선택되는 1종 또는 2종 이상의 원소를 함유하는 것이 바람직하고, 적어도 인듐 또는/및 갈륨을 포함하고 있는 것이 보다 바람직하며, 결정성 산화갈륨 또는 그 혼정인 것이 가장 바람직하다. 한편, 본 발명의 실시형태에 있어서의 결정 성장층에 있어서, 「주성분」이란, 상기 결정성 금속 산화물이, 원자비로, 상기 제1 가로 방향 결정 성장층의 전성분에 대하여, 바람직하게는 50% 이상, 보다 바람직하게는 70% 이상, 더욱 바람직하게는 90% 이상 포함되는 것을 의미하고, 100%여도 되는 것을 의미한다. 본 발명의 실시형태에 있어서는, 상기 기판으로서, 커런덤 구조를 포함하는 기판을 사용하여, 상기 성막을 행함으로써, 커런덤 구조를 갖는 결정 성장막을 얻을 수 있다. 상기 결정성 금속 산화물은, 단결정이어도 되고, 다결정이어도 되지만, 본 발명의 실시형태에 있어서는, 단결정인 것이 바람직하다. 또한, 상기 제1 가로 방향 결정 성장층의 두께의 상한은 특별히 한정되지 않지만, 예를 들어 100 μm이고, 상기 결정 성장층의 두께의 하한도 특별히 한정되지 않지만, 1 μm인 것이 바람직하고, 10 μm인 것이 보다 바람직하며, 20 μm인 것이 가장 바람직하다. 본 발명에 있어서는, 상기 제1 가로 방향 결정 성장층의 두께가 3 μm~100 μm인 것이 바람직하고, 10 μm~100 μm인 것이 보다 바람직하며, 20 μm~100 μm인 것이 가장 바람직하다.
이하, 도면을 이용하여, 본 발명의 반도체 장치의 실시양태에 있어서의 호적한 제조 방법을 보다 상세하게 설명한다.
본 발명의 반도체 장치의 제조 방법의 실시양태의 하나로서, 도 1(a)~(c)에 기재된 바와 같이, 결정성의 기체로서 사파이어 기판을 사용하는 것이 바람직하다. 본 발명의 실시양태에 있어서는, 상기 사파이어 기판으로서, m면 또는 a면을 주면으로 하는 사파이어 기판을 사용하는 것이 바람직하다. 또한, 본 발명의 실시양태의 하나로서, 결정성의 기체의 m면을 결정 성장면으로 하여, 상기 m면 상에, c축 방향을 길이 방향으로 하여 ELO 마스크를 형성하는 것이 바람직하다. 도 1(a)는, 사파이어 기판(1)을 나타낸다. 도 1(b)에 나타내는 바와 같이, 사파이어 기판(1)의 결정 성장면 상에 ELO 마스크(5)를 형성한다. ELO 마스크(5)는, c축 방향을 길이 방향으로 하여 배치되고, 결정 성장면에 대하여 스트라이프상을 갖는다. 도 1(b)의 결정 성장용 기판을 사용하여, 결정 성장층을 형성하고, 도 1(c)의 적층 구조체를 얻는다. 적층 구조체(c)는, 예를 들어, 전극으로서의 ELO 마스크(5)를 표면에 갖고 있는 사파이어 기판(1) 상에 결정 성장층(8)이 형성되어 있고, 전극과 접촉하는 계면 부근의 영역이 예를 들어 무전위 영역으로 되어 있어, 우수한 반도체 특성을 발현할 수 있다. 본 발명의 실시양태의 하나에 있어서는, 상기 마스크(5)를 결정 성장층(8)의 형성에 사용한 후에, 반도체 장치의 전극(예를 들어, 오믹 전극)으로 할 수 있다.
또한, 본 발명의 제조 방법의 다른 실시양태로서, 도 15a~도 16b를 이용하여 설명한다. 결정성의 기체(110)가, 결정 기판(1)과 상기 결정 기판 상에 배치된 결정층(3)을 갖고 있다. 표면에 결정층(3) 및 마스크층(ELO 마스크)(2)을 갖는 결정 기판(1) 상에, 제1 결정 성장층(120)을 결정 성장시킴으로써, 도 15a에 나타내는 적층 구조체를 얻는다. 여기서, 예를 들어, 상기 결정 기판(1)으로서 m면 사파이어 기판을, 상기 결정층(3)(버퍼층)으로서 α-Ga2O3을 사용한다. 또한, 결정성의 기체(110)의 상면(결정 성장면, 여기서는 버퍼층의 상면)에, 예를 들어, c축 방향을 길이 방향으로 한 마스크층(2)을 일정한 간격을 두고 배치하여, 제1 결정 성장층(120)을 형성한다. 상기와 같은 조건으로 결정을 성장시키면, 결정성의 기체의 상면으로부터 m축 방향으로 전위가 신장해 가고, 도 15a에 있어서의 m축 방향을 향하여 신장하기 시작하는 전위를 a축 방향으로 구부려 전위를 수속시켜 갈 수 있다. 결정은, 마스크층(2) 상에 가로 방향 성장해 가므로, 결정 성장 영역(120B)의 전위 밀도는, 결정 성장 영역(120A)의 전위 밀도보다 낮아진다. 다음으로, 제1 결정 성장층(120)의 상면(120a)을 연마 등에 의해 평탄면으로 한다. 이에 의해 a축 방향으로 수속시킨 전위 밀도가 높은 결정 성장 영역(120A)의 일부가 제거된다. 다음으로, 도 15b에서 나타내는 바와 같이, 제1 결정 성장층(120)의 평탄한 상면(120a) 상에, 계속해서 결정 성장시켜, 제2 결정 성장층(130)을 형성하여, 도 15b의 적층 구조체를 얻는다. 마스크층(2) 상에 위치하는 제1 결정 성장층(120)의 결정 영역(120B)이, ELO 성장을 포함하는 전위 밀도가 낮은 양호한 결정 영역이고, 또한 일정한 방향으로 수속시킨 전이 밀도가 높은 영역이 제거되어 있기 때문에, 제1 결정 성장층(120) 상에, 제1 결정 성장층(120)보다 전위 밀도가 낮은 제2 결정 성장층(130)을 형성한 결정막을 얻을 수 있다. 상기 마스크층(2)의 상방에 위치하는 제2 성장층(130)의 결정 성장 영역(130B)의 전위 밀도는, 상기 마스크층(2) 상에 위치하는 제1 성장층(120)의 결정 성장 영역(120B)의 전위 밀도보다 낮출 수 있다.
필요한 결정 성장층을 형성한 후, 예를 들어, 도 16a에서 나타내는 바와 같이, 결정성의 기체(110)를 제거할 수 있다. 결정성의 기체는, 상기와 같이, 결정 기판이어도 되고, 결정 기판과, 상기 결정 기판 상에 배치된 결정층(복수층이어도 된다)을 포함하고 있어도 된다. 본 발명의 제조 방법의 실시양태에 의하면, 적어도 결정 기판이 제거된다. 또한, 실시양태에 의해, 결정 기판과, 상기 결정 기판 상에 배치된 결정층이 제거되어도 된다. 또한, 마스크층(2)의 재료에 따라서는, 완성한 반도체 장치에 포함될 필요가 없으면, 도 17a에서 나타내는 바와 같이, 결정성의 기체뿐만 아니라 마스크도 제거해도 된다. 또한, 도 16a에서 나타내는 바와 같이, 제1 결정 성장층과 제2 결정층을, 예를 들어, XVIb-XVIb선에서 다이싱함으로써, 대면적으로 형성한 결정막으로부터, 반도체 장치에 포함되는, 반도체막과 반도체막 상에 배치된 전극을 포함하는 적층 구조체를 복수 얻을 수 있다. 한편, 상기 적층 구조체를 복수 얻기 위하여, 대면적으로 형성하여, 종횡으로 다이싱해도 되고, 개별적으로 필요한 면적의 결정막을 형성하여, 분리를 위한 다이싱을 행하지 않는 방법을 취해도 된다.
실시양태의 하나로서, 상기와 같이 마스크층(2)을 배치한 결정성의 기체(11) 상에, 예를 들어, 제1 결정 성장층(120)으로서, n+형 α-Ga2O3층을 결정 성장시킨다. 제1 결정 성장층(120)의 상면을 수속시킨 전위를 제거하여 평탄하게 한 후, 제1 결정 성장층(120)을 형성하였을 때보다 도펀트 농도를 낮게 하여, n-형 α-Ga2O3층을 결정 성장시켜, 제2 결정 성장층(130)을 형성한다. 예를 들어, 전극 재료를 포함하는 마스크(2)를 오믹 전극으로 하면, 도 16b에서 나타내는 바와 같은, 오믹 접합 영역을 포함하는 반도체막과, 오믹 접합 영역 상에 배치된 오믹 전극을 포함하는 적층 구조체를 얻을 수 있다. 상기 반도체막은, 제1 반도체층(13)으로서 n-형 α-Ga2O3층과, 제2 반도체층(12)으로서, n+형 α-Ga2O3층을 포함하고 있다. 상기 제2 반도체층(12) 상에 접촉하여 배치되어 있는 마스크를 오믹 전극으로 하고, 상기 제1 반도체층(13) 상에, 예를 들어, 공지의 전극 형성 방법을 이용하여, 쇼트키 전극을 형성할 수도 있다. 이와 같이 하여 전극을 형성함으로써, 전극과 반도체막의 밀착성을 높일 수 있어, 도 13에서 나타내어지는 바와 같은 반도체 장치(100)를 얻을 수 있다.
도 13에서 나타내어지는 반도체 장치(100)는, 예를 들어 SBD로, 쇼트키 접합 영역(13B)과, 오믹 접합 영역(12B)을 포함하는 반도체막(123)과, 상기 반도체막(123)의 상기 쇼트키 접합 영역(13B) 상에 배치된 쇼트키 전극(32)과, 상기 오믹 접합 영역(12B) 상에 배치된 오믹 전극(35)을 포함한다. 본 발명의 반도체 장치의 실시양태에 의하면, 상기 반도체막(123)의 쇼트키 접합 영역(13B)의 전위 밀도가, 상기 반도체막(123)의 오믹 접합 영역(12B)의 전위 밀도보다 작고, 결정성이 양호한 영역을 쇼트키 접합 영역으로 할 수 있다. 여기서, 상기 쇼트키 접합 영역(13B)은, 예를 들어, 상기 반도체막(123) 중, 상기 반도체막(123)과 상기 쇼트키 전극(32)의 계면으로부터의 거리가 100 nm 이내인 영역을 말한다. 또한, 상기 오믹 접합 영역(13B)은, 예를 들어, 상기 반도체막(123) 중, 상기 반도체막(123)과 상기 오믹 전극(35)의 계면으로부터의 거리가 100 nm 이내인 영역을 말한다. 본 발명의 실시양태에 있어서는, 상기 반도체막(123)이, 상기 쇼트키 전극(32)과의 사이에 쇼트키 접합을 형성하는 제1 반도체층(13)과, 상기 오믹 전극(35)과의 사이에 오믹 접합을 형성하는 제2 반도체층(12)을 갖고 있는 것이 바람직하다. 또한, 본 발명의 실시양태에 있어서는, 상기 제1 반도체층(13)의 전위 밀도가, 상기 제2 반도체층(12)의 전위 밀도보다 작은 것이 바람직하다.
도 14에서 나타내어지는 반도체 장치(200)는, 예를 들어 JBS로, 쇼트키 접합 영역(13B)과, 오믹 접합 영역(12B)을 포함하는 반도체막(123)과, 상기 반도체막(123)의 상기 쇼트키 접합 영역(13B) 상에 배치된 쇼트키 전극(32)과, 상기 오믹 접합 영역(12B) 상에 배치된 오믹 전극(2)을 포함한다. 예를 들어, 상기의 반도체 장치의 제조 방법에 의해, 도 16b 또는 도 17b에서 나타내어지는 바와 같은 적층 구조체를 얻은 후에, 제1 반도체층(13)의 쇼트키 접합 영역에 복수의 트렌치(36)를 형성하고, JBS의 실시양태의 하나로서, 상기 트렌치(36) 내에는 p형 반도체 영역(33)을 매설하여 형성할 수 있다. 상기 트렌치(36)는, 예를 들어 에칭에 의해 제1 반도체층(13)을 선택적으로 에칭하여 형성할 수 있고, 미스트 CVD법에 의한 에칭에 의해 행하여도 된다. 상기 트렌치 내에, 예를 들어, 미스트 CVD법을 이용하여 p형 반도체 영역을 형성해도 된다. 또한, JBS의 다른 실시양태로서, 상기 트렌치(36) 내에 유전체층을 형성하고, 상기 트렌치 내에 유전체층을 개재하여 반도체 영역을 매설하는 것도 가능하다. 본 발명의 반도체 장치의 제조 방법의 실시양태에 의하면, 결정성이 양호한 영역을 쇼트키 접합 영역으로 할 수 있다. 또한, 본 실시양태에 의하면, 상기 쇼트키 접합 영역에, 복수의 트렌치에 매설된 p형 반도체 영역을 배치함으로써, 반도체 특성이 양호한 반도체 장치를 얻을 수 있다.
상기와 같이, 본 발명의 반도체 장치의 실시양태에 있어서는, ELO 마스크가, 전극 재료를 포함하고 있어도 된다. 상기와 같은 ELO 마스크를 사용함으로써, 보다 양질의 드리프트층이나 쇼트키 계면 등을 갖는 반도체 장치, 특히 SBD를 용이하게 얻을 수 있다. 한편, 상기 전극 재료로는, 예를 들어, 금속 또는 2종 이상의 상기 금속의 합금, 산화주석, 산화아연, 산화레늄, 산화인듐, 산화인듐주석(ITO), 산화아연인듐(IZO) 등의 금속 산화물 도전막, 폴리아닐린, 폴리티오펜 또는 폴리피롤 등의 유기 도전성 화합물, 또는 이들의 혼합물 등을 들 수 있으나, 본 발명에 있어서는, 금속이 바람직하다. 상기 금속으로는, 호적하게는, 예를 들어, 주기율표 제4족~제10족에서 선택되는 적어도 1종의 금속 등을 들 수 있다. 주기율표 제4족의 금속으로는, 예를 들어, 티탄(Ti), 지르코늄(Zr), 하프늄(Hf) 등을 들 수 있다. 주기율표 제5족의 금속으로는, 예를 들어, 바나듐(V), 니오브(Nb), 탄탈(Ta) 등을 들 수 있다. 주기율표 제6족의 금속으로는, 예를 들어, 크롬(Cr), 몰리브덴(Mo) 및 텅스텐(W) 등을 들 수 있다. 주기율표 제7족의 금속으로는, 예를 들어, 망간(Mn), 테크네튬(Tc), 레늄(Re) 등을 들 수 있다. 주기율표 제8족의 금속으로는, 예를 들어, 철(Fe), 루테늄(Ru), 오스뮴(Os) 등을 들 수 있다. 주기율표 제9족의 금속으로는, 예를 들어, 코발트(Co), 로듐(Rh), 이리듐(Ir) 등을 들 수 있다. 주기율표 제10족의 금속으로는, 예를 들어, 니켈(Ni), 팔라듐(Pd), 백금(Pt) 등을 들 수 있다. 전극의 형성 방법은 특별히 한정되는 일은 없고, 인쇄 방식, 스프레이법, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD법 등의 화학적 방식 등 중에서 상기 재료와의 적성을 고려하여 적당하게 선택한 방법에 따라 상기 결정성의 기체 상에 형성할 수 있다.
또한, 본 발명의 다른 실시양태에 있어서는, 상기 ELO 마스크가, 게이트 전극을 포함하는 것이 바람직하다. 상기 게이트 전극을, 게이트 절연막으로서의 상기 ELO 마스크로 덮음으로써, 우수한 반도체 장치, 특히 MOSFET을 용이하게 얻을 수 있다.
상기 적층 구조체는, 특히, 전극과 반도체층을 적어도 포함하는 반도체 장치에 호적하게 사용할 수 있고, 그 중에서도, 파워 디바이스에 유용하다. 상기 반도체 장치로는, SBD, MOSFET, MIS나 HEMT 등의 트랜지스터나 TFT, 반도체-금속 접합을 이용한 쇼트키 배리어 다이오드, 다른 P층과 조합한 PN 또는 PIN 다이오드, 수발광 소자를 들 수 있다.
본 발명의 실시양태에 있어서의 반도체 장치는, 상기한 사항에 더하여, 추가로 통상적인 방법에 기초하여, 리드 프레임, 회로 기판 또는 방열 기판 등에 접합 부재에 의해 접합하여 반도체 장치로서 호적하게 사용되고, 그 중에서도, 파워 모듈, 인버터 또는 컨버터로서 호적하게 사용되며, 나아가서는, 예를 들어 전원 장치를 사용한 반도체 시스템 등에 호적하게 사용된다. 리드 프레임, 회로 기판 또는 방열 기판과 접합된 상기 반도체 장치의 호적한 일례를 도 8에 나타낸다. 도 8의 반도체 장치는, 반도체 소자(500)의 양면이, 각각 땜납(501)에 의해 리드 프레임, 회로 기판 또는 방열 기판(502)과 접합되어 있다. 이와 같이 구성함으로써, 방열성이 우수한 반도체 장치로 할 수 있다. 한편, 본 발명에 있어서는, 땜납 등의 접합 부재의 주위가 수지로 봉지되어 있는 것이 바람직하다.
또한, 상기 전원 장치는, 공지의 방법을 이용하여, 배선 패턴 등에 접속하는 등을 함으로써, 상기 반도체 장치로부터 또는 상기 반도체 장치를 포함하는 전원 장치로서 제작할 수 있다. 도 5는, 복수의 상기 전원 장치(171, 172)와 제어 회로(173)를 사용하여 전원 시스템(170)을 구성하고 있다. 상기 전원 시스템은, 도 6에 나타내는 바와 같이, 전자 회로(181)와 전원 시스템(182)을 조합하여 시스템 장치(180)에 사용할 수 있다. 한편, 전원 장치의 전원 회로도의 일례를 도 7에 나타낸다. 도 7은, 파워 회로와 제어 회로로 이루어지는 전원 장치의 전원 회로를 나타내고 있고, 인버터(192)(MOSFETA~D로 구성)에 의해 DC 전압을 고주파로 스위칭하여 AC로 변환 후, 트랜스(193)로 절연 및 변압을 실시하고, 정류 MOSFET(194)으로 정류 후, DCL(195)(평활용 코일 L1, L2)과 컨덴서로 평활하여, 직류 전압을 출력한다. 이 때에 전압 비교기(197)로 출력 전압을 기준 전압과 비교하여, 원하는 출력 전압이 되도록 PWM 제어 회로(196)로 인버터(192) 및 정류 MOSFET(194)을 제어한다.
본 발명에 있어서는, 상기 반도체 장치가, 파워 카드인 것이 바람직하고, 냉각기 및 절연 부재를 포함하고 있고, 상기 반도체층의 양측에 상기 냉각기가 각각 적어도 상기 절연 부재를 개재하여 설치되어 있는 것이 보다 바람직하며, 상기 반도체층의 양측에 각각 방열층이 형성되어 있고, 방열층의 외측에 적어도 상기 절연 부재를 개재하여 상기 냉각기가 각각 설치되어 있는 것이 가장 바람직하다. 도 9는, 본 발명의 호적한 실시양태의 하나인 파워 카드를 나타낸다. 도 9의 파워 카드는, 양면 냉각형 파워 카드(201)로 되어 있고, 냉매 튜브(202), 스페이서(203), 절연판(절연 스페이서)(208), 봉지 수지부(209), 반도체칩(301a), 금속 전열판(돌출 단자부)(302b), 히트 싱크 및 전극(303), 금속 전열판(돌출 단자부)(303b), 땜납층(304), 제어 전극 단자(305), 본딩 와이어(308)를 구비한다. 냉매 튜브(202)의 두께 방향 단면은, 서로 소정 간격을 두고 유로 방향으로 연재(延在)하는 다수의 격벽(221)으로 구획된 유로(222)를 다수 갖고 있다. 이러한 호적한 파워 카드에 의하면 보다 높은 방열성을 실현할 수 있어, 보다 높은 신뢰성을 만족할 수 있다.
반도체칩(301a)은, 금속 전열판(302b)의 내측의 주면 상에 땜납층(304)으로 접합되고, 반도체칩(301a)의 잔여의 주면에는, 금속 전열판(돌출 단자부)(302b)이 땜납층(304)으로 접합되며, 이에 의해 IGBT의 컬렉터 전극면 및 이미터 전극면에 플라이휠 다이오드의 애노드 전극면 및 캐소드 전극면이 소위 역병렬로 접속되어 있다. 금속 전열판(돌출 단자부)(302b 및 303b)의 재료로는, 예를 들어, Mo 또는 W 등을 들 수 있다. 금속 전열판(돌출 단자부)(302b 및 303b)은, 반도체칩(301a)의 두께의 차를 흡수하는 두께의 차를 갖고, 이에 의해 금속 전열판(302b 및 303b)의 외표면은 평면으로 되어 있다.
수지 봉지부(209)는 예를 들어 에폭시 수지로 이루어지고, 이들 금속 전열판(302b 및 303b)의 측면을 덮어 몰드되어 있고, 반도체칩(301a)은 수지 봉지부(209)로 몰드되어 있다. 단, 금속 전열판(302b 및 303b)의 외주면(外主面) 즉 접촉 수열면은 완전히 노출되어 있다. 금속 전열판(돌출 단자부)(302b 및 303b)은 수지 봉지부(209)로부터 도 9 중, 우방으로 돌출되고, 소위 리드 프레임 단자인 제어 전극 단자(305)는, 예를 들어 IGBT가 형성된 반도체칩(301a)의 게이트(제어) 전극면과 제어 전극 단자(305)를 접속하고 있다.
절연 스페이서인 절연판(208)은, 예를 들어, 질화알루미늄 필름으로 구성되어 있으나, 다른 절연 필름이어도 된다. 절연판(208)은 금속 전열판(302b 및 303b)을 완전히 덮어 밀착되어 있으나, 절연판(208)과 금속 전열판(302b 및 303b)은, 단순히 접촉하기만 해도 되고, 실리콘 그리스 등의 양열 전열재를 도포해도 되며, 그들을 여러 방법으로 접합시켜도 된다. 또한, 세라믹 용사 등으로 절연층을 형성해도 되고, 절연판(208)을 금속 전열판 상에 접합해도 되며, 냉매 튜브 상에 접합 또는 형성해도 된다.
냉매 튜브(202)는, 알루미늄 합금을 드로잉 성형법 혹은 압출 성형법으로 성형된 판재를 필요한 길이로 절단하여 제작되어 있다. 냉매 튜브(202)의 두께 방향 단면은, 서로 소정 간격을 두고 유로 방향으로 연재하는 다수의 격벽(221)으로 구획된 유로(222)를 다수 갖고 있다. 스페이서(203)는, 예를 들어, 땜납 합금 등의 연질의 금속판일 수 있으나, 금속 전열판(302b 및 303b)의 접촉면에 도포 등에 의해 형성한 필름(막)으로 해도 된다. 이 연질의 스페이서(203)의 표면은, 용이하게 변형되어, 절연판(208)의 미소 요철이나 휨, 냉매 튜브(202)의 미소 요철이나 휨에 융합되어 열저항을 저감한다. 한편, 스페이서(203)의 표면 등에 공지의 양열 전도성 그리스 등을 도포해도 되고, 스페이서(203)를 생략해도 된다.
실시예
(실시예)
1. 반도체 장치의 제작
결정 성장용 기판으로서, m면 사파이어 기판과 m면 사파이어 기판 상의 적어도 일부에 배치된 버퍼층을 갖는 결정성의 기체를 사용하고, 표면에 c축 방향으로 연장된 ELO 마스크를 결정 성장면에 대하여 스트라이프상으로 형성한다. 한편, ELO 마스크는, 반도체 장치의 목적에 따라, 전극 재료를 사용해도 되고, 절연체 재료를 사용해도 된다. 본 실시양태에 있어서는, 마스크 재료의 일례로서, SiO2막을 사용하였다. 도 15a에서 나타내는 바와 같이, 결정성의 기체(110)가, 결정 기판(1)과 상기 결정 기판 상에 배치된 결정층(3)을 갖고, 상기 사파이어 기판의 m면 상에 배치된 결정층(3)(α-Ga2O3막)을 버퍼층으로서 배치하였다. 결정성의 기체의 결정 성장면 상에 스트라이프상의 패턴을 갖는 ELO 마스크(5)를 형성한다. ELO 마스크(5)의 길이 방향은, c축 방향으로 하였다. 상기의 결정 성장용 기판을 사용하여, 도 15a에서 나타내는 바와 같이, 미스트 CVD법으로, α-Ga2O3으로 이루어지는 결정 성장층(120)을 형성하여 적층 구조체를 얻는다. 적층 구조체(c)를 얻은 후, 전극 등을 공지의 수단을 이용하여 형성하고, 반도체 장치를 얻는다. 이와 같이 하여 얻어진 반도체 장치는, ELO 마스크와 결정 성장층(반도체층)의 밀착성이 우수하여, 반도체층과 마스크의 계면에 있어서 양질의 결정 영역이 형성되므로, 반도체 특성이 우수한 것이 된다.
2. 평가
상기 1.에서 얻어진 반도체 장치에 대해, TEM 관찰을 행하였다. 결과를 도 10에 나타낸다. 도 10으로부터, ELO 마스크와 결정 성장층(반도체층) 사이에 공극 등도 없어, 밀착성이 우수한 것을 알 수 있다. 또한, 도 10으로부터, ELO 마스크 상에 양질의 결정 영역이 형성되어 있는 것도 알 수 있다.
산업상 이용가능성
본 발명의 반도체 장치는, 반도체(예를 들어 화합물 반도체 전자 디바이스 등), 전자 부품·전기 기기 부품, 광학·전자 사진 관련 장치, 공업 부재 등 모든 분야에 사용할 수 있으나, 특히, 파워 디바이스 등에 유용하다.
1 기판(사파이어 기판)
1a 기판의 표면(결정 성장면)
2 마스크
2a 마스크
3 결정층(버퍼층)
5 마스크(기판 상)
8 결정 성장층(반도체층)
11 기판
12 제2 반도체층
12B 오믹 접합 영역
13 제1 반도체층
13B 쇼트키 접합 영역
14 전극(게이트 전극)
15 유전체막(게이트 절연막)
18 반도체층(채널층)
18a n-형 반도체층
18b n+형 반도체층
19 미스트 CVD 장치
20 피성막 시료
21 시료대
22a 캐리어 가스원
22b 캐리어 가스(희석)원
23a 유량 조절 밸브
23b 유량 조절 밸브
24 미스트 발생원
24a 원료 용액
24b 미스트
25 용기
25a 물
26 초음파 진동자
27 성막실
28 히터
32 쇼트키 전극
33 p형 반도체 영역
35 오믹 전극
36 트렌치
50 할라이드 기상 성장(HVPE) 장치
51 반응실
52a 히터
52b 히터
53a 할로겐 함유 원료 가스 공급원
53b 금속 함유 원료 가스 공급관
54a 반응성 가스 공급원
54b 반응성 가스 공급관
55a 산소 함유 원료 가스 공급원
55b 산소 함유 원료 가스 공급관
56 기판 홀더
57 금속원
58 보호 시트
59 가스 배출부
100 반도체 장치
110 결정성의 기체
120 제1 결정 성장층
120A a축 방향으로 수속시킨 전위 밀도가 높은 성장 영역
120A' a축 방향으로 수속시킨 전위 밀도가 높은 성장 영역의 제거 후
120a 제1 결정 성장층의 상면
120B 마스크층(2) 상에 위치하는 제1 결정 성장층(120)의 결정 성장 영역
123 반도체막
130 제2 결정 성장층
130B 제2 결정 성장층의 결정 성장 영역
170 전원 시스템
171 전원 장치
172 전원 장치
173 제어 회로
180 시스템 장치
181 전자 회로
182 전원 시스템
192 인버터
193 트랜스
194 정류 MOSFET
195 DCL
196 PWM 제어 회로
197 전압 비교기
200 반도체 장치
201 양면 냉각형 파워 카드
202 냉매 튜브
203 스페이서
208 절연판(절연 스페이서)
209 봉지 수지부
221 격벽
222 유로
301a 반도체칩
302b 금속 전열판(돌출 단자부)
303 히트 싱크 및 전극
303b 금속 전열판(돌출 단자부)
304 땜납층
305 제어 전극 단자
308 본딩 와이어
500 반도체 소자
501 땜납
502 리드 프레임, 회로 기판 또는 방열 기판

Claims (24)

  1. 쇼트키 접합 영역과, 오믹 접합 영역을 포함하는 반도체막과, 상기 반도체막의 상기 쇼트키 접합 영역 상에 배치된 쇼트키 전극과, 상기 오믹 접합 영역 상에 배치된 오믹 전극을 포함하는 반도체 장치로서,
    상기 반도체막은 갈륨을 포함하는 산화물 반도체이고, 상기 오믹 전극은 상기 반도체막의 c축 방향으로 연장되어 있고, 상기 반도체막의 쇼트키 접합 영역의 전위 밀도가, 상기 반도체막의 오믹 접합 영역의 전위 밀도보다 작은 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 반도체막이, 상기 쇼트키 접합 영역을 포함하는 제1 반도체층과, 상기 오믹 접합 영역을 포함하는 제2 반도체층을 포함하는, 반도체 장치.
  3. 제2항에 있어서,
    상기 제2 반도체층이 n+형 반도체층인, 반도체 장치.
  4. 제2항 또는 제3항에 있어서,
    상기 제1 반도체층이 n-형 반도체층인, 반도체 장치.
  5. 제2항 또는 제3항에 있어서,
    상기 제1 반도체층이 적어도 하나의 트렌치를 갖고 있는, 반도체 장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체막이, 가로 방향 성장 영역을 포함하는 반도체 장치.
  7. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 반도체막의 두께가 1 μm 이상인, 반도체 장치.
  8. 제2항 또는 제3항에 있어서,
    상기 제2 반도체층이 커런덤 구조를 갖는, 반도체 장치.
  9. 제2항 또는 제3항에 있어서,
    상기 제2 반도체층이 적어도 갈륨을 포함하는, 반도체 장치.
  10. 제2항 또는 제3항에 있어서,
    상기 제1 반도체층이 적어도 갈륨을 포함하는, 반도체 장치.
  11. 제2항 또는 제3항에 있어서,
    상기 제1 반도체층이 p형의 반도체 영역을 포함하고 있는, 반도체 장치.
  12. 제1항 내지 제3항 중 어느 한 항에 있어서,
    파워 디바이스인 반도체 장치.
  13. 제1항 내지 제3항 중 어느 한 항에 있어서,
    쇼트키 배리어 다이오드(SBD)인 반도체 장치.
  14. 제1항 내지 제3항 중 어느 한 항에 있어서,
    정션 배리어 쇼트키(JBS) 다이오드인 반도체 장치.
  15. 반도체 장치를 구비하는 반도체 시스템으로서, 상기 반도체 장치가, 제1항 내지 제3항 중 어느 한 항에 기재된 반도체 장치인 것을 특징으로 하는 반도체 시스템.
  16. 결정 기판 상에, 상기 결정 기판 c축 방향을 길이 방향으로 하여 마스크를 배치하는 것, 상기 마스크가 배치된 결정성 기판 상에, 갈륨을 포함하는 산화물 반도체인 반도체막을 결정 성장시키는 것을 포함하는 반도체 장치의 제조 방법.
  17. 결정 기판 상에 형성된 결정층 상에, 상기 결정 기판 c축 방향을 길이 방향으로 하여 마스크를 배치하는 것, 상기 마스크가 배치된 결정층 상에, 갈륨을 포함하는 산화물 반도체인 반도체막을 결정 성장시키는 것을 포함하는 반도체 장치의 제조 방법.
  18. 제16항 또는 제17항에 있어서,
    상기 마스크가 전극 재료를 포함하고 있는, 제조 방법.
  19. 제16항 또는 제17항에 있어서,
    상기 마스크가 유전체 재료를 포함하고 있는, 제조 방법.
  20. 제16항 또는 제17항에 있어서,
    상기 결정 기판의 a축 방향으로 전위를 수속시키는 것을 포함하는 제조 방법.
  21. 제16항 또는 제17항에 있어서,
    적어도 상기 결정 기판을 제거하는 것을 포함하는, 제조 방법.
  22. 제16항 또는 제17항에 있어서,
    적어도 상기 결정 기판과 상기 마스크를 제거하는 것을 포함하는, 제조 방법.
  23. 제17항에 있어서,
    적어도 상기 결정 기판과 상기 결정층을 제거하는 것을 포함하는, 제조 방법.
  24. 제17항에 있어서,
    상기 결정층은, 미스트 CVD법에 의해 상기 결정 기판 상에 형성되는, 제조 방법.
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