KR102789367B1 - Dsp 인터페이스 장치, 및 그 제어방법 - Google Patents

Dsp 인터페이스 장치, 및 그 제어방법 Download PDF

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Abstract

DSP(Digital Signal Processor)와 복수의 하드웨어 간의 연결관계를 가변적으로 설정하는 DSP 인터페이스 장치 및 그 제어방법을 제공한다.
일 실시예에 따른 DSP 인터페이스 장치는, 복수의 하드웨어 중 적어도 하나와 DSP(Digital Signal Processor)사이의 데이터 전송경로를 설정하는 경로 설정부; 및 미리 설정된 설정 정보에 따라 상기 DSP의 복수의 연산부 및 메모리 중 적어도 하나와 상기 복수의 하드웨어 중 적어도 하나를 연결하여 상기 데이터 전송경로를 설정하도록, 상기 경로 설정부를 제어하는 제어부; 를 포함할 수 있다.

Description

DSP 인터페이스 장치, 및 그 제어방법{DSP INTERFACE APPARATUS, AND CONTROL METHOD FOR THE SAME}
데이터를 처리하는 DSP의 입출력을 제어하는 DSP 인터페이스 장치 및 그 제어방법에 관한 것이다.
DSP(Digital Signal Processor)는 디지털 연산에 의해 데이터를 처리하는 하나의 집적 회로(IC) 칩으로 구성되는 마이크로프로세서를 의미한다. DSP는 고속 연산성을 높이고, 단순화, 및 소형화를 추구하기 위해, 범용 마이크로 프로세서의 구조(Architecture)를 대폭 개량함으로써 구현될 수 있다.
일반적으로 DSP는 필터링, 푸리에 변환, 상관 함수의 산출, 부호화, 변복조, 미분, 적분, 적응 신호 처리 등의 연산을 수행할 수 있다. 이 때문에, 최근에는 음성 합성, 음성 인식, 음성 부호화, 압축, 중고속 모뎀, 반향 소거 장치 등의 음성 및 통신 시스템에 DSP가 채용되고 있다. 뿐만 아니라, 화상 처리나 서보 모터 제어 등의 고속 디지털 제어 분야에 있어서도 DSP가 널리 이용되고 있다.
DSP의 활용도가 높아지면서, DSP와 연결되는 하드웨어의 수 및 종류가 다양해지고 있다. 이에 따라, 다양한 조건 속에서 DSP가 최적의 결과를 출력할 수 있는 환경을 제공하기 위한 연구가 활발히 진행되고 있다.
개시된 발명의 일 실시예에 따르면, DSP(Digital Signal Processor)와 복수의 하드웨어 간의 연결관계를 가변적으로 설정하는 DSP 인터페이스 장치 및 그 제어방법을 제공한다.
일 실시예에 따른 DSP 인터페이스 장치는, 복수의 하드웨어 중 적어도 하나와 DSP(Digital Signal Processor) 사이의 데이터 전송경로를 설정하는 경로 설정부; 및 미리 설정된 설정 정보에 따라 상기 데이터 전송경로를 설정하도록, 상기 경로 설정부를 제어하는 제어부; 를 포함할 수 있다.
또한, 상기 경로 설정부는, 상기 DSP의 복수의 연산부 및 메모리 중 적어도 하나와 상기 복수의 하드웨어 중 적어도 하나를 연결할 수 있다.
또한, 상기 제어부는, 상기 복수의 하드웨어의 우선순위, 상기 전송 경로를 통해 전송되는 데이터의 종류, 및 양방향 데이터 전송 여부 중 적어도 하나를 포함하는 상기 설정 정보를 이용하여 상기 데이터 전송경로를 설정하도록, 상기 경로 설정부를 제어할 수 있다.
또한, 상기 경로 설정부는, 상기 DSP로부터 상기 복수의 하드웨어 중 적어도 하나로 데이터를 전송하는 제 1 전송경로, 및 상기 복수의 하드웨어 중 적어도 하나로부터 상기 DSP로 데이터를 전송하는 제 2 전송경로 를 설정할 수 있다.
또한, 상기 경로 설정부는, 상기 제 1 전송경로에 데이터를 제공하는 상기 DSP의 복수의 연산부 및 메모리 중 적어도 하나를 선택하는 제 1 MUX; 상기 제 1 전송경로로부터 데이터를 제공받는 상기 복수의 하드웨어 중 적어도 하나를 선택하는 제 1 DEMUX; 상기 제 2 전송경로에 데이터를 제공하는 상기 복수의 하드웨어 중 적어도 하나를 선택하는 제 2 MUX; 및 상기 제 2 전송경로로부터 데이터를 제공받는 상기 DSP의 상기 복수의 연산부 및 상기 메모리 중 적어도 하나를 선택하는 제 2 DEMUX; 를 포함할 수 있다.
또한, 상기 경로 설정부는, 상기 제 1 전송경로를 통해 전송되는 데이터를 저장하는 제 1 버퍼; 및 상기 제 2 전송경로를 통해 전송되는 데이터를 저장하는 제 2 버퍼; 를 포함할 수 있다.
또한, 상기 제어부는, 미리 정해진 목표 크기까지 데이터가 저장되면 상기 저장된 데이터를 제공하도록, 상기 제 1 버퍼 및 상기 제 2 버퍼를 제어할 수 있다.
또한, 상기 경로 설정부는, 상기 제 1 전송경로를 통해 전송되는 데이터를 변형하는 제 1 데이터 변형부; 및 상기 제 2 전송경로를 통해 전송되는 데이터를 변형하는 제 2 데이터 변형부; 를 포함할 수 있다.
또한, 상기 제어부는, 상기 제 1 전송경로와 상기 제2 전송경로를 통해 독립적으로 데이터를 전송하도록 상기 경로 설정부를 제어할 수 있다.
또한, 상기 경로 설정부는, 상기 제 1 전송경로 및 상기 제 2 전송경로 중 적어도 하나를 복수 개 설정할 수 있다.
일 실시예에 따른 DSP인터페이스 장치의 제어방법은, 복수의 하드웨어 중 적어도 하나와 DSP(Digital Signal Processor)사이의 데이터 전송 경로를 설정하는 DSP 인터페이스 장치에 있어서, 미리 설정된 설정 정보에 따라 상기 데이터 전송경로를 설정하는 단계; 및 상기 설정된 데이터 전송경로를 통해 데이터를 전송하는 단계; 를 포함할 수 있다.
또한, 상기 데이터 전송경로를 설정하는 단계는, 상기 DSP의 복수의 연산부 및 메모리 중 적어도 하나와 상기 복수의 하드웨어 중 적어도 하나를 연결할 수 있다.
또한, 상기 데이터 전송경로를 설정하는 단계는, 상기 복수의 하드웨어의 우선순위, 상기 전송 경로를 통해 전송되는 데이터의 종류, 및 양방향 데이터 전송 여부 중 적어도 하나를 포함하는 상기 설정 정보를 이용하여 상기 데이터 전송경로를 설정할 수 있다.
또한, 상기 데이터 전송경로를 설정하는 단계는, 상기 DSP로부터 상기 복수의 하드웨어 중 적어도 하나로 데이터를 전송하는 제 1 전송경로, 및 상기 복수의 하드웨어 중 적어도 하나로부터 상기 DSP로 데이터를 전송하는 제 2 전송경로 를 설정할 수 있다.
또한, 상기 데이터 전송경로를 설정하는 단계는, 상기 제 1 전송경로에 데이터를 제공하는 상기 DSP의 복수의 연산부 및 메모리 중 적어도 하나를 제 1 MUX를 이용하여 선택하고, 상기 제 1 전송경로로부터 데이터를 제공받는 상기 복수의 하드웨어 중 적어도 하나를 제 1 DEMUX를 이용하여 선택하고, 상기 제 2 전송경로에 데이터를 제공하는 상기 복수의 하드웨어 중 적어도 하나를 제 2 MUX를 이용하여 선택하고, 상기 제 2 전송경로로부터 데이터를 제공받는 상기 DSP의 상기 복수의 연산부 및 상기 메모리 중 적어도 하나를 제 2 DEMUX를 이용하여 선택할 수 있다.
또한, 상기 데이터를 전송하는 단계는, 상기 제 1 전송경로를 통해 전송되는 데이터 및 상기 제 2 전송경로를 통해 전송되는 데이터 중 적어도 하나를 저장하는 단계; 를 포함할 수 있다.
또한, 상기 데이터를 전송하는 단계는, 상기 저장되는 데이터의 크기가 미리 정해진 목표 크기에 도달하면, 상기 저장된 데이터를 제공하는 단계; 를 더 포함할 수 있다.
또한, 상기 데이터를 전송하는 단계는, 상기 제 1 전송경로를 통해 전송되는 데이터 및 상기 제 2 전송경로를 통해 전송되는 데이터 중 적어도 하나를 변형하는 단계; 를 포함할 수 있다.
또한, 상기 데이터를 전송하는 단계는, 상기 제 1 전송경로와 상기 제2 전송경로를 통해 독립적으로 데이터를 전송할 수 있다.
또한, 상기 데이터 전송경로를 설정하는 단계, 상기 제 1 전송경로 및 상기 제 2 전송경로 중 적어도 하나를 복수 개 설정할 수 있다.
일 측면에 따른 DSP 인터페이스 장치 및 그 제어방법에 의하면, DSP에 연결되는 하드웨어의 종류 및 수에 대응되는 데이터 전송경로를 설정함으로써, 데이터의 전송 효율을 높일 수 있다.
도 1은 일 실시예에 따른 DSP 시스템을 데이터 전송경로 상에서 설명하기 위한 도면이다.
도 2 는 일반적인 DSP 시스템의 제어 블록도이다.
도 3은 일반적인 DSP 시스템에서 DSP와 하드웨어간의 데이터 공유방법을 설명하기 위한 도면이다.
도 4는 일 실시예에 따른 DSP 인터페이스 장치를 포함하는 DSP 시스템의 블록도이다.
도 5는 일 실시예에 따른 DSP 인터페이스 장치의 동작을 설명하기 위한 도면이다.
도 6은 일 실시예에 따른 DSP 인터페이스 장치의 경로 설정부의 블록도이다.
도 7은 일 실시예에 따른 DSP 인터페이스 장치의 데이터 전송방법을 설명하기 위한 도면이다.
도 8은 다른 실시예에 따른 DSP 인터페이스 장치의 데이터 전송방법을 설명하기 위한 도면이다.
도 9는 일 실시예에 따른 DSP 인터페이스 장치 제어방법의 흐름도이다.
도 10은 다른 실시예에 따른 DSP 인터페이스 장치 제어방법의 흐름도이다.
이하에서는 첨부한 도면을 참조하여 개시된 발명의 일 측면에 따른 DSP 인터페이스 장치, 및 그 제어방법에 대하여 상세하게 설명한다. 이하에서, 데이터를 "변형"한다는 것은 데이터의 처리, 변형, 가공, 조작 의 의미를 통칭하는 것으로 한다.
도 1은 일 실시예에 따른 DSP 시스템을 데이터 전송경로 상에서 설명하기 위한 도면이다. 여기서, 제 1 하드웨어 모듈, 제 2 하드웨어 모듈, ??, 제 n 하드웨어 모듈(n은 3이상의 정수)은 입력된 데이터를 변형하도록 하드웨어(300)적으로 구현된 모듈을 의미할 수 있으며, 화살표 방향은 데이터의 전송경로를 의미할 수 있다.
도 1을 참조하면, 전자 기기에 있어 데이터의 전송경로 상에는 복수의 하드웨어(300) 모듈이 위치할 수 있다. 각각의 하드웨어 모듈은 입력되는 데이터를 변형하여 데이터를 출력할 수 있다. 출력되는 데이터는 그 다음 하드웨어 모듈에 대한 입력 데이터가 될 수 있다.
예를 들어, 전자 기기가 TV로 구현되는 경우, 데이터의 전송경로 상에는 디코딩(Decoding), 샤프닝(Sharpening), 화질 처리, 후처리 등의 기능을 수행하도록 하드웨어(300)적으로 구현되는 하드웨어 모듈들이 위치할 수 있다.
각각의 하드웨어 모듈들은 하드웨어(300)적 설계에 따라 동작이 결정되므로, 제조 시에 결정된 방법에 따라 데이터를 변형할 수 있다. 그 결과, 데이터의 전송경로 상에 하드웨어 모듈만 존재하는 경우, 다양한 데이터의 변형이 불가능할 수 있다.
이를 위해, 데이터의 전송 경로 상에 DSP 시스템(100)이 마련될 수 있다. DSP 시스템(100)은 새로 업데이트 되는 어플리케이션에 따라 다양한 방법으로 입력된 데이터를 변형할 수 있다. 따라서, DSP 시스템(100)은 데이터 변형의 자유도가 높을 수 있다.
도 1의 경우, 제 2 하드웨어 모듈과 제 4 하드웨어 모듈 사이에 DSP 시스템(100)이 마련되면, 제 2 하드웨어 모듈에서 출력된 데이터를 DSP 시스템(100)에서 변형한 후 제 4 하드웨어 모듈에 전달할 수 있다. 이 때, DSP 시스템(100)은 새로 업데이트되는 어플리케이션에 따라 데이터를 변형함으로써, 효율적인 데이터 전송을 가능케 할 수 있다.
도 2 는 일반적인 DSP 시스템의 제어 블록도이고, 도 3은 일반적인 DSP 시스템에서 DSP와 하드웨어간의 데이터 공유방법을 설명하기 위한 도면이다.
도 2를 참조하면, 일반적인 DSP 시스템(100)은 DSP(200)(Digital Signal Processor); 하드웨어(300); 버스; 및 DRAM(400) 을 포함할 수 있다. 여기서, 하드웨어(300)는 도 1에서의 하드웨어 모듈, 및 DSP(200)가 수행하는 연산의 일부를 전담하는 하드웨어(300) 가속기(Hardware Accelerator)를 모두 포함할 수 있다.
DRAM(400)은 DSP(200)와 버스를 통해 연결될 수 있다. DRAM(400)에는 명령(Instruction)이 저장되고, DSP(200)는 저장된 명령을 버스를 통해 전달 받을 수 있다. DSP(200)는 전달받은 명령에 따라 데이터의 연산을 수행할 수 있다. 이를 위해, DSP(200)는 버스와 접속되는 버스 인터페이스(240); 데이터가 저장되는 메모리(230); 메모리(230)에 저장된 데이터를 제어하는 메모리 제어부(620); 데이터를 연산하는 코어(210); 를 포함할 수 있다.
버스 인터페이스(240)는 명령을 전달받아 메모리 제어부(620)에 제공하고, 메모리 제어부(620)는 제공받은 명령에 대응되는 데이터를 메모리(230)로부터 불러와 코어(210)에 제공할 수 있다. 코어(210)는 메모리 제어부(620)로부터 제공받은 데이터에 대한 연산을 수행함으로써 데이터를 변형할 수 있다.
이 때, 하드웨어(300)는 DSP(200)의 연산을 가속하기 위해 일부 데이터의 연산을 수행할 수 있다. 이를 위해, DSP(200)는 하드웨어(300)와의 데이터 공유가 가능할 수 있다.
데이터 공유를 위해, DSP(200)와 하드웨어(300)는 다음의 세가지 방법 중 적어도 하나를 채택할 수 있다.
방법 중의 하나로, DSP(200)의 코어(210)와 하드웨어(300)가 직접 연결되는 방법이 있다. 도 3의 을 참조하면, 제 1 하드웨어(310)는 DSP(200)의 코어(210)와 직접 연결될 수 있다. 하드웨어(300)와 DSP(200)의 코어(210)가 직접 데이터를 전송하므로, 전송 속도가 빠르다. 그러나, 코어(210)가 일련의 연산을 종합적으로 수행해야 하는 경우에는 이 방법을 채택할 수 없다. 예를 들어, 2차원 필터와 같이 중간 데이터를 연산할 필요가 있는 경우에는 이 방법의 적용이 불가하다.
다른 방법으로서, 하드웨어(300)가 DSP(200)의 메모리(230)와 연결되는 방법이 있다. 도 3의 를 참조하면, 제 2 하드웨어(320)는 DSP(200)의 메모리 제어부(620)를 통해 메모리(230)에 연결될 수 있다. 하드웨어(300)가 코어(210)에 직접 연결되는 방법에 비해, 이와 같은 연결 시 데이터의 전송 속도가 느릴 수 있다. 그러나, 이 방법에서는 어플리케이션에 따라 메모리 제어부(620)가 메모리(230)에 데이터를 저장하고, 저장된 데이터를 코어(210)에 제공하고, 코어(210)에 의해 변형된 데이터를 다시 메모리(230)에 저장함으로써 데이터를 다양하게 변형하는 것이 가능할 수 있다.
마지막 방법으로, 하드웨어(300)와 DSP(200)가 버스를 통해 연결되는 방법이 있다. 도 3의 을 참조하면, 제 3 하드웨어(330)는 버스를 통해 DSP(200)의 버스 인터페이스(240)와 연결될 수 있다. 이 방법의 경우 상술한 두 가지 방법보다 데이터의 전송 속도가 느리나, 데이터 변형에 제약이 없을 수 있다.
각각의 하드웨어(300)는 변형하고자 하는 데이터에 따라 상술한 데이터 공유 방법 중 적합한 방법을 채택하여 DSP(200)에 연결될 수 있다. 그 결과, DSP(200)에 연결되는 하드웨어(300)는 코어(210)에 연결되는 하드웨어(300), 메모리(230)에 연결되는 하드웨어(300), 및 버스에 연결되는 하드웨어(300)로 구분될 수 있다.
이들은 하드웨어(300) 설계 시 연결관계가 결정되므로, 데이터 변형의 유연성이 떨어질 수 있다. 예를 들어, 도 3의 제 2 하드웨어(320)가 빠른 데이터 변형을 원하는 경우에도, 제 2 하드웨어(320)는 메모리(230)에 데이터를 먼저 저장한 후, 이를 코어(210)로 전달해야만 한다.
또한, 새로운 하드웨어(300)를 추가할 경우, 전체 DSP 시스템(100)의 설계가 새롭게 이루어져야 한다. 뿐만 아니라, DSP 시스템(100)의 설계 시점에 어플리케이션이 결정되지 않은 경우에 데이터 전송을 위한 최적의 설계가 불가할 수 있다.
이를 해결하기 위해, 일 실시예에 따른 DSP 시스템(100)은 DSP(200)와 복수의 하드웨어(300) 간의 연결관계를 가변적으로 설정하는 DSP 인터페이스 장치(600)를 포함하는 DSP 인터페이스 장치(600)를 제공한다.
도 4는 일 실시예에 따른 DSP 인터페이스 장치를 포함하는 DSP 시스템의 블록도이고, 도 5는 일 실시예에 따른 DSP 인터페이스 장치의 동작을 설명하기 위한 도면이며, 도 6은 일 실시예에 따른 DSP 인터페이스 장치의 경로 설정부의 블록도이다.
도 4를 참조하면, 도 2 와 달리, 제 1 내지 4 하드웨어(310, 320, 330, 340)는 DSP 인터페이스 장치(600)를 통해 DSP(200)와 연결됨을 확인할 수 있다. 상술한 바와 같이, 하드웨어(300)가 코어(210)에 직접 연결되는 경우와 하드웨어(300)가 메모리(230)에 연결되는 경우에 적합한 어플리케이션이 서로 상이하므로, DSP(200) 인터페이스는 하드웨어(300)와 코어(210) 또는 하드웨어(300)와 메모리(230) 간의 데이터 전송경로를 가변적으로 설정함으로써 데이터의 전송속도를 최적화 할 수 있다.
이를 위해, DSP 인터페이스 장치(600)는 복수의 하드웨어(300) 중 적어도 하나와 DSP(200) 사이의 데이터 전송경로를 설정하는 경로 설정부(610); 및 미리 설정된 설정 정보에 따라 데이터 전송경로를 설정하도록, 경로 설정부(610)를 제어하는 제어부(620); 를 포함할 수 있다.
도 5를 참조하면, DSP(200)의 코어(210)를 구성하는 제 1 연산부(210-1), 제 2 연산부(210-2), 제 3 연산부(210-3)와 DSP(200)의 메모리(230)가 경로 설정부(610)에 연결될 수 있다. 또한, 제 1 내지 4 하드웨어(310, 320, 330, 340)가 경로 설정부(610)에 연결될 수 있다. 경로 설정부(610)는 제 1 내지 4하드웨어(300) 중 적어도 하나와 제 1 내지 3 연산부 및 메모리(230) 중 적어도 하나를 연결함으로써 데이터의 전송경로를 형성할 수 있다.
특히, 경로 설정부(610)는 제 1 내지 3 연산부 및 메모리(230) 중 적어도 하나로부터 제 1 내지 4 하드웨어(310, 320, 330, 340) 중 적어도 하나로 데이터가 전송되는 제 1 전송경로와, 제 1 내지 4 하드웨어(310, 320, 330, 340) 중 적어도 하나로부터 제 1 내지 3 연산부 및 메모리(230) 중 적어도 하나로 데이터가 전송되는 제 2 전송경로를 형성할 수 있다.
이를 위해, 도 6을 참조하면, 경로 설정부(610)는 DSP의 복수의 연산부 및 메모리 중 적어도 하나로부터 수신된 데이터 중 어느 하나를 선택적으로 출력하도록, 제 1 전송 경로 상에 마련되는 제 1 MUX; 제 1 MUX에서 출력된 데이터를 복수의 하드웨어 중 적어도 하나로 전송하도록, 제 1 전송경로 상에 마련되는 제 1 DEMUX; 복수의 하드웨어 중 적어도 하나로부터 수신된 데이터 중 어느 하나를 선택적으로 출력하도록, 제 2 전송경로 상에 마련되는 제 2 MUX; 및 제 2 MUX에서 출력된 데이터를 DSP의 복수의 연산부 및 메모리 중 적어도 하나로 전송하도록, 제 2 전송경로 상에 마련되는 제 2 DEMUX; 를 포함할 수 있다.
그 결과, 경로 설정부(610)는 제 1 MUX에서 선택된 제 1 내지 3연산부 및 메모리(230) 중 적어도 하나와 제 1 DEMUX에서 선택된 제 1 내지 4 하드웨어(310, 320, 330, 340) 중 적어도 하나를 연결하는 제 1 전송경로를 형성할 수 있다. 또한, 경로 설정부(610)는 제 2 MUX에서 선택된 제 2 MUX에서 선택된 제 1 내지 4 하드웨어(310, 320, 330, 340) 중 적어도 하나와 제 2 DEMUX에서 선택된 제 1 내지 3연산부 및 메모리(230) 중 적어도 하나를 연결하는 제 2 전송경로를 형성할 수 있다.
또한, 경로 설정부(610)는 제 1 전송경로를 통해 전송되는 데이터를 변형하는 제 1 데이터 변형부; 제 1 전송경로를 통해 전송되는 데이터를 저장하는 제 1 버퍼; 제 2 전송경로를 통해 전송되는 데이터를 변형하는 제 2 데이터 변형부; 및 제 2 전송경로를 통해 전송되는 데이터를 저장하는 제 2 버퍼; 를 포함할 수 있다.
제 1 데이터 변형부 및 제 2 데이터 변형부는 전송경로를 통해 전송 중인 데이터의 간단한 변형, 예를 들어 덧셈, 뺄셈, 곱셈, 시프트 등, 을 수행할 수 있다. 이를 통해, DSP(200) 및/또는 하드웨어(300)의 업무 부하를 경감함으로써 데이터 전송 속도를 높일 수 있다.
제 1 버퍼 및 제 2 버퍼는 이렇게 변형된 데이터를 임시적으로 저장할 수 있다. 이를 통해, 데이터 전송의 동기화를 수행할 수 있으며, 데이터의 간단한 변형을 수행할 수도 있다. 예를 들어, 제 1 버퍼 및 제 2 버퍼는 미리 정해진 목표 크기까지 데이터를 저장한 후, 미리 정해진 목표 크기의 데이터를 전송경로에 제공함으로써 데이터의 크기 변형을 수행할 수 있다.
도 6에서는 경로 설정부(610)의 제 1 전송경로 상에 제 1 버퍼(613a) 및 제 1 데이터 변형부(612a)가 마련되고, 제 2 전송경로 상에 제 2 버퍼(613b) 및 제 2 데이터 변형부(612b)가 마련되는 경우를 예시하였다. 그러나, 경로 설정부(610)는 버퍼와 데이터 변형부를 포함하지 않을 수도 있다. 예를 들어, 경로 설정부(610)의 제 1 전송경로는 제 1 MUX(611a)의 출력단에 제 1 DEMUX(614a)의 입력단이 연결됨으로써 설정되고, 제 2 전송경로는 제 2 MUX(611b)의 출력단에 제 2 DEMUX(614b)의 입력단이 연결됨으로써 설정될 수도 있다.
또한, 도 6에서는 경로 설정부(610)가 하나의 제 1 전송경로 및 하나의 제 2 전송경로를 설정하는 경우를 예시하였다. 그러나, 경로 설정부(610)는 복수의 제 1 전송경로 및/또는 복수의 제 2 전송경로를 설정할 수 있다. 복수의 제 1 전송경로를 설정하기 위해, 경로 설정부(610)는 복수의 제 1 MUX(611a), 및 복수의 제 1 DEMUX(614a)를 포함할 수 있고, 복수의 제 1 데이터 변형부(612a), 및 복수의 제 1 버퍼(613a)를 더 포함할 수 있다. 뿐만 아니라, 복수의 제 2 전송경로를 설정하기 위해, 경로 설정부(610)는 복수의 제 2 MUX(611b), 및 복수의 제 2 DEMUX(614b)를 포함할 수 있으며, 복수의 제 2 데이터 변형부(612b), 및 복수의 제 2 버퍼(613b)를 더 포함할 수 있다.
다시 도 5를 참조하면, 제어부(620)는 미리 설정된 설정 정보에 따라 데이터 전송경로를 설정하도록, 경로 설정부(610)를 제어할 수 있다. 이 때, 설정 정보는 데이터 전송경로를 설정하기 위해 외부에서 입력된 모든 정보를 의미할 수 있다. 예를 들어, 설정 정보는 전송되는 데이터에 대하여 수행되는 연산의 복잡도, 복수의 하드웨어(300)의 우선순위, 전송 경로를 통해 전송되는 데이터의 종류, 및 양방향 데이터 전송 여부를 포함할 수 있다.
설정 정보 중 연산의 복잡도에 따라, 제어부(620)는 연결된 DSP 인터페이스 장치(600)에 연결된 하드웨어(300)를 코어(210)의 연산부와 메모리(230) 중 어디에 연결할 지를 결정할 수 있다. 여기서, 연산의 복잡도는 해당 데이터에 대한 코어(210)의 연산부의 연산 시간을 수치화한 값일 수 있다. 제어부(620)는 연산의 복잡도를 확인하고, 확인된 복잡도에 따라 연산을 수행 시 최적의 연산 속도를 가지는 전송경로를 형성하도록 경로 설정부(610)를 제어할 수 있다.
설정 정보 중 복수의 하드웨어(300)의 우선순위에 따라, 제어부(620)는 제 2 MUX를 제어할 수 있다. 구체적으로, 제어부(620)는 우선순위가 높은 하드웨어(300)를 우선적으로 DSP(200)에 연결하도록 제 2 MUX를 제어할 수 있다. 그 결과, 경로 설정부(610)는 우선순위에 따라 복수의 하드웨어(300)를 데이터 전송 경로에 순차적으로 연결할 수 있다.
설정 정보 중 데이터의 종류에 따라, 제어부(620)는 연결된 DSP 인터페이스 장치(600)에 연결된 하드웨어(300)를 코어(210)의 연산부와 메모리(230) 중 어디에 연결할 지를 결정할 수 있다. 제어부(620)는 데이터의 종류를 통해 적용되는 어플리케이션을 확인하고, 확인된 어플리케이션에 따라 연산을 수행하고자 할 때 최적의 전송속도를 가지는 전송경로를 형성하도록 경로 설정부(610)를 제어할 수 있다.
설정 정보 중 양방향 데이터 전송 여부에 따라, 제어부(620)는 경로 설정부(610)가 설정한 제 1 전송경로와 제 2 전송경로를 모두 이용하는 양방향 데이터 전송을 수행할지 여부를 결정할 수 있다. 제 1 전송경로와 제 2 전송경로는 상호 독립적으로 형성되므로, 제어부(620)는 미리 설정되는 양방향 데이터 전송 여부에 따라 어느 하나 또는 모는 전송경로를 이용하여 데이터를 전송하도록 경로 설정부(610)를 제어할 수 있다.
이하에서는, 도 7 및 8을 참조하여, DSP 인터페이스 장치(600)를 통한 데이터 전송방법을 설명한다.
도 7은 일 실시예에 따른 DSP 인터페이스 장치의 데이터 전송방법을 설명하기 위한 도면이고, 도 8은 다른 실시예에 따른 DSP 인터페이스 장치의 데이터 전송방법을 설명하기 위한 도면이다. 도 7 및 8에서 점선은 데이터의 전송이 가능하나 연결되지 않은 경로를 의미하고, 실선은 데이터의 전송이 가능하도록 연결된 경로를 의미할 수 있다.
도 7의 경우, DSP 인터페이스 장치(600)가 일방향의 데이터 전송을 수행하는 경우를 예시한다. 도 7을 참조하면, DSP 인터페이스 장치(600)는 설정 정보에 따라 제 1 연산부(210-1)와 연결되어 경로를 형성하고, 제 2 하드웨어(320)와 연결되어 경로를 형성할 수 있다. 그 결과, DSP 인터페이스 장치(600)는 제 1 연산부(210-1)에 의해 변형된 데이터를 -를 통해 제 2 하드웨어(320)로 전송하는 제 1 전송경로를 형성할 수 있다.
이와는 달리, DSP 인터페이스 장치(600)는 양방향의 데이터 전송을 수행할 수도 있다. 도 8은 DSP 인터페이스 장치(600)는 양방향의 데이터 전송을 수행하는 경우를 예시한다. 도 8을 참조하면, DSP 인터페이스 장치(600)는 설정 정보에 따라 제 1 하드웨어(310) 및 제 2 하드웨어(320)와 연결되어 경로를 형성하고, 제 1 연산부(210-1), 제 2 연산부(210-2)와 연결되어 경로를 형성할 수 있다. 이를 통해, DSP(200)인터페이스 장치는 제 1 하드웨어(310) 및 제 2 하드웨어(320)에 의해 변형된 데이터를 -를 통해 제 1 연산부(210-1) 및 제 2 연산부(210-2)로 전송하는 제 2 전송경로를 형성할 수 있다.
이와 동시에, DSP 인터페이스 장치(600)는 설정 정보에 따라 제 1 연산부(210-1)와 연결되어 경로를 형성하고, 제 1 하드웨어(310)와 연결되어 경로를 형성할 수 있다. 이를 통해, DSP(200)인터페이스 장치는 제 1 연산부(210-1)에 의해 변형된 데이터를 -를 통해 제 1 하드웨어(310)로 전송하는 제 1 전송경로를 형성할 수 있다.
이처럼 DSP 인터페이스 장치(600)는 제 1 전송경로와 제 2전송경로를 상호 독립적으로 이용하여 데이터를 전송할 수 있다.
도 9는 일 실시예에 따른 DSP 인터페이스 장치 제어방법의 흐름도이다. 도 9는 제 2 전송경로를 통해 데이터를 전송하는 방법에 관한 것이다.
먼저 DSP 인터페이스 장치(600)는 미리 설정된 설정 정보를 확인할 수 있다.(800) 이 때, 설정 정보는 데이터 전송경로를 설정하기 위해 외부에서 입력된 모든 정보를 의미할 수 있다. 예를 들어, 설정 정보는 복수의 하드웨어(300)의 우선순위, 전송 경로를 통해 전송되는 데이터의 종류, 및 양방향 데이터 전송 여부를 포함할 수 있다.
그 다음, DSP 인터페이스 장치(600)는 설정 정보에 대응되는 하드웨어(300)와 연결될 수 있다.(810) 구체적으로, DSP 인터페이스 장치(600)는 설정 정보 중 복수의 하드웨어(300)의 우선순위를 참조하여 하드웨어(300)와 연결될 수 있다.
하드웨어(300)와 연결되면, DSP 인터페이스 장치(600)는 설정 정보에 따라 데이터를 버퍼에 저장할 필요가 있는지 확인할 수 있다.(820) 데이터를 버퍼에 저장할 필요가 있다면, DSP 인터페이스 장치(600)는 연결된 하드웨어(300)로부터 전달된 데이터를 버퍼에 저장할 수 있다.(830) 버퍼를 이용함으로써 데이터 전송의 동기화를 수행하고, 간단하게 데이터를 변형할 수도 있다.
데이터를 버퍼에 저장한 후, 또는 데이터를 저장할 필요가 없는 경우, DSP 인터페이스 장치(600)는 설정 정보에 대응되는 DSP(200) 구성과 연결될 수 있다.(840) 여기서 DSP(200) 구성이란 DSP(200)의 코어(210)를 구성하는 복수의 연산부 및 DSP(200)의 메모리(230) 중 적어도 하나를 의미할 수 있다. 이를 통해, 제 2 전송경로가 형성될 수 있다.
마지막으로, DSP 인터페이스 장치(600)는 제 2 전송경로를 통해 연결된 DSP(200) 구성으로 데이터를 전송할 수 있다.(850)
도 10은 다른 실시예에 따른 DSP 인터페이스 장치(600) 제어방법의 흐름도이다. 도 10은 제 1 전송경로를 통해 데이터를 전송하는 방법에 관한 것이다.
먼저 DSP 인터페이스 장치(600)는 미리 설정된 설정 정보를 확인할 수 있다.(900) 이 때, 설정 정보는 데이터 전송경로를 설정하기 위해 외부에서 입력된 모든 정보를 의미할 수 있다. 예를 들어, 설정 정보는 복수의 하드웨어(300)의 우선순위, 전송 경로를 통해 전송되는 데이터의 종류, 및 양방향 데이터 전송 여부를 포함할 수 있다.
그 다음, DSP 인터페이스 장치(600)는 설정 정보에 대응되는 DSP(200) 구성과 연결될 수 있다.(910) 여기서 DSP(200) 구성이란 DSP(200)의 코어(210)를 구성하는 복수의 연산부 및 DSP(200)의 메모리(230) 중 적어도 하나를 의미할 수 있다.
DSP(200)의 구성과 연결되면, DSP 인터페이스 장치(600)는 설정 정보에 따라 데이터를 버퍼에 저장할 필요가 있는지 확인할 수 있다.(920) 데이터를 버퍼에 저장할 필요가 있다면, DSP 인터페이스 장치(600)는 연결된 하드웨어(300)로부터 전달된 데이터를 버퍼에 저장할 수 있다.(930) 버퍼를 이용함으로써 데이터 전송의 동기화를 수행하고, 간단하게 데이터를 변형할 수도 있다.
데이터를 버퍼에 저장한 후, 또는 데이터를 저장할 필요가 없는 경우, DSP 인터페이스 장치(600)는 설정 정보에 대응되는 하드웨어(300)와 연결될 수 있다.(940) 구체적으로, DSP 인터페이스 장치(600)는 설정 정보 중 복수의 하드웨어(300)의 우선순위를 참조하여 하드웨어(300)와 연결될 수 있다. 이를 통해, 제 1 전송경로가 형성될 수 있다.
마지막으로, DSP 인터페이스 장치(600)는 제 1 전송경로를 통해 연결된 하드웨어(300)로 데이터를 전송할 수 있다.(950)
100: DSP 시스템
200: DSP
300: 하드웨어
400: DRAM
500: 버스
600: DSP 인터페이스 장치
610: 경로 설정부
620: 제어부

Claims (20)

  1. 복수의 하드웨어 중 적어도 하나와 DSP(Digital Signal Processor) 사이의 데이터 전송경로를 설정하는 경로 설정부; 및
    미리 설정된 설정 정보에 따라 상기 DSP의 복수의 연산부 및 메모리 중 적어도 하나와 상기 복수의 하드웨어 중 적어도 하나를 연결하여 상기 데이터 전송경로를 설정하도록, 상기 경로 설정부를 제어하는 제어부; 를 포함하고,
    상기 설정 정보는, 상기 전송되는 데이터에 대하여 수행되는 연산의 복잡도, 상기 복수의 하드웨어의 우선순위, 상기 전송되는 데이터의 종류, 및 양방향 데이터 전송 여부 중 적어도 하나를 포함하는 DSP 인터페이스 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제어부는,
    상기 연산의 복잡도에 따라 상기 복수의 하드웨어 중 적어도 하나를 상기 DSP의 상기 복수의 연산부 중 적어도 하나 또는 상기 메모리와 연결하도록, 상기 경로 설정부를 제어하는 DSP 인터페이스 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제어부는,
    상기 우선순위에 따라 상기 복수의 하드웨어를 상기 데이터의 전송경로에 순차적으로 연결하도록, 상기 경로 설정부를 제어하는 DSP 인터페이스 장치.
  5. 제 1 항에 있어서,
    상기 경로 설정부는,
    상기 DSP로부터 상기 복수의 하드웨어 중 적어도 하나로 데이터를 전송하는 제 1 전송경로, 및 상기 복수의 하드웨어 중 적어도 하나로부터 상기 DSP로 데이터를 전송하는 제 2 전송경로 를 설정하는 DSP 인터페이스 장치.
  6. 제 5 항에 있어서,
    상기 경로 설정부는,
    상기 DSP의 복수의 연산부 및 메모리 중 적어도 하나로부터 수신된 데이터 중 어느 하나를 선택적으로 출력하도록, 상기 제 1 전송경로 상에 마련되는 제 1 MUX;
    상기 제 1 MUX에서 출력된 데이터를 상기 복수의 하드웨어 중 적어도 하나로 전송하도록, 상기 제 1 전송경로 상에 마련되는 제 1 DEMUX;
    상기 복수의 하드웨어 중 적어도 하나로부터 수신된 데이터 중 어느 하나를 선택적으로 출력하도록, 상기 제 2 전송경로 상에 마련되는 제 2 MUX; 및
    상기 제 2 MUX에서 출력된 데이터를 상기 DSP의 상기 복수의 연산부 및 상기 메모리 중 적어도 하나로 전송하도록, 상기 제 2 전송경로 상에 마련되는 제 2 DEMUX; 를 포함하는 DSP 인터페이스 장치.
  7. 제 5 항에 있어서,
    상기 경로 설정부는,
    상기 제 1 전송경로를 통해 전송되는 데이터를 저장하는 제 1 버퍼; 및
    상기 제 2 전송경로를 통해 전송되는 데이터를 저장하는 제 2 버퍼; 를 포함하는 DSP 인터페이스 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 제어부는,
    상기 전송되는 데이터의 크기를 변형하도록, 상기 제 1 버퍼 및 상기 제 2 버퍼 중 적어도 하나를 제어하는 DSP 인터페이스 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 경로 설정부는,
    상기 제 1 전송경로를 통해 전송되는 데이터를 변형하는 제 1 데이터 변형부; 및
    상기 제 2 전송경로를 통해 전송되는 데이터를 변형하는 제 2 데이터 변형부; 를 포함하는 DSP 인터페이스 장치.
  10. 제 5 항에 있어서,
    상기 제어부는,
    상기 제 1 전송경로 및 상기 제 2 전송경로 중 적어도 하나를 복수 개 설정하도록 상기 경로 설정부를 제어하는 DSP 인터페이스 장치.
  11. 복수의 하드웨어 중 적어도 하나와 DSP(Digital Signal Processor)사이의 데이터 전송 경로를 설정하는 DSP 인터페이스 장치에 있어서,
    미리 설정된 설정 정보에 따라 상기 DSP의 복수의 연산부 및 메모리 중 적어도 하나와 상기 복수의 하드웨어 중 적어도 하나를 연결하여 상기 데이터 전송경로를 설정하는 단계; 및
    상기 설정된 데이터 전송경로를 통해 데이터를 전송하는 단계; 를 포함하고,
    상기 설정 정보는, 상기 데이터 전송경로를 설정하는 단계는,
    상기 전송되는 데이터에 대하여 수행되는 연산의 복잡도, 상기 복수의 하드웨어의 우선순위, 상기 전송되는 데이터의 종류, 및 양방향 데이터 전송 여부 중 적어도 하나를 포함하는 DSP 인터페이스 장치의 제어방법.
  12. 삭제
  13. 제 11 항에 있어서,
    상기 데이터 전송경로를 설정하는 단계는,
    상기 연산의 복잡도에 따라 상기 복수의 하드웨어 중 적어도 하나를 상기 DSP의 상기 복수의 연산부 중 적어도 하나 또는 상기 메모리와 연결하는 DSP 인터페이스 장치의 제어방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 데이터 전송경로를 설정하는 단계는,
    상기 우선순위에 따라 상기 복수의 하드웨어를 상기 데이터의 전송경로에 순차적으로 연결하는 DSP 인터페이스 장치의 제어방법.
  15. 제 11 항에 있어서,
    상기 데이터 전송경로를 설정하는 단계는,
    상기 DSP로부터 상기 복수의 하드웨어 중 적어도 하나로 데이터를 전송하는 제 1 전송경로, 및 상기 복수의 하드웨어 중 적어도 하나로부터 상기 DSP로 데이터를 전송하는 제 2 전송경로를 설정하는 DSP 인터페이스 장치의 제어방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 데이터 전송경로를 설정하는 단계는,
    상기 제 1 전송경로 상에 마련되는 제 1 MUX를 이용하여, 상기 DSP의 복수의 연산부 및 메모리 중 적어도 하나로부터 수신된 데이터 중 어느 하나를 선택적으로 출력하고,
    상기 제 1 전송경로 상에 마련되는 제 1 DEMUX를 이용하여, 상기 제 1 MUX에서 출력된 데이터를 상기 복수의 하드웨어 중 적어도 하나로 전송하고,
    상기 제 2 전송경로 상에 마련되는 제 2 MUX를 이용하여, 상기 복수의 하드웨어 중 적어도 하나로부터 수신된 데이터 중 어느 하나를 선택적으로 출력하고,
    상기 제 2 전송경로 상에 마련되는 제 2 DEMUX를 이용하여, 상기 제 2 MUX에서 출력된 데이터를 상기 DSP의 상기 복수의 연산부 및 상기 메모리 중 적어도 하나로 전송하는 DSP 인터페이스 장치의 제어방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 데이터를 전송하는 단계는,
    상기 전송경로를 통해 전송되는 데이터를 변형하는 단계;를 포함하는 DSP 인터페이스 장치의 제어방법.
  18. 제 17 항에 있어서,
    상기 전송되는 데이터를 변형하는 단계는,
    상기 전송되는 데이터를 저장하여 상기 데이터의 크기를 변형하는 단계; 를 포함하는 DSP 인터페이스 장치의 제어방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 17 항에 있어서,
    상기 전송되는 데이터를 변형하는 단계는,
    상기 제 1 전송경로 상에 마련되는 제 1 데이터 변형부를 이용하여, 상기 제 1 전송경로를 통해 전송되는 데이터를 변형하는 단계; 및
    상기 제 2 전송경로 상에 마련되는 제 2 데이터 변형부를 이용하여, 상기 제 2 전송경로를 통해 전송되는 데이터를 변형하는 단계; 를 포함하는 DSP 인터페이스 장치의 제어방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15 항에 있어서,
    상기 데이터 전송경로를 설정하는 단계는,
    상기 제 1 전송경로 및 상기 제 2 전송경로 중 적어도 하나를 복수 개 설정하는 DSP 인터페이스 장치의 제어방법.
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Citations (2)

* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120300960A1 (en) 2011-05-27 2012-11-29 Graeme Gordon Mackay Digital signal routing circuit
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