KR102881154B1 - 표시 장치 및 그 제조 방법 - Google Patents

표시 장치 및 그 제조 방법

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Abstract

본 발명은 표시 장치 및 그 제조 방법에 관한 것이다. 일 실시예에 따른 표시 장치는 기판 상에 배치된 평탄화층, 상기 평탄화층 상에 배치되며, 일 방향으로 연장된 복수의 내측 뱅크 및 복수의 외측 뱅크, 상기 복수의 내측 뱅크 상에 배치되며, 서로 이격된 제1 정렬 전극 및 제2 정렬 전극, 상기 제1 정렬 전극 및 상기 제2 정렬 전극 상에 배치되며, 상기 제1 정렬 전극 및 상기 제2 정렬 전극 사이에 배치된 발광 소자, 및 상기 제1 정렬 전극 상에 배치되며 상기 발광 소자의 일 단부에 컨택하는 제1 접촉 전극, 및 상기 제2 정렬 전극 상에 배치되며 상기 발광 소자의 타 단부에 컨택하는 제2 접촉 전극을 포함하며, 상기 복수의 외측 뱅크는 상기 복수의 내측 뱅크와 동일 층 상에 접하며, 상기 복수의 내측 뱅크를 사이에 두고 서로 이격된다.

Description

표시 장치 및 그 제조 방법{Display device and method for manufacturing of the same}
본 발명은 표시 장치 및 그 제조 방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
표시 장치의 화상을 표시하는 장치로서 유기 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다. 그 중, 발광 표시 패널로써, 발광 소자를 포함할 수 있는데, 예를 들어 발광 다이오드(Light Emitting Diode, LED)의 경우, 유기물을 형광 물질로 이용하는 유기 발광 다이오드(OLED), 무기물을 형광물질로 이용하는 무기 발광 다이오드 등이 있다.
본 발명이 해결하고자 하는 과제는 인접한 서브 화소로 잉크가 넘치는 것을 방지하고 마스크 공정을 저감할 수 있는 표시 장치 및 그 제조 방법을 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판 상에 배치된 평탄화층, 상기 평탄화층 상에 배치되며, 일 방향으로 연장된 복수의 내측 뱅크 및 복수의 외측 뱅크, 상기 복수의 내측 뱅크 상에 배치되며, 서로 이격된 제1 정렬 전극 및 제2 정렬 전극, 상기 제1 정렬 전극 및 상기 제2 정렬 전극 상에 배치되며, 상기 제1 정렬 전극 및 상기 제2 정렬 전극 사이에 배치된 발광 소자, 및 상기 제1 정렬 전극 상에 배치되며 상기 발광 소자의 일 단부에 컨택하는 제1 접촉 전극, 및 상기 제2 정렬 전극 상에 배치되며 상기 발광 소자의 타 단부에 컨택하는 제2 접촉 전극을 포함하며, 상기 복수의 외측 뱅크는 상기 복수의 내측 뱅크와 동일 층 상에 접하며, 상기 복수의 내측 뱅크를 사이에 두고 서로 이격될 수 있다.
상기 복수의 내측 뱅크 및 상기 복수의 외측 뱅크는 상기 평탄화층에 접할 수 있다.
상기 복수의 내측 뱅크는 섬 형상으로 이루어지고, 상기 복수의 외측 뱅크는 상기 일 방향으로 연속적으로 연장된 라인 형상으로 이루어질 수 있다.
상기 복수의 내측 뱅크와 상기 복수의 외측 뱅크는 동일한 높이로 이루어질 수 있다.
상기 복수의 외측 뱅크는 각각 상기 복수의 내측 뱅크와 나란한 선형부 및 상기 선형부로부터 상기 복수의 내측 뱅크를 향해 돌출되되 서로 이격된 복수의 돌출부를 포함할 수 있다.
상기 복수의 외측 뱅크는 서로 인접한 제1 외측 뱅크 및 제2 외측 뱅크를 포함하며, 상기 제1 외측 뱅크의 상기 복수의 돌출부 각각을 지나가는 수평선들 상에 상기 제2 외측 뱅크의 상기 복수의 돌출부가 각각 배치될 수 있다.
상기 제1 외측 뱅크의 상기 복수의 돌출부와 상기 제2 외측 뱅크의 상기 복수의 돌출부 사이에 상기 제1 정렬 전극 및 상기 제2 정렬 전극이 배치될 수 있다.
상기 제1 외측 뱅크의 상기 돌출부와 상기 제2 외측 뱅크의 상기 돌출부 사이의 간격들은 서로 동일할 수 있다.
상기 제1 외측 뱅크의 상기 돌출부와 상기 제2 외측 뱅크의 상기 돌출부 사이의 간격들은 서로 상이할 수 있다.
상기 복수의 내측 뱅크는 서로 인접한 제1 내측 뱅크 및 제2 내측 뱅크를 포함하며, 상기 제1 외측 뱅크의 상기 돌출부와 상기 제2 외측 뱅크의 상기 돌출부 사이의 간격은 상기 제1 내측 뱅크의 일측으로부터 상기 제2 내측 뱅크의 타측까지의 거리보다 클 수 있다.
상기 복수의 외측 뱅크들 각각의 선형부 사이의 간격은 동일할 수 있다.
상기 제1 정렬 전극 및 상기 제2 정렬 전극은 상기 복수의 내측 뱅크와 중첩하되 상기 복수의 외측 뱅크와 비중첩할 수 있다.
상기 제1 정렬 전극과 상기 발광 소자 사이 및 상기 제2 정렬 전극과 상기 발광 소자 사이에 배치된 제1 절연층을 더 포함하며, 상기 제1 절연층은 상기 평탄화층의 적어도 일부와 비중첩할 수 있다.
또한, 일 실시예에 따른 표시 장치는 복수의 발광 영역이 정의된 기판, 상기 기판 상에서 일 방향으로 연장되며, 상기 발광 영역 내부에 배치된 복수의 내측 뱅크 및 상기 발광 영역 외부에 배치된 복수의 외측 뱅크, 상기 일 방향으로 연장되며, 상기 발광 영역과 중첩하는 제1 정렬 전극 및 제2 정렬 전극, 상기 제1 정렬 전극 및 상기 제2 정렬 전극 사이에 배치된 발광 소자, 및 상기 발광 소자의 일 단부에 컨택하는 제1 접촉 전극, 및 상기 발광 소자의 타 단부에 컨택하는 제2 접촉 전극을 포함하며, 상기 복수의 외측 뱅크는 상기 제1 정렬 전극 및 상기 제2 정렬 전극과 비중첩할 수 있다.
상기 복수의 외측 뱅크는 상기 내측 뱅크를 향해 돌출되어 서로 마주보는 돌출부들을 각각 포함하며, 상기 돌출부들을 기준으로 상기 발광 영역 및 상기 발광 영역에 인접하며 상기 제1 정렬 전극 및 상기 제2 정렬 전극이 단락된 절단부 영역을 구획할 수 있다.
상기 복수의 내측 뱅크는 섬 형상으로 이루어지고, 상기 복수의 외측 뱅크는 상기 일 방향으로 연속적으로 연장된 라인 형상으로 이루어질 수 있다.
상기 복수의 발광 영역 중 서로 인접한 발광 영역은 상기 복수의 외측 뱅크 중 어느 하나를 공유할 수 있다.
또한, 일 실시예에 따른 표시 장치의 제조 방법은 평탄화층을 포함하는 기판을 준비하고, 상기 평탄화층 상에 일 방향으로 연장되되 서로 이격된 복수의 내측 뱅크 및 복수의 외측 뱅크를 동시에 형성하는 단계, 상기 복수의 내측 뱅크 상에 제1 정렬 전극 및 제2 정렬 전극을 형성하는 단계, 상기 제1 정렬 전극 및 상기 제2 정렬 전극 사이에 발광 소자를 정렬시키는 단계, 및 상기 제1 정렬 전극 상에 상기 발광 소자의 일 단부에 컨택하는 제1 접촉 전극을 형성하고 상기 제2 정렬 전극 상에 상기 발광 소자의 타 단부에 컨택하는 제2 접촉 전극을 형성하는 단계를 포함할 수 있다.
상기 복수의 내측 뱅크 및 상기 복수의 외측 뱅크는 동일한 높이로 형성할 수 있다.
상기 복수의 내측 뱅크는 섬 형상으로 형성하고, 상기 복수의 외측 뱅크는 라인 형상으로 형성할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치에 의하면, 서로 이격된 외측 뱅크들을 포함함으로써, 발광 소자를 포함한 잉크를 분사하였을 때 외측 뱅크들을 따라 잉크가 퍼지도록 유도하여 인접한 서브 화소로 넘치는 것을 방지할 수 있다.
또한, 외측 뱅크와 내측 뱅크를 하나의 마스크 공정으로 형성함으로써, 마스크 공정을 저감할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 3은 도 2의 일 서브 화소를 나타내는 평면도이다.
도 4은 도 3의 Q1-Q1'선을 자른 단면도이다.
도 5는 도 3의 Q2-Q2'선을 자른 단면도이다.
도 6은 도 3의 Q3-Q3'선을 자른 단면도이다.
도 7은 도 2의 내측 뱅크 및 외측 뱅크의 일 예를 나타낸 평면도이다.
도 8은 도 2의 내측 뱅크 및 외측 뱅크의 다른 예를 나타낸 평면도이다.
도 9는 일 실시예에 따른 발광 소자의 개략적인 사시도이다.
도 10 내지 도 15는 일 실시예에 따른 표시 장치의 제조 방법을 공정 별로 나타낸 단면도들이다.
도 16은 다른 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 17은 다른 실시예에 따른 표시 장치의 외측 뱅크와 내측 뱅크를 나타낸 평면도이다.
도 18은 또 다른 실시예에 따른 표시 장치를 나타낸 평면도이다.
도 19는 도 18의 Q4-Q4' 선을 절단한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시한다. 표시 장치(10)는 표시 화면을 제공하는 모든 전자 장치를 지칭할 수 있다. 예를 들어, 표시 화면을 제공하는 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷, 모바일 폰, 스마트 폰, 태블릿 PC(Personal Computer), 전자 시계, 스마트 워치, 워치 폰, 헤드 마운트 디스플레이, 이동 통신 단말기, 전자 수첩, 전자 책, PMP(Portable Multimedia Player), 내비게이션, 게임기, 디지털 카메라, 캠코더 등이 표시 장치(10)에 포함될 수 있다.
표시 장치(10)는 표시 화면을 제공하는 표시 패널을 포함한다. 표시 패널의 예로는 무기 발광 다이오드 표시 패널, 유기발광 표시 패널, 양자점 발광 표시 패널, 플라즈마 표시 패널, 전계방출 표시 패널 등을 들 수 있다. 이하에서는 표시 패널의 일 예로서, 무기 발광 다이오드 표시 패널이 적용된 경우를 예시하지만, 그에 제한되는 것은 아니며, 동일한 기술적 사상이 적용 가능하다면 다른 표시 패널에도 적용될 수 있다.
표시 장치(10)의 형상은 다양하게 변형될 수 있다. 예를 들어, 표시 장치(10)는 가로가 긴 직사각형, 세로가 긴 직사각형, 정사각형, 코너부(꼭지점)가 둥근 사각형, 기타 다각형, 원형 등의 형상을 가질 수 있다. 표시 장치(10)의 표시 영역(DPA)의 형상 또한 표시 장치(10)의 전반적인 형상과 유사할 수 있다. 도 1에서는 가로가 긴 직사각형 형상의 표시 장치(10) 및 표시 영역(DPA)이 예시되어 있다.
표시 장치(10)는 표시 영역(DPA)과 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DPA)은 화면이 표시될 수 있는 영역이고, 비표시 영역(NDA)은 화면이 표시되지 않는 영역이다. 표시 영역(DPA)은 활성 영역으로, 비표시 영역(NDA)은 비활성 영역으로도 지칭될 수 있다. 표시 영역(DPA)은 대체로 표시 장치(10)의 중앙을 차지할 수 있다.
표시 영역(DPA)은 복수의 화소(PX)를 포함할 수 있다. 복수의 화소(PX)는 행렬 방향으로 배열될 수 있다. 각 화소(PX)의 형상은 평면상 직사각형 또는 정사각형일 수 있지만, 이에 제한되는 것은 아니고 각 변이 일 방향에 대해 기울어진 마름모 형상일 수도 있다. 각 화소(PX)는 스트라이프 타입 또는 펜타일 타입으로 교대 배열될 수 있다. 또한, 화소(PX)들 각각은 특정 파장대의 광을 방출하는 발광 소자(100)를 하나 이상 포함하여 특정 색을 표시할 수 있다.
표시 영역(DPA)의 주변에는 비표시 영역(NDA)이 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DPA)을 전부 또는 부분적으로 둘러쌀 수 있다. 표시 영역(DPA)은 직사각형 형상이고, 비표시 영역(NDA)은 표시 영역(DPA)의 4변에 인접하도록 배치될 수 있다. 비표시 영역(NDA)은 표시 장치(10)의 베젤을 구성할 수 있다. 각 비표시 영역(NDA)들에는 표시 장치(10)에 포함되는 배선들 또는 회로 구동부들이 배치되거나, 외부 장치들이 실장될 수 있다.
도 2는 일 실시예에 따른 표시 장치의 일 화소를 나타내는 평면도이다.
도 2를 참조하면, 복수의 화소(PX)들 각각은 복수의 서브 화소(PXn, n은 1 내지 3의 정수)를 포함할 수 있다. 예를 들어, 하나의 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 색의 광을 발광하고, 제2 서브 화소(PX2)는 제2 색의 광을 발광하며, 제3 서브 화소(PX3)는 제3 색의 광을 발광할 수 있다. 일 예로, 제1 색은 청색, 제2 색은 녹색, 제3 색은 적색일 수 있다. 다만, 이에 제한되지 않고, 각 서브 화소(PXn)들은 동일한 색의 광을 발광할 수도 있다. 또한, 도 4에서는 화소(PX)가 3개의 서브 화소(PXn)들을 포함하는 것을 예시하였으나, 이에 제한되지 않고, 화소(PX)는 더 많은 수의 서브 화소(PXn)들을 포함할 수 있다.
표시 장치(10)의 각 서브 화소(PXn)들은 발광 영역(EMA) 및 비발광 영역(미도시)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자(30)가 배치되어 특정 파장대의 광이 출사되는 영역이고, 비발광 영역은 발광 소자(30)가 배치되지 않고, 발광 소자(30)에서 방출된 광들이 도달하지 않아 광이 출사되지 않는 영역일 수 있다. 발광 영역은 발광 소자(30)가 배치된 영역을 포함하여, 발광 소자(30)와 인접한 영역으로 발광 소자(30)에서 방출된 광들이 출사되는 영역을 포함할 수 있다.
이에 제한되지 않고, 발광 영역(EMA)은 발광 소자(30)에서 방출된 광이 다른 부재에 의해 반사되거나 굴절되어 출사되는 영역도 포함할 수 있다. 복수의 발광 소자(30)들은 각 서브 화소(PXn)에 배치되고, 이들이 배치된 영역과 이에 인접한 영역을 포함하여 발광 영역(EMA)을 형성할 수 있다.
또한, 각 서브 화소(PXn)는 비발광 영역에 배치된 절단부 영역(CBA)을 포함할 수 있다. 절단부 영역(CBA)은 발광 영역(EMA)의 제2 방향(DR2) 일 측에 배치될 수 있다. 절단부 영역(CBA)은 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)들의 발광 영역(EMA) 사이에 배치될 수 있다. 표시 장치(10)의 표시 영역(DPA)에는 복수의 발광 영역(EMA)과 절단부 영역(CBA)들이 배열될 수 있다. 예를 들어, 복수의 발광 영역(EMA)들과 절단부 영역(CBA)들은 각각 제1 방향(DR1)으로 반복 배열되되, 발광 영역(EMA)과 절단부 영역(CBA)은 제2 방향(DR2)으로 교대 배열될 수 있다. 또한, 절단부 영역(CBA)들의 제1 방향(DR1)으로 이격된 간격은 발광 영역(EMA)의 제1 방향(DR1)으로 이격된 간격보다 작을 수 있다. 절단부 영역(CBA)들 및 발광 영역(EMA)들 사이에는 후술하는 외측 뱅크(EBNL)의 돌출부들이 배치될 수 있다. 절단부 영역(CBA)에는 발광 소자(30)가 배치되지 않아 광이 출사되지 않으나, 각 서브 화소(PXn)에 배치된 정렬 전극(21, 22) 일부가 배치될 수 있다. 각 서브 화소(PXn)마다 배치되는 정렬 전극(21, 22)들은 절단부 영역(CBA)에서 서로 분리되어 배치될 수 있다. 다만, 이에 제한되지 않고, 각 정렬 전극(21, 22)들은 절단부 영역(CBA)에서 분리되지 않은 상태로 배치될 수도 있다.
도 3은 도 2의 일 서브 화소를 나타내는 평면도이다. 도 4은 도 3의 Q1-Q1'선을 자른 단면도이다. 도 5는 도 3의 Q2-Q2'선을 자른 단면도이다. 도 6은 도 3의 Q3-Q3'선을 자른 단면도이다. 도 7은 도 2의 내측 뱅크 및 외측 뱅크의 일 예를 나타낸 평면도이다. 도 8은 도 2의 내측 뱅크 및 외측 뱅크의 다른 예를 나타낸 평면도이다.
도 4 내지 도 6은 도 2의 제1 서브 화소(PX1)의 단면만을 도시하고 있으나, 다른 화소(PX) 또는 서브 화소(PXn)의 경우에도 동일하게 적용될 수 있다. 도 4 및 도 5는 제1 서브 화소(PX1)에 배치된 발광 소자(30)의 일 단부와 타 단부를 가로지르는 단면을 도시하고 있다. 또한, 도 4 및 도 5에서는 하나의 제1 트랜지스터(T1)만 도시하고 있으나, 이에 제한되지 않고 각 서브 화소(PXn)에는 상술한 바와 같이 3개의 트랜지스터(T1, T2, T3)들과 하나의 스토리지 커패시터(Cst)가 배치될 수 있다.
도 2에 결부하여 도 3 내지 도 6을 참조하면, 표시 장치(10)는 기판(11), 및 기판(11) 상에 배치되는 반도체층, 복수의 도전층, 및 복수의 절연층들을 포함할 수 있다. 상기 반도체층, 도전층 및 절연층들은 각각 표시 장치(10)의 회로층과 발광 소자층을 구성할 수 있다.
구체적으로, 기판(11)은 절연 기판일 수 있다. 기판(11)은 유리, 석영, 또는 고분자 수지 등의 절연 물질로 이루어질 수 있다. 또한, 제1 기판(11)은 리지드 기판일 수 있지만, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉시블(flexible) 기판일 수도 있다.
차광층(BML)은 기판(11) 상에 배치될 수 있다. 차광층(BML)은 제1 트랜지스터(T1)의 액티브층(ACT1)과 중첩하도록 배치된다. 차광층(BML)은 광을 차단하는 재료를 포함하여, 제1 트랜지스터(T1)의 액티브층(ACT1)에 광이 입사되는 것을 방지할 수 있다. 또한, 차광층(BML)은 컨택홀을 통해 제1 트랜지스터(T1)의 소스 전극(S1)과 전기적으로 연결되어 제1 트랜지스터(T1)의 전압이 변하는 것을 억제할 수 있다. 예를 들어, 차광층(BML)은 광의 투과를 차단하는 불투명한 금속 물질로, 티타늄층과 구리층이 적층된 Ti/Cu 이중막으로 이루어질 수 있다. 다만, 이에 제한되지 않으며 차광층(BML)은 생략될 수 있다.
버퍼층(12)은 차광층(BML)을 포함하여 기판(11) 상에 전면적으로 배치될 수 있다. 버퍼층(12)은 투습에 취약한 기판(11)을 통해 침투하는 수분으로부터 화소(PX)의 제1 트랜지스터(T1)들을 보호하기 위해 기판(11) 상에 형성되며, 표면 평탄화 기능을 수행할 수 있다. 버퍼층(12)은 교번하여 적층된 복수의 무기층들로 이루어질 수 있다. 예를 들어, 버퍼층(12)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 중 적어도 어느 하나를 포함하는 무기층이 교번하여 적층된 다중층으로 형성될 수 있다.
반도체층은 버퍼층(12) 상에 배치된다. 반도체층은 제1 트랜지스터(T1)의 액티브층(ACT1)을 포함할 수 있다. 이들은 후술하는 제1 게이트 도전층의 게이트 전극(G1)등과 부분적으로 중첩하도록 배치될 수 있다.
반도체층은 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함할 수 있다. 반도체층이 산화물 반도체를 포함하는 경우, 각 액티브층(ACT1)은 복수의 도체화 영역 및 이들 사이의 채널 영역을 포함할 수 있다. 상기 산화물 반도체는 인듐(In)을 함유하는 산화물 반도체일 수 있다. 예를 들어, 상기 산화물 반도체는 인듐-주석 산화물(Indium-Tin Oxide, ITO), 인듐-아연 산화물(Indium-Zinc Oxide, IZO), 인듐-갈륨 산화물(Indium-Gallium Oxide, IGO), 인듐-아연-주석 산화물(Indium-Zinc-Tin Oxide, IZTO), 인듐-갈륨-주석 산화물(Indium-Gallium-Tin Oxide, IGTO), 인듐-갈륨-아연-주석 산화물(Indium-Gallium-Zinc-Tin Oxide, IGZTO) 등일 수 있다.
다른 실시예에서, 반도체층은 다결정 실리콘을 포함할 수도 있다. 다결정 실리콘은 비정질 실리콘을 결정화하여 형성될 수 있으며, 이 경우, 액티브층(ACT1)의 도체화 영역은 각각 불순물로 도핑된 도핑 영역일 수 있다.
제1 게이트 절연층(13)은 반도체층 및 버퍼층(12) 상에 배치된다. 제1 게이트 절연층(13)은 각 트랜지스터들의 게이트 절연막으로 기능할 수 있다. 제1 게이트 절연층(13)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 게이트 도전층은 제1 게이트 절연층(13) 상에 배치된다. 제1 게이트 도전층은 제1 트랜지스터(T1)의 게이트 전극(G1)을 포함할 수 있다. 게이트 전극(G1)은 액티브층(ACT1)의 채널 영역과 두께 방향으로 중첩하도록 배치될 수 있다. 한편, 도면에 도시하지 않았으나, 제1 게이트 도전층은 스토리지 커패시터의 제1 용량 전극과, 상술한 스캔 라인(SCL)과 센싱 라인(SSL) 등을 더 포함할 수 있다.
제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 층간 절연층(15)은 제1 게이트 도전층 상에 배치된다. 제1 층간 절연층(15)은 제1 게이트 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제1 층간 절연층(15)은 제1 게이트 도전층을 덮도록 배치되어 이를 보호하는 기능을 수행할 수 있다. 제1 층간 절연층(15)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제1 데이터 도전층은 제1 층간 절연층(15) 상에 배치된다. 제1 데이터 도전층은 표시 영역(DPA)에 배치된 제1 트랜지스터(T1)의 소스 전극(S1)과 드레인 전극(D1)을 포함할 수 있다.
제1 트랜지스터(T1)의 소스 전극(S1)과 드레인 전극(D1)은 제1 층간 절연층(15)과 제1 게이트 절연층(13)을 관통하는 컨택홀을 통해 액티브층(ACT1)의 도핑 영역과 각각 접촉할 수 있다. 또한, 제1 트랜지스터(T1)의 소스 전극(S1)은 또 다른 컨택홀을 통해 차광층(BML)과 전기적으로 연결될 수 있다.
제1 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 층간 절연층(17)은 제1 데이터 도전층 상에 배치된다. 제2 층간 절연층(17)은 제1 데이터 도전층과 그 위에 배치되는 다른 층들 사이에서 절연막의 기능을 수행할 수 있다. 또한, 제2 층간 절연층(17)은 제1 데이터 도전층을 덮으며 제1 데이터 도전층을 보호하는 기능을 수행할 수 있다. 제2 층간 절연층(17)은 무기물, 예컨대 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함하는 무기층으로 이루어지거나, 이들이 적층된 구조로 형성될 수 있다.
제2 데이터 도전층은 제2 층간 절연층(17) 상에 배치된다. 제2 데이터 도전층은 제1 전압 배선(VL1), 제2 전압 배선(VL2), 및 제1 도전 패턴(CDP)을 포함할 수 있다. 제1 전압 배선(VL1)은 제1 트랜지스터(T1)에 공급되는 고전위 전압(또는, 제1 전원 전압)이 인가되고, 제2 전압 배선(VL2)은 제2 정렬 전극(22)에 공급되는 저전위 전압(또는, 제2 전원 전압)이 인가될 수 있다. 또한, 제2 전압 배선(VL2)은 표시 장치(10)의 제조 공정 중, 발광 소자(30)를 정렬시키기 데에 필요한 정렬 신호가 인가될 수도 있다.
제1 도전 패턴(CDP)은 제2 층간 절연층(17)에 형성된 컨택홀을 통해 제1 트랜지스터(T1)의 소스 전극(S1)과 연결될 수 있다. 제1 도전 패턴(CDP)은 제1 드레인 전극(D1)과 전기적으로 연결될 수 있고, 후술하는 제1 정렬 전극(21)과도 접촉할 수 있다. 제1 트랜지스터(T1)는 제1 전압 배선(VL1)으로부터 인가되는 제1 전원 전압을 제1 도전 패턴(CDP)을 통해 제1 정렬 전극(21)으로 전달할 수 있다. 한편, 도면에서는 제2 데이터 도전층이 하나의 제2 전압 배선(VL2)과 하나의 제1 전압 배선(VL1)을 포함하는 것이 도시되어 있으나, 이에 제한되지 않는다. 제2 데이터 도전층은 더 많은 수의 제1 전압 배선(VL1)과 제2 전압 배선(VL2)들을 포함할 수 있다.
제2 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 다만, 이에 제한되는 것은 아니다.
제1 평탄화층(19)은 제2 데이터 도전층 상에 배치된다. 제1 평탄화층(19)은 표면 평탄화 기능을 수행할 수 있다. 제1 평탄화층(19)은 유기 절연 물질, 예를 들어 폴리 이미드(Polyimide, PI)와 같은 유기 물질을 포함할 수 있다. 다만, 몇몇 실시예에서 제1 평탄화층(19)은 생략될 수 있다.
제1 평탄화층(19) 상에는 복수의 내측 뱅크(IBNL)들, 복수의 외측 뱅크(EBNL)들, 복수의 정렬 전극(21, 22)들, 발광 소자(30), 복수의 접촉 전극(CNE1, CNE2)들이 배치될 수 있다. 또한, 제1 평탄화층(19) 상에는 복수의 절연층(PAS1, PAS2, PAS3)들이 배치될 수 있다.
구체적으로, 기판(11) 상에 복수의 내측 뱅크(IBNL)들 및 복수의 외측 뱅크(EBNL)들이 배치될 수 있다. 예를 들어, 복수의 내측 뱅크(IBNL)들 및 복수의 외측 뱅크(EBNL)들은 제1 평탄화층(19) 상에 배치될 수 있다. 복수의 내측 뱅크(IBNL)들 및 복수의 외측 뱅크(EBNL)들은 각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 이웃하는 다른 서브 화소(PXn)로 연장되지 않도록 배치될 수 있다. 예를 들어 복수의 내측 뱅크(IBNL)들은 제2 방향(DR2)으로 연장된 길이가 절단부 영역(CBA)과 다른 서브 화소(PXn)에는 넘지 않도록 각 서브 화소(PXn)의 발광 영역(EMA) 내에 배치될 수 있으며, 발광 영역(EMA)의 길이보다 작게 형성될 수 있다.
또한, 복수의 내측 뱅크(IBNL)들은 제1 방향(DR1)으로 서로 이격되어 배치되며, 제1 방향(DR1)으로 일정 폭을 가질 수 있다. 복수의 내측 뱅크(IBNL)들은 섬(island) 형상으로 배치될 수 있다. 하나의 서브 화소(PXn)에는 2개의 내측 뱅크(IBNL)들이 배치될 수 있고, 이들은 서로 이격되어 배치됨으로써 그 사이에 발광 소자(30)들이 배치될 수 있다.
도면에서는 하나의 서브 화소(PXn)에 2개의 내측 뱅크(IBNL)들이 배치된 것이 예시되어 있으나, 이에 제한되지 않는다. 후술하는 정렬 전극(21, 22)의 수에 따라 더 많은 수의 내측 뱅크(IBNL)들이 더 배치될 수도 있다. 또한, 내측 뱅크(IBNL)들의 형상은 이에 제한되지 않고, 각 서브 화소(PXn)에서 더 작은 면적 혹은 더 큰 면적을 차지하도록 배치될 수도 있다.
복수의 내측 뱅크(IBNL)들은 제1 평탄화층(19)의 상면을 기준으로 적어도 일부가 돌출된 구조를 가질 수 있다. 복수의 내측 뱅크(IBNL)들의 돌출된 부분은 경사진 측면을 가질 수 있고, 발광 소자(30)에서 방출된 광은 복수의 내측 뱅크(IBNL)들 상에 배치되는 정렬 전극(21, 22)에서 반사되어 제1 평탄화층(19)의 상부 방향으로 출사될 수 있다. 복수의 내측 뱅크(IBNL)들은 발광 소자(30)가 배치되는 영역을 제공함과 동시에 발광 소자(30)에서 방출된 광을 상부 방향으로 반사시키는 반사 격벽의 기능을 수행할 수도 있다. 복수의 내측 뱅크(IBNL)들의 측면은 선형의 형상으로 경사질 수 있으나, 이에 제한되지 않고 복수의 내측 뱅크(IBNL)들은 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 복수의 내측 뱅크(IBNL)들은 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
제1 평탄화층(19) 상에 복수의 외측 뱅크(EBNL)들이 배치될 수 있다. 예를 들어, 복수의 외측 뱅크(EBNL)들은 제1 평탄화층(19) 상에 접하여 배치되어 복수의 내측 뱅크(IBNL)들과 동일 층 상에 배치될 수 있다. 복수의 외측 뱅크(EBNL)들은 발광 소자(30)들이 배치되는 발광 영역(EMA) 및 절단부 영역(CBA)을 둘러싸며 이들을 각각 구획하도록 배치될 수 있다. 복수의 외측 뱅크(EBNL)들은 제2 방향(DR2)으로 연장되어 배치됨으로써, 기판(11)의 표시 영역(DPA) 전면에 걸쳐 연속적으로 연장된 라인(line) 형상으로 이루어질 수 있다. 예를 들어, 복수의 외측 뱅크(EBNL)들은 제2 방향으로 연장된 스트라이프 패턴으로 이루어질 수 있다.
복수의 외측 뱅크(EBNL)들은 서로 다른 서브 화소(PXn)마다 다른 발광 소자(30)들이 분산된 잉크가 서로 혼합되지 않도록 이들을 분리시킬 수 있다. 복수의 외측 뱅크(EBNL)들의 측면은 선형의 형상으로 경사질 수 있으나, 이에 제한되지 않고 복수의 외측 뱅크(EBNL)들은 외면이 곡률진 반원 또는 반타원의 형상을 가질 수도 있다. 예시적인 실시예에서 복수의 외측 뱅크(EBNL)들은 전술한 복수의 내측 뱅크(IBNL)들과 동일하게 폴리이미드(Polyimide, PI)와 같은 유기 절연 물질을 포함할 수 있으나, 이에 제한되지 않는다.
도 7을 참조하면, 예시적인 실시예에서 복수의 외측 뱅크(EBNL)들은 제1 외측 뱅크(EBNL1)와 제2 외측 뱅크(EBNL2)를 포함할 수 있다. 제1 외측 뱅크(EBNL1)와 제2 외측 뱅크(EBNL2)는 제2 방향(DR2)으로 배치된 복수의 화소(PXn)들을 구획하며, 각 화소(PX1)들의 절단부 영역(CBA)과 발광 영역(EMA)을 구획할 수 있다.
제1 외측 뱅크(EBNL1)와 제2 외측 뱅크(EBNL2)는 서로 마주보며 인접하여 배치될 수 있다. 제1 외측 뱅크(EBNL1)와 제2 외측 뱅크(EBNL2)는 복수의 내측 뱅크(IBNL)들을 사이에 두고 서로 이격하여 배치될 수 있다. 제1 외측 뱅크(EBNL1)는 내측 뱅크(IBNL)들과 나란한 제1 선형부(LA1)와, 제1 선형부(LA1)로부터 제1 방향(DR1)으로 돌출된 복수의 돌출부들(PR1, PR2, PR3)을 포함할 수 있다. 복수의 돌출부들(PR1, PR2, PR3)은 내측 뱅크(IBNL)들을 향해 돌출될 수 있다. 마찬가지로, 제2 외측 뱅크(EBNL2)는 내측 뱅크(IBNL)들과 나란한 제2 선형부(LA2)와, 제2 선형부(LA2)로부터 제1 외측 뱅크(EBNL1)를 향해 돌출된 복수의 돌출부들(PR4, PR5, PR6)을 포함할 수 있다. 복수의 돌출부들(PR4, PR5, PR6)은 내측 뱅크(IBNL)들을 향해 돌출될 수 있다.
제1 외측 뱅크(EBNL1)의 복수의 돌출부들(PR1, PR2, PR3)은 제2 외측 뱅크(EBNL2)의 복수의 돌출부들(PR4, PR5, PR6)과 서로 마주보며 배치될 수 있다. 제1 외측 뱅크(EBNL1)의 복수의 돌출부들(PR1, PR2, PR3)은 서로 이격된 제1 돌출부(PR1), 제2 돌출부(PR2) 및 제3 돌출부(PR3)를 포함할 수 있다. 제2 외측 뱅크(EBNL2)의 복수의 돌출부들(PR4, PR5, PR6)은 서로 이격된 제4 돌출부(PR4), 제5 돌출부(PR5) 및 제6 돌출부(PR6)를 포함할 수 있다. 제1 돌출부(PR1)는 제4 돌출부(PR4)와 마주보며 배치되고 동일 수평선 상에 배치될 수 있다. 제2 돌출부(PR2)는 제5 돌출부(PR5)와 마주보며 배치되고 동일 수평선 상에 배치될 수 있다. 제3 돌출부(PR3)는 제6 돌출부(PR6)와 마주보며 배치되고 동일 수평선 상에 배치될 수 있다.
제1 외측 뱅크(EBNL1)의 복수의 돌출부들(PR1, PR2, PR3)은 제2 외측 뱅크(EBNL2)의 복수의 돌출부들(PR4, PR5, PR6)과 소정 간격 서로 이격하여 배치될 수 있다. 제1 돌출부(PR1)와 제4 돌출부(PR4)가 이격된 제1 간격(W1)은 제2 돌출부(PR2)와 제5 돌출부(PR5)가 이격된 제2 간격(W2), 및 제3 돌출부(PR3)와 제6 돌출부(PR6)가 이격된 제3 간격(W3)과 동일할 수 있다.
일 실시예에서 복수의 외측 뱅크(EBNL1, EBNL2)들은 제2 방향(DR2)으로 연장되되 서로 이격하여 배치됨으로써, 발광 소자(30)를 포함한 잉크를 분사하였을 때 외측 뱅크(EBNL1, EBNL2)들을 따라 잉크가 퍼지도록 유도하여 인접한 서브 화소(PXn)로 넘치는 것을 방지할 수 있다. 다시 말해서, 제1 외측 뱅크(EBNL1)의 복수의 돌출부들(PR1, PR2, PR3)과 제2 외측 뱅크(EBNL2)의 복수의 돌출부들(PR4, PR5, PR6) 사이로 잉크가 제2 방향(DR2)으로 퍼져 제1 방향(DR1)으로 인접한 서브 화소(PXn)로 넘치는 것을 방지할 수 있다.
또한, 제1 외측 뱅크(EBNL1)의 복수의 돌출부들(PR1, PR2, PR3)과 제2 외측 뱅크(EBNL2)의 복수의 돌출부들(PR4, PR5, PR6)이 이격된 간격들(W1, W2, W3)은 복수의 내측 뱅크(IBNL)들 사이의 거리보다 클 수 있다. 예를 들어, 복수의 내측 뱅크(IBNL)들은 제1 내측 뱅크(IBNL1) 및 제2 내측 뱅크(IBNL2)를 포함할 수 있다. 여기서, 제1 외측 뱅크(EBNL1)의 복수의 돌출부들(PR1, PR2, PR3)과 제2 외측 뱅크(EBNL2)의 복수의 돌출부들(PR4, PR5, PR6)이 이격된 간격들(W1, W2, W3)은 제1 내측 뱅크(IBNL1)의 일측으로부터 제2 내측 뱅크(IBNL2)의 타측까지의 거리(W4)보다 크게 이루어질 수 있다. 이에 따라, 발광 소자(30)를 포함하는 잉크가 제2 방향(DR2)을 따라 돌출부들 사이의 간격으로 용이하게 퍼질 수 있다. 즉, 제2 돌출부(PR2)와 제5 돌출부(PR5) 사이의 제2 간격(W2) 및 제3 돌출부(PR3)와 제6 돌출부(PR6) 사이의 제3 간격(W3)으로 잉크가 용이하게 퍼질 수 있다.
제1 외측 뱅크(EBNL1)의 제1 선형부(LA1)와 제2 외측 뱅크(EBNL2)의 제2 선형부(LA2) 사이의 간격(W5)은 어느 지점에서나 동일하게 이루어짐으로써, 각 화소(PXn)의 발광 영역(EMA)을 동일한 면적으로 형성할 수 있다. 그러나, 이에 제한되지 않으며, 절단부 영역(CBA)에서는 제1 외측 뱅크(EBNL1)의 제1 선형부(LA1)와 제2 외측 뱅크(EBNL2)의 제2 선형부(LA2) 사이의 간격(W5)이 발광 영역(EMA)의 간격보다 좁게 이루어질 수도 있다.
도 8에 도시된 바와 같이, 다른 예시적인 실시예에서 제1 외측 뱅크(EBNL1)의 복수의 돌출부들(PR1, PR2, PR3)과 제2 외측 뱅크(EBNL2)의 복수의 돌출부들(PR4, PR5, PR6)이 이격된 간격들은 서로 상이할 수 있다. 예를 들어, 제1 외측 뱅크(EBNL1)의 복수의 돌출부들(PR1, PR2, PR3)과 제2 외측 뱅크(EBNL2)의 복수의 돌출부들(PR4, PR5, PR6)이 이격된 간격들은 점진적으로 커질 수 있다. 즉, 제1 돌출부(PR1)와 제4 돌출부(PR4)가 이격된 제1 간격(W1)은 제2 돌출부(PR2)와 제5 돌출부(PR5)가 이격된 제2 간격(W2)보다 작고, 제2 돌출부(PR2)와 제5 돌출부(PR5)가 이격된 제2 간격(W2)은 제3 돌출부(PR3)와 제6 돌출부(PR6)가 이격된 제3 간격(W3)보다 작을 수 있다. 그러나, 이에 제한되지 않으며 제1 외측 뱅크(EBNL1)의 복수의 돌출부들(PR1, PR2, PR3)과 제2 외측 뱅크(EBNL2)의 복수의 돌출부들(PR4, PR5, PR6)이 이격된 간격들은 점진적으로 작아질 수도 있다.
일 실시예에서 제1 외측 뱅크(EBNL1)의 복수의 돌출부들(PR1, PR2, PR3)과 제2 외측 뱅크(EBNL2)의 복수의 돌출부들(PR4, PR5, PR6)이 이격된 간격들이 점진적으로 작아지는 경우, 발광 소자(30)가 포함된 잉크를 분사하였을 때 돌출부들 사이의 간격이 좁아져 모세관 현상이 발생하여 더 빨리 퍼질 수 있다. 이에 따라, 잉크가 제2 방향(DR2)으로 더 빨리 퍼지도록 유도하여 제1 방향(DR1)으로 인접한 화소로 넘치는 것을 방지할 수 있다.
한편, 복수의 외측 뱅크(EBNL)들의 높이는 복수의 내측 뱅크(IBNL)들의 높이와 동일할 수 있다. 복수의 외측 뱅크(EBNL)들 각각은 선형부들(LA1, LA2)의 높이가 돌출부들(PR1, PR2, PR3, PR4, PR5, PR6)의 높이와 동일할 수 있다. 예를 들어, 제1 외측 뱅크(EBNL1)의 제1 선형부(LA1)의 높이는 제1 내지 제3 돌출부들(PR1, PR2, PR3)의 높이와 동일하게 이루어질 수 있다. 마찬가지로 제2 외측 뱅크(EBNL2)의 제2 선형부(LA2)의 높이도 제1 선형부(LA1)의 높이와 동일할 수 있으며, 제4 내지 제6 돌출부들(PR4, PR5, PR6)의 높이와 동일하게 이루어질 수 있다.
다른 예시적인 실시예에서, 복수의 외측 뱅크(EBNL)들 각각은 선형부들(LA1, LA2)의 높이가 돌출부들(PR1, PR2, PR3, PR4, PR5, PR6)의 높이와 상이할 수 있다. 예를 들어, 선형부들(LA1, LA2)의 높이는 돌출부들(PR1, PR2, PR3, PR4, PR5, PR6)의 높이보다 클 수 있다. 선형부들(LA1, LA2)은 인접한 화소들로 발광 소자(30)를 포함한 잉크가 넘치는 것을 방지하는 역할을 함으로써, 높은 높이를 가지는 것이 바람직하다. 반면, 돌출부들(PR1, PR2, PR3, PR4, PR5, PR6)은 발광 영역(EMA)과 절단부 영역(CBA)을 구획하는 역할을 함으로써, 상대적으로 높은 높이가 불필요하며 잉크가 용이하게 퍼질 수 있도록 낮은 높이로 형성될 수도 있다.
한편, 도 4 및 도 5를 참조하면, 복수의 정렬 전극(21, 22)들은 복수의 내측 뱅크(IBNL)와 제1 평탄화층(19) 상에 배치된다. 복수의 정렬 전극(21, 22)은 제1 정렬 전극(21) 및 제2 정렬 전극(22)을 포함할 수 있다. 제1 정렬 전극(21) 및 제2 정렬 전극(22)은 제2 방향(DR2)으로 연장되고, 이들은 서로 제1 방향(DR1)으로 이격되어 배치될 수 있다.
제1 정렬 전극(21)과 제2 정렬 전극(22)은 각각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장되되, 절단부 영역(CBA)에서 다른 정렬 전극(21, 22)들과 분리될 수 있다. 예를 들어, 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)의 발광 영역(EMA)들 사이에는 절단부 영역(CBA)이 배치되고, 제1 정렬 전극(21) 및 제2 정렬 전극(22)은 절단부 영역(CBA)에서 제2 방향(DR2)으로 이웃하는 서브 화소(PXn)에 배치된 다른 제1 정렬 전극(21) 및 제2 정렬 전극(22)과 분리될 수 있다. 다만, 이에 제한되지 않으며, 몇몇 정렬 전극(21, 22)들은 각 서브 화소(PXn) 마다 분리되지 않고 제2 방향(DR2)으로 이웃하는 서브 화소(PXn) 넘어 연장되어 배치되거나, 제1 정렬 전극(21) 또는 제2 정렬 전극(22) 중 어느 한 전극만 분리될 수도 있다.
제1 정렬 전극(21)은 제1 컨택홀(CT1)을 통해 제1 트랜지스터(T1)와 전기적으로 연결되고, 제2 정렬 전극(22)은 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 전기적으로 연결될 수 있다. 예를 들어, 제1 정렬 전극(21)은 내측 뱅크(IBNL)의 제1 방향(DR1)으로 연장된 방향에서 제1 평탄화층(19)을 관통하는 제1 컨택홀(CT1)을 통해 제1 도전 패턴(CDP)과 접촉할 수 있다. 제2 정렬 전극(22)도 내측 뱅크(IBNL)의 제1 방향(DR1)으로 연장된 방향에서 제1 평탄화층(19)을 관통하는 제2 컨택홀(CT2)을 통해 제2 전압 배선(VL2)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 다른 실시예에서 제1 컨택홀(CT1)과 제2 컨택홀(CT2)은 내측 뱅크(IBNL)와 중첩할 수 있다.
도 2와 도 7을 참조하면, 제1 정렬 전극(21)의 제1 컨택홀(CT1) 및 제2 정렬 전극(22)의 제2 컨택홀(CT2)은 외측 뱅크(EBNL)들 사이에 배치될 수 있다. 구체적으로, 제1 외측 뱅크(EBNL1)의 제2 돌출부(PR2)와 제2 외측 뱅크(EBNL2)의 제5 돌출부(PR5) 사이에 제1 정렬 전극(21)의 제1 컨택홀(CT1) 및 제2 정렬 전극(22)의 제2 컨택홀(CT2)이 배치될 수 있다. 그러나, 이에 제한되지 않으며, 제1 정렬 전극(21)의 제1 컨택홀(CT1) 및 제2 정렬 전극(22)의 제2 컨택홀(CT2)은 외측 뱅크(EBNL)들 사이의 발광 영역(EMA) 또는 절단부 영역(CBA)에 배치될 수도 있다.
제1 정렬 전극(21)과 제2 정렬 전극(22)은 외측 뱅크(EBNL)들 사이에서 외측 뱅크(EBNL)가 연장된 제2 방향(DR2)으로 연장될 수 있다. 제1 정렬 전극(21)과 제2 정렬 전극(22)은 제1 외측 뱅크(EBNL1)의 돌출부들(PR1, PR2, PR3)과 제2 외측 뱅크(EBNL2)의 돌출부들(PR4, PR5, PR6)들 사이에 배치될 수 있다. 제1 정렬 전극(21)과 제2 정렬 전극(22)은 외측 뱅크(EBNL)와 비중첩하여 배치되며, 제1 외측 뱅크(EBNL1)의 돌출부들(PR1, PR2, PR3)과 제2 외측 뱅크(EBNL2)의 돌출부들(PR4, PR5, PR6)들로부터 소정 간격 이격 배치될 수 있다.
도면에서는 각 서브 화소(PXn)마다 하나의 제1 정렬 전극(21)과 제2 정렬 전극(22)이 배치된 것이 예시되어 있으나, 이에 제한되지 않고 각 서브 화소(PXn)마다 배치되는 제1 정렬 전극(21)과 제2 정렬 전극(22)의 수는 더 많을 수 있다. 또한, 각 서브 화소(PXn)에 배치된 제1 정렬 전극(21)과 제2 정렬 전극(22)은 반드시 일 방향으로 연장된 형상을 갖지 않을 수 있으며, 제1 정렬 전극(21)과 제2 정렬 전극(22)은 다양한 구조로 배치될 수 있다. 예를 들어, 제1 정렬 전극(21)과 제2 정렬 전극(22)은 부분적으로 곡률지거나, 절곡된 형상을 가질 수 있고, 어느 한 전극이 다른 전극을 둘러싸도록 배치될 수도 있다.
제1 정렬 전극(21) 및 제2 정렬 전극(22)은 각각 내측 뱅크(IBNL)들 상에 배치될 수 있다. 제1 정렬 전극(21)과 제2 정렬 전극(22)은 각각 내측 뱅크(IBNL)보다 큰 폭을 갖도록 형성될 수 있다. 예를 들어, 제1 정렬 전극(21)과 제2 정렬 전극(22)은 각각 내측 뱅크(IBNL)를 완전히 덮도록 배치될 수 있다. 제1 정렬 전극(21)과 제2 정렬 전극(22) 사이의 간격은 내측 뱅크(IBNL)들 사이의 간격보다 좁을 수 있다. 또한, 제1 정렬 전극(21)과 제2 정렬 전극(22)은 적어도 일부 영역이 제1 평탄화층(19) 상에 직접 배치되어 이들은 동일 평면 상에 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라 각 정렬 전극(21, 22)들은 그 폭이 내측 뱅크(IBNL)보다 작을 수도 있다.
각 정렬 전극(21, 22)은 반사율이 높은 전도성 물질을 포함할 수 있다. 예를 들어, 각 정렬 전극(21, 22)은 반사율이 높은 물질로 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함하거나, 알루미늄(Al), 니켈(Ni), 란타늄(La) 등을 포함하는 합금일 수 있다. 각 정렬 전극(21, 22)은 발광 소자(30)에서 방출되어 내측 뱅크(IBNL)의 측면으로 진행하는 광을 각 서브 화소(PXn)의 상부 방향으로 반사시킬 수 있다.
다만, 이에 제한되지 않고 각 정렬 전극(21, 22)은 투명성 전도성 물질을 더 포함할 수 있다. 예를 들어, 각 정렬 전극(21, 22)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin-Zinc Oxide) 등과 같은 물질을 포함할 수 있다. 몇몇 실시예에서 각 정렬 전극(21, 22)은 투명성 전도성 물질과 반사율이 높은 금속층이 각각 한층 이상 적층된 구조를 이루거나, 이들을 포함하여 하나의 층으로 형성될 수도 있다. 예를 들어, 각 정렬 전극(21, 22)은 ITO/은(Ag)/ITO/, ITO/Ag/IZO, 또는 ITO/Ag/ITZO/IZO 등의 적층 구조를 가질 수 있다.
복수의 정렬 전극(21, 22)들은 발광 소자(30)들과 전기적으로 연결되고, 발광 소자(30)가 광을 방출하도록 소정의 전압이 인가될 수 있다. 복수의 정렬 전극(21, 22)들은 접촉 전극(CNE1, CNE2)을 통해 발광 소자(30)와 전기적으로 연결되고, 정렬 전극(21, 22)들로 인가된 전기 신호는 접촉 전극(CNE1, CNE2)을 통해 발광 소자(30)에 전달될 수 있다.
제1 정렬 전극(21)과 제2 정렬 전극(22) 중 어느 하나는 발광 소자(30)의 애노드(Anode) 전극과 전기적으로 연결되고, 다른 하나는 발광 소자(30)의 캐소드(Cathode) 전극과 전기적으로 연결될 수 있다. 다만, 이에 제한되지 않으며 그 반대의 경우일 수도 있다.
또한, 각 정렬 전극(21, 22)은 발광 소자(30)를 정렬하기 위해 서브 화소(PXn) 내에 전기장을 형성하는 데에 활용될 수도 있다. 발광 소자(30)는 제1 정렬 전극(21)과 제2 정렬 전극(22) 상에 형성된 전계에 의해 제1 정렬 전극(21)과 제2 정렬 전극(22) 사이에 배치될 수 있다. 표시 장치(10)의 발광 소자(30)는 잉크젯 프린팅 공정을 통해 정렬 전극(21, 22)들 상에 분사될 수 있다. 정렬 전극(21, 22) 상에 발광 소자(30)를 포함하는 잉크가 분사되면, 정렬 전극(21, 22)에 정렬 신호를 인가하여 전계를 생성한다. 잉크 내에 분산된 발광 소자(30)는 정렬 전극(21, 22) 상에 생성된 전계에 의해 유전영동힘을 받아 정렬 전극(21, 22) 상에 정렬될 수 있다.
제1 절연층(PAS1)은 제1 평탄화층(19) 상에 배치된다. 제1 절연층(PAS1)은 내측 뱅크(IBNL)들, 외측 뱅크(EBNL)들, 및 제1 정렬 전극(21)과 제2 정렬 전극(22)들을 덮도록 배치될 수 있다. 제1 절연층(PAS1)은 제1 정렬 전극(21)과 제2 정렬 전극(22)을 보호함과 동시에 이들을 상호 절연시킬 수 있다. 또한, 제1 절연층(PAS1) 상에 배치되는 발광 소자(30)가 다른 부재들과 직접 접촉하여 손상되는 것을 방지할 수도 있다.
제1 절연층(PAS1)은 제1 정렬 전극(21) 및 제2 정렬 전극(22) 각각의 적어도 일부를 노출할 수 있다. 제1 절연층(PAS1)은 제1 정렬 전극(21)의 일 단부와 제2 정렬 전극(22)의 일 단부를 덮을 수 있다. 제1 절연층(PAS1)은 제1 정렬 전극(21)의 타 단부와 제2 정렬 전극(22)의 타 단부를 노출할 수 있다. 노출된 제1 정렬 전극(21)의 타 단부와 제2 정렬 전극(22)의 타 단부는 후술하는 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)과 접촉할 수 있다.
제1 절연층(PAS1)은 제1 평탄화층(19)의 적어도 일부를 노출하여 제1 평탄화층(19)과 비중첩할 수 있다. 제1 절연층(PAS1)에 의해 노출된 제1 평탄화층(19)은 소수성 처리되어 발광 소자(30)를 포함하는 잉크가 인접한 화소로 넘치는 것을 방지할 수 있다.
제1 절연층(PAS1)은 발광 영역(EMA) 내에서 내측 뱅크(IBNL)들 및 발광 소자(30)와 중첩하여 제2 방향(DR2)으로 연장되어 배치될 수 있다. 제1 절연층(PAS1)의 적어도 일부는 발광 영역(EMA)과 인접한 절단부 영역(CBA)에는 덮지 않도록 배치되어 제1 정렬 전극(21)과 제2 정렬 전극(22)이 절단부 영역(CBA)에서 단락될 수 있도록 한다. 또한, 제1 절연층(PAS1)의 다른 일부는 외측 뱅크(EBNL)를 각각 덮으며 제2 방향(DR2)으로 연장되어 배치될 수 있다. 제1 절연층(PAS1)은 각각 섬(island) 형상의 패턴으로 배치될 수 있다.
발광 소자(30)는 제1 절연층(PAS1) 상에서 제1 정렬 전극(21)과 제2 정렬 전극(22) 사이에 배치될 수 있다. 예시적인 실시예에서 발광 소자(30)는 일 방향으로 연장된 형상을 가질 수 있고, 복수의 발광 소자(30)들은 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자(30)들이 이격되는 간격은 특별히 제한되지 않는다. 경우에 따라서 복수의 발광 소자(30)들이 인접하게 배치되어 무리를 이루고, 다른 복수의 발광 소자(30)들은 일정 간격 이격된 상태로 무리를 이룰 수도 있으며, 불균일한 밀집도를 갖고 배치될 수도 있다. 또한, 각 정렬 전극(21, 22)들이 연장된 방향과 발광 소자(30)가 연장된 방향은 실질적으로 수직을 이룰 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(30)는 각 정렬 전극(21, 22)들이 연장된 방향에 수직하지 않고 비스듬히 배치될 수도 있다.
각 서브 화소(PXn)에 배치된 발광 소자(30)들은 서로 다른 물질을 포함하는 발광층(도 9의 '36')을 포함하여 서로 다른 파장대의 광을 외부로 방출할 수 있다. 이에 따라 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에서는 각각 제1 색, 제2 색 및 제3 색의 광이 출사될 수 있다. 다만, 이에 제한되지 않으며, 각 서브 화소(PXn)들은 동일한 종류의 발광 소자(30)를 포함하여 실질적으로 동일한 색의 광을 방출할 수도 있다.
발광 소자(30)는 각 정렬 전극(21, 22) 사이에서 제1 절연층(PAS1) 상에 배치될 수 있다. 예를 들어, 발광 소자(30)는 적어도 일 단부가 제1 정렬 전극(21) 또는 제2 정렬 전극(22) 상에 배치될 수 있다. 도면에 도시된 바와 같이, 발광 소자(30)의 연장된 길이는 제1 정렬 전극(21)과 제2 정렬 전극(22) 사이의 간격보다 길고, 발광 소자(30)의 양 단부가 각각 제1 정렬 전극(21)과 제2 정렬 전극(22) 상에 배치될 수 있다. 다만, 이에 제한되지 않으며, 발광 소자(30)는 어느 한 단부만이 각 정렬 전극(21, 22) 상에 배치되거나, 양 단부가 각각 정렬 전극(21, 22) 상에 배치되지 않을 수도 있다. 발광 소자(30)가 정렬 전극(21, 22) 상에 배치되지 않더라도 후술하는 접촉 전극(CNE1, CNE2)들을 통해 양 단부가 각 정렬 전극(21, 22)과 전기적으로 연결될 수 있다.
발광 소자(30)는 기판(11) 또는 제1 평탄화층(19)의 상면에 수직한 방향으로 복수의 층들이 배치될 수 있다. 일 실시예에 따르면, 발광 소자(30)는 일 방향으로 연장된 형상을 갖고 복수의 반도체층들이 일 방향으로 순차적으로 배치된 구조를 가질 수 있다. 표시 장치(10)의 발광 소자(30)는 연장된 일 방향이 제1 평탄화층(19)과 평행하도록 배치되고, 발광 소자(30)에 포함된 복수의 반도체층들은 제1 평탄화층(19)의 상면과 평행한 방향을 따라 순차적으로 배치될 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서는 발광 소자(30)가 다른 구조를 갖는 경우, 복수의 층들은 제1 평탄화층(19)에 수직한 방향으로 배치될 수도 있다.
또한, 발광 소자(30)의 양 단부는 각각 접촉 전극(CNE1, CNE2)들과 접촉할 수 있다. 일 실시예에 따르면, 발광 소자(30)는 연장된 일 방향측 단부면에는 절연막(도 9의 '38')이 형성되지 않고 반도체층 및 전극층 일부가 노출되기 때문에, 상기 노출된 반도체층과 전극층은 후술하는 접촉 전극(CNE1, CNE2)과 접촉할 수 있다. 다만, 이에 제한되지 않는다. 경우에 따라서 발광 소자(30)는 절연막(38) 중 적어도 일부 영역이 제거되고, 절연막(38)이 제거되어 반도체층과 전극층의 양 단부 측면이 부분적으로 노출될 수 있다. 상기 노출된 반도체층과 전극층의 측면은 접촉 전극(CNE1, CNE2)과 직접 접촉할 수도 있다.
제2 절연층(PAS2)은 제1 정렬 전극(21)과 제2 정렬 전극(22) 사이에 배치된 발광 소자(30) 상에 부분적으로 배치될 수 있다. 제2 절연층(PAS2)은 발광 소자(30)의 외면을 부분적으로 감싸도록 배치될 수 있다. 제2 절연층(PAS2) 중 발광 소자(30) 상에 배치된 부분은 평면상 제1 정렬 전극(21)과 제2 정렬 전극(22) 사이에서 제2 방향(DR2)으로 연장된 형상을 가질 수 있다. 일 예로, 제2 절연층(PAS2)은 각 서브 화소(PXn) 내에서 선형 또는 섬형 패턴을 형성할 수 있다.
제2 절연층(PAS2)은 발광 소자(30) 상에 배치되되, 발광 소자(30)의 일 단부 및 타 단부를 노출할 수 있다. 발광 소자(30)의 노출된 단부는 후술하는 접촉 전극(CNE1, CNE2)과 접촉할 수 있다. 이러한 제2 절연층(PAS2)의 형상은 통상적인 마스크 공정을 이용하여 제2 절연층(52)을 이루는 재료를 이용한 패터닝 공정으로 형성된 것일 수 있다. 제2 절연층(PAS2)을 형성하기 위한 마스크는 발광 소자(30)의 길이보다 좁은 폭을 갖고, 제2 절연층(PAS2)을 이루는 재료가 패터닝되어 발광 소자(30)의 양 단부가 노출될 수 있다. 다만, 이에 제한되는 것은 아니다.
제2 절연층(PAS2)은 발광 소자(30)를 보호함과 동시에 표시 장치(10)의 제조 공정에서 발광 소자(30)를 고정시키는 기능을 수행할 수도 있다. 또한, 예시적인 실시예에서, 제2 절연층(PAS2)의 재료 중 일부는 발광 소자(30)의 하면과 제1 절연층(PAS1) 사이에 배치될 수도 있다. 상술한 바와 같이 제2 절연층(PAS2)은 표시 장치(10)의 제조 공정 중에 형성된 제1 절연층(PAS1)과 발광 소자(30) 사이의 공간을 채우도록 형성될 수도 있다. 이에 따라 제2 절연층(PAS2)은 발광 소자(30)의 외면을 감싸도록 배치되어 발광 소자(30)를 보호함과 동시에 표시 장치(10)의 제조 공정 중 발광 소자(30)를 고정시킬 수도 있다.
제2 절연층(PAS2) 상에는 복수의 접촉 전극(CNE1, CNE2)들과 제3 절연층(PAS3)이 배치될 수 있다.
복수의 접촉 전극(CNE1, CNE2)들은 일 방향으로 연장된 형상을 갖고 각 정렬 전극(21, 22) 상에 배치될 수 있다. 접촉 전극(CNE1, CNE2)들은 제1 정렬 전극(21) 상에 배치된 제1 접촉 전극(CNE1)과 제2 정렬 전극(22) 상에 배치된 제2 접촉 전극(CNE2)을 포함할 수 있다. 각 접촉 전극(CNE1, CNE2)들은 서로 이격되고 서로 대향하며 배치될 수 있다. 예를 들어, 제1 접촉 전극(CNE1)과 제2 접촉 전극(CNE2)은 각각 제1 정렬 전극(21)과 제2 정렬 전극(22) 상에 배치되어 서로 제1 방향(DR1)으로 이격될 수 있다. 각 접촉 전극(CNE1, CNE2)들은 각 서브 화소(PXn)의 발광 영역(EMA) 내에서 스트라이프 패턴을 형성할 수 있다.
복수의 접촉 전극(CNE1, CNE2)들은 각각 발광 소자(30)와 접촉할 수 있다. 제1 접촉 전극(CNE1)은 발광 소자(30)들의 일 단부와 접촉하고, 제2 접촉 전극(CNE2)은 발광 소자(30)의 타 단부와 접촉할 수 있다. 발광 소자(30)는 연장된 방향의 양 단부면에서 반도체층이 노출되고, 각 접촉 전극(CNE1, CNE2)들은 발광 소자(30)의 반도체층과 전극층에 접촉하여 이와 전기적으로 연결될 수 있다. 접촉 전극(CNE1, CNE2)들은 발광 소자(30)의 양 단부와 접촉하는 일 측이 제2 절연층(PAS2) 상에 배치될 수 있다. 또한, 제1 접촉 전극(CNE1)은 제1 절연층(PAS1) 중 제1 정렬 전극(21)의 상면 일부를 노출하는 영역을 통해 제1 정렬 전극(21)과 접촉하고, 제2 접촉 전극(CNE2)은 제1 절연층(PAS1) 중 제2 전극(22)의 상면 일부를 노출하는 영역을 통해 제2 정렬 전극(22)과 접촉할 수 있다.
각 접촉 전극(CNE1, CNE2)들은 일 방향으로 측정된 폭이 각각 정렬 전극(21, 22)들의 상기 일 방향으로 측정된 폭보다 작을 수 있다. 접촉 전극(CNE1, CNE2)들은 각각 발광 소자(30)의 일 단부 및 타 단부와 접촉함과 동시에, 제1 정렬 전극(21)과 제2 정렬 전극(22)의 상면 일부를 덮도록 배치될 수 있다. 다만, 이에 제한되지 않고 접촉 전극(CNE1, CNE2)들은 그 폭이 정렬 전극(21, 22)보다 크게 형성되어 정렬 전극(21, 22)의 양 측변들을 덮을 수도 있다.
접촉 전극(CNE1, CNE2)은 투명성 전도성 물질을 포함할 수 있다. 예를 들어, ITO, IZO, ITZO, 알루미늄(Al) 등을 포함할 수 있다. 발광 소자(30)에서 방출된 광은 접촉 전극(CNE1, CNE2)을 투과하여 각 정렬 전극(21, 22)들을 향해 진행할 수 있다. 다만, 이에 제한되는 것은 아니다.
도면에서는 하나의 서브 화소(PXn)에 2개의 접촉 전극(CNE1, CNE2)들이 배치된 것이 도시되어 있으나, 이에 제한되지 않는다. 각 접촉 전극(CNE1, CNE2)들의 개수는 각 서브 화소(PXn)마다 배치되는 전극(21, 22)의 개수에 따라 달라질 수 있다.
제3 절연층(PAS3)은 제1 접촉 전극(CNE1)을 덮도록 배치된다. 제3 절연층(PAS3)은 제1 접촉 전극(CNE1)을 포함하여 제2 절연층(PAS2)을 기준으로 제1 접촉 전극(CNE1)이 배치된 일 측을 덮도록 배치될 수 있다. 예를 들어, 제3 절연층(PAS3)은 제1 접촉 전극(CNE1)과 제1 정렬 전극(21)들을 덮도록 배치될 수 있다. 이러한 배치는 제3 절연층(PAS3)을 이루는 절연 물질층이 발광 영역(EMA)에 전면적으로 배치된 후, 제2 접촉 전극(CNE2)을 형성하기 위해 상기 절연 물질층을 일부 제거하는 공정에 의해 형성된 것일 수 있다. 상기 공정에서 제3 절연층(PAS3)을 이루는 절연 물질층은 제2 절연층(PAS2)을 이루는 절연 물질층과 함께 제거될 수 있고, 제3 절연층(PAS3)의 일 측은 제2 절연층(PAS2)의 일 측과 상호 정렬될 수 있다. 제2 접촉 전극(CNE2)은 일 측이 제3 절연층(PAS3) 상에 배치되며, 이를 사이에 두고 제1 접촉 전극(CNE1)과 상호 절연될 수 있다.
상술한 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3) 각각은 무기물 절연성 물질 또는 유기물 절연성 물질을 포함할 수 있다. 예를 들어, 제1 절연층(PAS1), 제2 절연층(PAS2) 및 제3 절연층(PAS3)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 산화 알루미늄(Al2O3), 질화 알루미늄(AlN)등과 같은 무기물 절연성 물질을 포함할 수 있다. 또는, 이들은 유기물 절연성 물질로써, 아크릴 수지, 에폭시 수지, 페놀 수지, 폴리아마이드 수지, 폴리이미드 수지, 불포화 폴리에스테르 수지, 폴리페닐렌 수지, 폴리페닐렌설파이드 수지, 벤조사이클로부텐, 카도 수지, 실록산 수지, 실세스퀴옥산 수지, 폴리메틸메타크릴레이트, 폴리카보네이트, 폴리메틸메타크릴레이트-폴리카보네이트 합성수지 등을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
도 9는 일 실시예에 따른 발광 소자의 개략적인 사시도이다.
도 9를 참조하면, 발광 소자(30)는 입자형 소자로서, 소정의 종횡비를 갖는 로드 또는 원통형 형상일 수 있다. 발광 소자(30)는 나노미터(nano-meter) 스케일(1nm 이상 1um 미만) 내지 마이크로미터(micro-meter) 스케일(1um 이상 1mm 미만)의 크기를 가질 수 있다. 일 실시예에서, 발광 소자(30)는 직경과 길이가 모두 나노미터 스케일의 크기를 갖거나, 모두 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 다른 실시예에서, 발광 소자(30)의 직경은 나노미터 스케일의 크기를 갖는 반면, 발광 소자(30)의 길이는 마이크로미터 스케일의 크기를 가질 수 있다. 몇몇 실시예에서, 일부의 발광 소자(30)는 직경 및/또는 길이가 나노미터 스케일의 크기를 갖는 반면, 다른 일부의 발광 소자(30)는 직경 및/또는 길이가 마이크로미터 스케일의 크기를 가질 수도 있다.
일 실시예에서, 발광 소자(30)는 무기 발광 다이오드일 수 있다. 구체적으로 발광 소자(30)는 임의의 도전형(예컨대, p형 또는 n형) 불순물로 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호를 전달받고, 이를 특정 파장대의 광으로 방출할 수 있다.
일 실시예에 따른 발광 소자(30)는 길이 방향으로 순차 적층된 제1 반도체층(31), 발광층(36), 제2 반도체층(32), 및 전극층(37)을 포함할 수 있다. 발광 소자는 제1 반도체층(31), 제2 반도체층(32), 발광층(36)의 외표면을 감싸는 절연막(38)을 더 포함할 수 있다.
제1 반도체층(31)은 n형 반도체일 수 있다. 발광 소자(30)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(31)은 AlxGayIn(1-x-y)N(여기서, 0≤x≤1,0≤y≤1, 0≤x+y≤1)의 조성비를 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(31)은 n형 도펀트가 도핑될 수 있으며, n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예를 들어, 제1 반도체층(31)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(31)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(32)은 후술하는 발광층(36) 상에 배치된다. 제2 반도체층(32)은 p형 반도체일 수 있으며 발광 소자(30)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(32)은 AlxGayIn(1-x-y)N(여기서, 0≤x≤1,0≤y≤1, 0≤x+y≤1)의 조성비를 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(32)은 p형 도펀트가 도핑될 수 있으며, p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예를 들어, 제2 반도체층(32)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(32)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도면에서는 제1 반도체층(31)과 제2 반도체층(32)이 하나의 층으로 구성된 것을 도시하고 있으나, 이에 제한되는 것은 아니다. 발광층(36)의 물질에 따라 제1 반도체층(31)과 제2 반도체층(32)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
발광층(36)은 제1 반도체층(31)과 제2 반도체층(32) 사이에 배치된다. 발광층(36)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 발광층(36)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 발광층(36)은 제1 반도체층(31) 및 제2 반도체층(32)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 발광층(36)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 발광층(36)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예를 들어, 발광층(36)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 상술한 바와 같이, 발광층(36)은 중심 파장대역이 450nm 내지 495nm의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 발광층(36)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 발광층(36)이 방출하는 광은 청색 파장대의 광으로 제한되지 않고, 경우에 따라 적색, 녹색 파장대의 광을 방출할 수도 있다. 발광층(36)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 발광층(36)에서 방출되는 광은 발광 소자(30)의 길이방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 발광층(36)에서 방출되는 광은 하나의 방향으로 방향성이 제한되지 않는다.
전극층(37)은 오믹(Ohmic) 접촉 전극일 수 있다. 다만, 이에 제한되지 않고, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(30)는 적어도 하나의 전극층(37)을 포함할 수 있다. 도 8에서는 발광 소자(30)가 하나의 전극층(37)을 포함하는 것을 도시하고 있으나, 이에 제한되지 않는다. 경우에 따라서 발광 소자(30)는 더 많은 수의 전극층(37)을 포함하거나, 생략될 수도 있다. 후술하는 발광 소자(30)에 대한 설명은 전극층(37)의 수가 달라지거나 다른 구조를 더 포함하더라도 동일하게 적용될 수 있다.
전극층(37)은 일 실시예에 따른 표시 장치(10)에서 발광 소자(30)가 전극 또는 접촉 전극과 전기적으로 연결될 때, 발광 소자(30)와 전극 또는 접촉 전극 사이의 저항을 감소시킬 수 있다. 전극층(37)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(37)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO, IZO 및 ITZO 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(37)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 전극층(37)은 동일한 물질을 포함할 수 있고, 서로 다른 물질을 포함할 수도 있으며, 이에 제한되는 것은 아니다.
절연막(38)은 상술한 복수의 반도체층 및 전극층들의 외면을 둘러싸도록 배치된다. 예를 들어, 절연막(38)은 적어도 발광층(36)의 외면을 둘러싸도록 배치되고, 발광 소자(30)가 연장된 일 방향으로 연장될 수 있다. 절연막(38)은 상기 부재들을 보호하는 기능을 수행할 수 있다. 절연막(38)은 상기 부재들의 측면부를 둘러싸도록 형성되되, 발광 소자(30)의 길이방향의 양 단부는 노출되도록 형성될 수 있다.
도면에서는 절연막(38)이 발광 소자(30)의 길이방향으로 연장되어 제1 반도체층(31)으로부터 전극층(37)의 측면까지 커버하도록 형성된 것을 도시하고 있으나, 이에 제한되지 않는다. 절연막(38)은 발광층(36)을 포함하여 일부의 반도체층의 외면만을 커버하거나, 전극층(37) 외면의 일부만 커버하여 각 전극층(37)의 외면이 부분적으로 노출될 수도 있다. 또한, 절연막(38)은 발광 소자(30)의 적어도 일 단부와 인접한 영역에서 단면상 상면이 라운드지게 형성될 수도 있다.
절연막(38)의 두께는 10nm 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(38)의 두께는 40nm 내외일 수 있다.
절연막(38)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물 (SiOxNy), 질화알루미늄(AlN), 산화알루미늄(Al2O3) 등을 포함할 수 있다. 도면에서는 절연막(38)이 단일층으로 형성된 것이 예시되어 있으나, 이에 제한되지 않는다. 몇몇 실시예에서 절연막(38)은 복수의 층이 적층된 다중층 구조로 형성될 수도 있다. 이에 따라 발광층(36)이 발광 소자(30)에 전기 신호가 전달되는 전극과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(38)은 발광층(36)을 포함하여 발광 소자(30)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 절연막(38)은 외면이 표면처리될 수 있다. 발광 소자(30)는 소정의 잉크 내에서 분산된 상태로 전극 상에 분사되어 정렬될 수 있다. 여기서, 발광 소자(30)가 잉크 내에서 인접한 다른 발광 소자(30)와 응집되지 않고 분산된 상태를 유지하기 위해, 절연막(38)은 표면이 소수성 또는 친수성 처리될 수 있다. 예를 들어, 절연막(38)은 스테아릭 산(Stearic acid), 2,3-나프탈렌 디카르복실산(2,3-Naphthalene dicarboxylic acid) 등과 같은 물질로 외면이 표면처리될 수 있다.
이하, 다른 도면들을 참조하여 표시 장치(10)의 제조 공정에 대하여 설명하기로 한다.
도 10 내지 도 15는 일 실시예에 따른 표시 장치의 제조 방법을 공정 별로 나타낸 단면도들이다.
도 10을 참조하면, 제1 트랜지스터(T1), 전압 배선(VL1, VL2)들, 제1 도전 패턴(CDP), 제1 평탄화층(19)이 배치된 기판(11)을 준비한다. 제1 평탄화층(19) 상에 내측 뱅크(IBNL)들 및 외측 뱅크(EBNL)들을 형성한다. 내측 뱅크(IBNL)들 및 외측 뱅크(EBNL)들은 감광성 물질을 포함하는 유기 물질을 포함하여 이루어질 수 있고, 이들은 유기 물질층을 도포한 후, 노광 및 현상을 통해 형성될 수 있다. 내측 뱅크(IBNL)들 및 외측 뱅크(EBNL)들은 동일한 마스크 공정으로 동시에 형성될 수 있다.
이어, 도 11을 참조하면, 제1 평탄화층(19)과 내측 뱅크(IBNL) 상에 정렬 전극(21, 22)들을 형성한다. 정렬 전극(21, 22)들은 마스크 공정에 의해 형성될 수 있다. 정렬 전극(21, 22)들은 전극용 물질층을 제1 평탄화층(19) 및 내측 뱅크(IBNL) 상에 전면적으로 증착한 뒤 이를 패터닝하여 형성될 수 있다. 전극용 물질층의 패터닝 공정에서 제1 정렬 전극(21)과 제2 정렬 전극(22)은 일 방향으로 연장되고 서로 이격된 형상을 갖도록 형성된다.
다음, 기판(11) 상에 제1 절연층(PAS1)을 형성한다. 제1 절연층(PAS1)은 절연 물질층을 기판(11) 상에 전면 증착하여 형성될 수 있다. 제1 절연층(PAS1)은 정렬 전극(21, 22)들 및 외측 뱅크(EBNL)를 덮도록 형성된다. 제1 절연층(PAS1)은 일부 식각되어 정렬 전극(21, 22)들의 각 일 단부를 노출하도록 형성된다. 이어, 기판(11) 상에 배치된 제1 평탄화층(19), 내측 뱅크(IBNL), 외측 뱅크(EBNL), 정렬 전극(21, 22)들 상에 소수성 처리를 수행한다. 소수성 처리는 후술하는 잉크 분사 공정에서 잉크가 이웃하는 다른 서브 화소(PXn)로 넘치는 것을 방지할 수 있다.
다음, 도 12를 참조하면, 제1 절연층(PAS1) 상에 발광 소자(30)를 배치한다. 일 실시예에 따르면, 발광 소자(30)는 잉크 내에 분산된 상태로 정렬 전극(21, 22)들 상에 상기 잉크를 분사하는 잉크젯 프린팅 공정을 통해 배치될 수 있다. 잉크젯 프린팅 장치를 통해 분사된 잉크는 외측 뱅크(EBNL)가 둘러싸는 영역 내에 안착될 수 있다. 외측 뱅크(EBNL)는 잉크가 이웃하는 다른 서브 화소(PXn)로 넘치는 것을 방지할 수 있다.
발광 소자(30)를 포함하는 잉크가 분사되면, 각 정렬 전극(21, 22)에 전기 신호를 인가하여 복수의 발광 소자(30)들을 제1 절연층(PAS1) 상에 배치한다. 복수의 정렬 전극(21, 22)들에 전기 신호를 인가하면, 정렬 전극(21, 22)들 상에는 전계가 생성될 수 있다. 잉크 내에 분산된 발광 소자(30)는 상기 전계에 의해 유전영동힘을 받을 수 있고, 유전영동힘을 받은 발광 소자(30)는 배향 방향 및 위치가 바뀌면서 제1 절연층(PAS1) 상에 안착될 수 있다.
이어, 기판(11) 상에 제2 절연물층(PAS2')을 형성한다. 제2 절연물층(PAS2')은 절연 물질층을 기판(11) 상에 전면 증착하여 형성될 수 있다. 제2 절연물층(PAS2')은 제2 정렬 전극(22), 발광 소자(30)의 적어도 일부 및 제1 절연층(PAS1)을 덮도록 형성하고, 그 외의 영역은 식각되어 제거될 수 있다. 제2 절연물층(PAS2')은 제1 정렬 전극(21) 및 외측 뱅크(EBNL)들과 비중첩하도록 형성된다.
이어, 도 13을 참조하면, 제1 절연층(PAS1) 상에 제1 접촉 전극(CNE1)을 형성한다. 제1 접촉 전극(CNE1)은 접촉 전극용 물질층을 기판(11) 상에 전면적으로 증착한 뒤, 제1 절연층(PAS1), 제2 절연물층(PAS2'), 제1 정렬 전극(21) 및 발광 소자(30) 상에 배치될 수 있도록 패터닝하여 형성될 수 있다. 또한, 제1 접촉 전극(CNE1)의 일부는 제1 정렬 전극(21)과 접촉하고 타부는 발광 소자(30)의 일 단부와 접촉할 수 있다. 도시하지 않았지만, 제1 접촉 전극(CNE1)의 패터닝 공정 시 절단부 영역(CBA)에 노출된 제1 정렬 전극(21)과 제2 정렬 전극(22)의 연결을 끊어준다.
이어, 도 14를 참조하면, 기판(11) 상에 제3 절연층(PAS3)을 형성한다. 제3 절연층(PAS3)은 제1 접촉 전극(CNE1)이 제2 접촉 전극(CNE2)과 연결되는 것을 방지할 수 있도록 제1 접촉 전극(CNE1)을 절연시킬 수 있다. 제3 절연층(PAS3)은 기판(11) 상에 절연 물질층을 전면적으로 증착한 후, 제1 정렬 전극(21), 제1 접촉 전극(CNE1), 제1 평탄화층(19) 및 제2 절연물층(PAS2')을 덮도록 패터닝하여 형성한다. 제3 절연층(PAS3)의 패터닝 시, 제2 절연물층(PAS2')도 같이 패터닝함으로써, 발광 소자(30) 상에 배치된 제2 절연층(PAS2)을 동시에 형성할 수 있다. 이에 따라 제2 절연층(PAS2)의 일 측변은 제3 절연층(PAS3)의 일측변과 일치하여 정렬될 수 있다.
다음, 도 15를 참조하면, 제1 절연층(PAS1) 상에 제2 접촉 전극(CNE2)을 형성한다. 제2 접촉 전극(CNE2)은 접촉 전극용 물질층을 기판(11) 상에 전면적으로 증착한 뒤, 제1 절연층(PAS1), 제2 절연층(PAS2), 제2 정렬 전극(22) 및 발광 소자(30) 상에 배치될 수 있도록 패터닝하여 형성될 수 있다. 또한, 제2 접촉 전극(CNE2)의 일부는 제2 정렬 전극(22)과 접촉하고 타부는 발광 소자(30)의 타 단부와 접촉할 수 있다.
전술한 실시예에 따른 표시 장치의 제조 방법은 내측 뱅크(IBNL)와 외측 뱅크(EBNL)를 하나의 마스크 공정으로 동시에 형성함으로써, 마스크 공정을 줄여 제조비용을 절감할 수 있다.
도 16은 다른 실시예에 따른 표시 장치를 나타낸 평면도이다. 도 17은 다른 실시예에 따른 표시 장치의 외측 뱅크와 내측 뱅크를 나타낸 평면도이다.
도 16 및 도 17의 실시예는 외측 뱅크를 인접한 서브 화소(PXn)와 공유한다는 점에서 전술한 도 2 및 도 7의 실시예와 차이점이 있다. 이하, 차이가 있는 외측 뱅크에 대해 설명하고 동일한 구성에 대해서는 설명을 생략하기로 한다.
도 16 및 도 17을 참조하면, 다른 실시예에 따른 표시 장치(10)는 복수의 외측 뱅크(EBNL)들을 포함할 수 있다. 복수의 외측 뱅크(EBNL)들은 각 서브 화소(PXn) 내에서 제2 방향(DR2)으로 연장된 형상을 갖되, 제2 방향(DR2)으로 이웃하는 다른 서브 화소(PXn)로 연장되어 배치될 수 있다. 예를 들어, 제1 서브 화소(PX1)를 구획하는 복수의 외측 뱅크(EBNL) 중 제2 서브 화소(PX2)와 인접한 외측 뱅크(EBNL)는 제1 서브 화소(PX1)를 구획함과 동시에 제2 서브 화소(PX2)도 구획할 수 있다.
예시적인 실시예에서 제2 외측 뱅크(EBNL2)는 제2 선형부(LA2)를 포함할 수 있다. 제2 외측 뱅크(EBNL2)는 제2 선형부(LA2)로부터 제1 서브 화소(PX1)의 내측 뱅크(IBNL)를 향해 돌출된 제4 내지 제6 돌출부(PR4, PR5, PR6)를 포함하고, 제2 서브 화소(PX2)의 내측 뱅크(IBNL)를 향해 돌출된 제7 내지 제9 돌출부(PR7, PR8, PR9)를 포함할 수 있다. 제4 돌출부(PR4)는 제7 돌출부(PR7)와 동일 수평선 상에 배치될 수 있고, 제5 돌출부(PR5)는 제8 돌출부(PR8)와 동일 수평선 상에 배치될 수 있다. 제6 돌출부(PR6)는 제9 돌출부(PR9)와 동일 수평선 상에 배치될 수 있다.
본 실시예에서는 전술한 도 2 및 도 7의 실시예에서 제1 서브 화소(PX1)의 외측 뱅크(EBNL)와 제2 서브 화소(PX2)의 외측 뱅크(EBNL)가 일체화된 차이가 있다. 도면에서는 제1 서브 화소(PX1)와 제2 서브 화소(PX2) 사이에 배치된 외측 뱅크(EBNL)의 폭을 두껍게 도시하였지만 이에 제한되지 않으며, 외측 뱅크(EBNL)의 폭은 얇게 형성할 수 있다. 이에 따라, 제1 서브 화소(PX1)와 제2 서브 화소(PX2) 사이에 배치된 외측 뱅크(EBNL)가 차지하는 면적을 줄여 서브 화소(PXn)의 개수를 증가시킬 수 있다. 또한, 외측 뱅크(EBNL)를 패터닝하는 공정성을 용이하게 할 수 있다.
도 18은 또 다른 실시예에 따른 표시 장치를 나타낸 평면도이다. 도 19는 도 18의 Q4-Q4' 선을 절단한 단면도이다.
도 18 및 도 19의 실시예는 2개의 제1 정렬 전극을 포함하고 하나의 서브 화소(PXn) 내에서 발광 소자(30)가 제1 방향(DR1)으로 이격된 2줄로 배치된다는 점에서 전술한 도 3 및 도 5의 실시예와 차이가 있다. 이하, 차이가 있는 부분에 대해 설명하고 동일한 구성에 대해 설명을 생략하기로 한다.
도 18 및 도 19를 참조하면, 제1 평탄화층(19) 상에는 복수의 내측 뱅크(IBNL1, IBNL2)들, 복수의 외측 뱅크(EBNL)들, 복수의 정렬 전극(21, 22)들, 발광 소자(30), 복수의 접촉 전극(CNE1, CNE2)들이 배치될 수 있다. 또한, 제1 평탄화층(19) 상에는 복수의 절연층(PAS1, PAS2, PAS3)들이 배치될 수 있다.
구체적으로, 기판(11) 상에 복수의 내측 뱅크(IBNL1, IBNL2)들 및 복수의 외측 뱅크(EBNL)들이 배치될 수 있다. 복수의 내측 뱅크(IBNL1, IBNL2)는 제1 내측 뱅크(IBNL1)들과 제2 내측 뱅크(IBNL2)를 포함할 수 있다. 제2 내측 뱅크(IBNL2)는 제1 내측 뱅크(IBNL1)들 사이에 배치될 수 있다. 예를 들어, 하나의 서브 화소(PXn)에는 제2 내측 뱅크(IBNL2)를 사이에 두고 2개의 제1 내측 뱅크(IBNL1)들이 서로 이격되어 배치될 수 있고, 그 사이에 발광 소자(30)들이 배치될 수 있다.
복수의 정렬 전극(21, 22)들은 복수의 내측 뱅크(IBNL1, IBNL2)와 제1 평탄화층(19) 상에 배치된다. 복수의 정렬 전극(21, 22)은 복수의 제1 정렬 전극(21)들 및 하나의 제2 정렬 전극(22)을 포함할 수 있다. 제1 정렬 전극(21)들은 제2 정렬 전극(22)을 사이에 두고 서로 이격하여 배치될 수 있다. 예를 들어, 제1 정렬 전극(21)들은 제1 내측 뱅크(IBNL1) 상에 배치되고, 제2 정렬 전극(22)은 제2 내측 뱅크(IBNL2) 상에 배치될 수 있다. 제1 정렬 전극(21)들은 제1 및 제2 컨택홀(CT1, CT2)들을 통해 제1 도전 패턴과 접촉할 수 있고, 제2 정렬 전극(22)은 제3 컨택홀(CT3)을 통해 제2 전압 배선과 접촉할 수 있다.
제1 절연층(PAS1)은 내측 뱅크(IBNL1, IBNL2)들, 외측 뱅크(EBNL)들, 및 제1 정렬 전극(21)들과 제2 정렬 전극(22)들을 덮도록 배치될 수 있다. 제1 절연층(PAS1)은 제1 정렬 전극(21)들 및 제2 정렬 전극(22) 각각의 적어도 일부를 노출할 수 있다. 제1 절연층(PAS1)은 제1 정렬 전극(21)들의 각 일 단부와 제2 정렬 전극(22)의 양 단부를 덮을 수 있다. 제1 절연층(PAS1)은 제1 정렬 전극(21)들의 각 타 단부와 제2 정렬 전극(22)의 상부 일부를 노출할 수 있다. 노출된 제1 정렬 전극(21)들의 각 타 단부와 제2 정렬 전극(22)의 상부 일부는 후술하는 제1 접촉 전극(CNE1) 및 제2 접촉 전극(CNE2)과 접촉할 수 있다. 제1 절연층(PAS1)은 발광 영역(EMA) 내에서 내측 뱅크(IBNL1, IBNL2)들 및 발광 소자(30)와 중첩하여 제2 방향(DR2)으로 연장되어 배치될 수 있다. 제1 절연층(PAS1)은 각각 섬(island) 형상의 패턴으로 배치될 수 있다.
발광 소자(30)들은 제1 절연층(PAS1) 상에서 제1 정렬 전극(21)들과 제2 정렬 전극(22) 사이에 배치될 수 있다. 발광 소자(30)들은 제1 발광 소자(30A)와 제2 발광 소자(30B)를 포함할 수 있다. 예를 들어, 제1 내측 뱅크(IBNL1)와 제2 내측 뱅크(IBNL2) 사이에 각각 배치된 제1 발광 소자(30A)와 제2 발광 소자(30B)들은 제2 내측 뱅크(IBNL2)를 기준으로 서로 대칭으로 배치될 수 있다.
제1 접촉 전극(CNE1)들은 각각 제1 내측 뱅크(IBNL1) 상에 배치되고, 제2 접촉 전극(CNE2)은 제2 내측 뱅크(IBNL2) 상에 배치될 수 있다. 제1 발광 소자(30A)의 일 단부는 제1 접촉 전극(CNE1)에 접촉하고 타 단부는 제2 접촉 전극(CNE2)에 접촉할 수 있다. 제2 발광 소자(30B)의 일 단부는 제1 접촉 전극(CNE1)에 접촉하고 타 단부는 제2 접촉 전극(CNE2)에 접촉할 수 있다.
전술한 실시예는 하나의 서브 화소(PXn) 내에 제1 방향(DR1)으로 이격된 제1 발광 소자(30A)들과 제2 발광 소자(30B)들을 포함하고, 제1 발광 소자(30A)들과 제2 발광 소자(30B)들 사이에 제2 내측 뱅크(IBNL2)와 제2 정렬 전극(CNE2)이 배치될 수 있다. 따라서, 하나의 서브 화소(PXn) 내에서 발광할 수 있는 발광 소자의 개수를 증가시켜 휘도를 향상시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 21: 제1 정렬 전극
22: 제2 정렬 전극 30: 발광 소자
IBNL1: 내측 뱅크 EBNL: 외측 뱅크
PAS1: 제1 절연층 PAS2: 제2 절연층
CNE1: 제1 전극 CNE2: 제2 전극

Claims (20)

  1. 기판 상에 배치된 평탄화층;
    상기 평탄화층 상에 배치되며, 일 방향으로 연장된 복수의 내측 뱅크 및 복수의 외측 뱅크;
    상기 복수의 내측 뱅크 상에 배치되며, 서로 이격된 제1 정렬 전극 및 제2 정렬 전극;
    상기 제1 정렬 전극 및 상기 제2 정렬 전극 상에 배치되며, 상기 제1 정렬 전극 및 상기 제2 정렬 전극 사이에 배치된 발광 소자; 및
    상기 제1 정렬 전극 상에 배치되며 상기 발광 소자의 일 단부에 컨택하는 제1 접촉 전극, 및 상기 제2 정렬 전극 상에 배치되며 상기 발광 소자의 타 단부에 컨택하는 제2 접촉 전극을 포함하며,
    상기 복수의 외측 뱅크는 상기 복수의 내측 뱅크와 동일 층 상에 접하며, 상기 복수의 내측 뱅크를 사이에 두고 서로 이격되고,
    상기 복수의 외측 뱅크는 상기 복수의 내측 뱅크와 이격된 표시 장치.
  2. 제1 항에 있어서,
    상기 복수의 내측 뱅크 및 상기 복수의 외측 뱅크는 상기 평탄화층에 접하는 표시 장치.
  3. 제1 항에 있어서,
    상기 복수의 내측 뱅크는 섬 형상으로 이루어지고, 상기 복수의 외측 뱅크는 상기 일 방향으로 연속적으로 연장된 라인 형상으로 이루어지는 표시 장치.
  4. 제1 항에 있어서,
    상기 복수의 내측 뱅크와 상기 복수의 외측 뱅크는 동일한 높이로 이루어진 표시 장치.
  5. 제1 항에 있어서,
    상기 복수의 외측 뱅크는 각각 상기 복수의 내측 뱅크와 나란한 선형부 및 상기 선형부로부터 상기 복수의 내측 뱅크를 향해 돌출되되 서로 이격된 복수의 돌출부를 포함하는 표시 장치.
  6. 제5 항에 있어서,
    상기 복수의 외측 뱅크는 서로 인접한 제1 외측 뱅크 및 제2 외측 뱅크를 포함하며,
    상기 제1 외측 뱅크의 상기 복수의 돌출부 각각을 지나가는 수평선들 상에 상기 제2 외측 뱅크의 상기 복수의 돌출부가 각각 배치되는 표시 장치.
  7. 제6 항에 있어서,
    상기 제1 외측 뱅크의 상기 복수의 돌출부와 상기 제2 외측 뱅크의 상기 복수의 돌출부 사이에 상기 제1 정렬 전극 및 상기 제2 정렬 전극이 배치되는 표시 장치.
  8. 제6 항에 있어서,
    상기 제1 외측 뱅크의 상기 돌출부와 상기 제2 외측 뱅크의 상기 돌출부 사이의 간격들은 서로 동일한 표시 장치.
  9. 제6 항에 있어서,
    상기 제1 외측 뱅크의 상기 돌출부와 상기 제2 외측 뱅크의 상기 돌출부 사이의 간격들은 서로 상이한 표시 장치.
  10. 제6 항에 있어서,
    상기 복수의 내측 뱅크는 서로 인접한 제1 내측 뱅크 및 제2 내측 뱅크를 포함하며,
    상기 제1 외측 뱅크의 상기 돌출부와 상기 제2 외측 뱅크의 상기 돌출부 사이의 간격은 상기 제1 내측 뱅크의 일측으로부터 상기 제2 내측 뱅크의 타측까지의 거리보다 큰 표시 장치.
  11. 제5 항에 있어서,
    상기 복수의 외측 뱅크들 각각의 선형부 사이의 간격은 동일한 표시 장치.
  12. 제1 항에 있어서,
    상기 제1 정렬 전극 및 상기 제2 정렬 전극은 상기 복수의 내측 뱅크와 중첩하되 상기 복수의 외측 뱅크와 비중첩하는 표시 장치.
  13. 제1 항에 있어서,
    상기 제1 정렬 전극과 상기 발광 소자 사이 및 상기 제2 정렬 전극과 상기 발광 소자 사이에 배치된 제1 절연층을 더 포함하며,
    상기 제1 절연층은 상기 평탄화층의 적어도 일부와 비중첩하는 표시 장치.
  14. 복수의 발광 영역이 정의된 기판;
    상기 기판 상에서 일 방향으로 연장되며, 상기 발광 영역 내부에 배치된 복수의 내측 뱅크 및 상기 발광 영역 외부에 배치된 복수의 외측 뱅크;
    상기 일 방향으로 연장되며, 상기 발광 영역과 중첩하는 제1 정렬 전극 및 제2 정렬 전극;
    상기 제1 정렬 전극 및 상기 제2 정렬 전극 사이에 배치된 발광 소자; 및
    상기 발광 소자의 일 단부에 컨택하는 제1 접촉 전극, 및 상기 발광 소자의 타 단부에 컨택하는 제2 접촉 전극을 포함하며,
    상기 복수의 외측 뱅크는 상기 제1 정렬 전극 및 상기 제2 정렬 전극과 비중첩하고,
    상기 복수의 외측 뱅크는 상기 내측 뱅크를 향해 돌출되어 서로 마주보는 돌출부들을 각각 포함하며,
    상기 돌출부들을 기준으로 상기 발광 영역 및 상기 발광 영역에 인접하며 상기 제1 정렬 전극 및 상기 제2 정렬 전극이 단락된 절단부 영역을 구획하는 표시 장치.
  15. 삭제
  16. 제14 항에 있어서,
    상기 복수의 내측 뱅크는 섬 형상으로 이루어지고, 상기 복수의 외측 뱅크는 상기 일 방향으로 연속적으로 연장된 라인 형상으로 이루어지는 표시 장치.
  17. 제14 항에 있어서,
    상기 복수의 발광 영역 중 서로 인접한 발광 영역은 상기 복수의 외측 뱅크 중 어느 하나를 공유하는 표시 장치.
  18. 평탄화층을 포함하는 기판을 준비하고, 상기 평탄화층 상에 일 방향으로 연장되되 서로 이격된 복수의 내측 뱅크 및 복수의 외측 뱅크를 동시에 형성하는 단계;
    상기 복수의 내측 뱅크 상에 제1 정렬 전극 및 제2 정렬 전극을 형성하는 단계;
    상기 제1 정렬 전극 및 상기 제2 정렬 전극 사이에 발광 소자를 정렬시키는 단계; 및
    상기 제1 정렬 전극 상에 상기 발광 소자의 일 단부에 컨택하는 제1 접촉 전극을 형성하고 상기 제2 정렬 전극 상에 상기 발광 소자의 타 단부에 컨택하는 제2 접촉 전극을 형성하는 단계를 포함하며,
    상기 복수의 외측 뱅크는 상기 복수의 내측 뱅크와 이격된 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 복수의 내측 뱅크 및 상기 복수의 외측 뱅크는 동일한 높이로 형성하는 표시 장치의 제조 방법.
  20. 제18 항에 있어서,
    상기 복수의 내측 뱅크는 섬 형상으로 형성하고, 상기 복수의 외측 뱅크는 라인 형상으로 형성하는 표시 장치의 제조 방법.
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