KR102889618B1 - 스토리지 장치 및 그 동작 방법 - Google Patents

스토리지 장치 및 그 동작 방법

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 향상된 데이터 복구 성능을 가진 스토리지 장치는 제1 저장 영역 및 제2 저장 영역을 포함하는 메모리 장치 및 제1 저장 영역에 대해 수행될 쓰기 동작의 페일 가능성을 기초로 제1 저장 영역에 저장된 데이터를 백업한 뒤 쓰기 동작을 수행하도록 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다.

Description

스토리지 장치 및 그 동작 방법{STORAGE DEVICE AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 스토리지 장치 및 그 동작 방법에 관한 것이다.
스토리지 장치는 컴퓨터나 스마트 폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는 향상된 데이터 복구 성능을 갖는 스토리지 장치 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른 메모리 컨트롤러는 메모리 장치로부터 리드된 데이터를 임시로 저장하는 사전 데이터 저장부, 제1 저장 영역에 포함된 서브 영역들 중 어느 하나의 영역인 대상 영역에 호스트로부터 수신된 데이터를 저장하는 쓰기 동작을 수행하도록 메모리 장치를 제어하는 대상 데이터 쓰기부 및 쓰기 동작이 수행되기 전에 상기 제1 저장 영역에 포함된 서브 영역들 중 대상 영역 이외의 영역들에 저장된 사전 데이터를 사전 데이터 저장부에 백업하고, 쓰기 동작이 패스되면 사전 데이터 저장부를 초기화하는 사전 데이터 관리부를 포함할 수 있다.
본 발명의 실시 예에 따른 스토리지 장치는 제1 저장 영역 및 제2 저장 영역을 포함하는 메모리 장치 및 제1 저장 영역에 대해 수행될 쓰기 동작의 페일 가능성을 기초로 제1 저장 영역에 저장된 데이터를 백업한 뒤 쓰기 동작을 수행하도록 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다.
본 발명의 실시 예에 따른 스토리지 장치의 동작 방법은 제1 저장 영역에 포함된 서브 영역들 중 어느 하나의 영역인 사전 영역에 사전 데이터를 저장하는 단계, 제1 저장 영역에 포함된 서브 영역들 중 사전 영역에 후속하여 프로그램되는 대상 영역에 대한 쓰기 동작의 페일 가능성을 판단하는 단계 및 페일 가능성을 기반으로 사전 영역에 저장된 사전 데이터를 백업하는 단계를 포함할 수 있다.
본 기술에 따른 스토리지 장치 및 그 동작 방법은 향상된 데이터 복구 성능을 제공한다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 설명하기 위한 도면이다.
도 2는 메모리 장치를 설명하기 위한 도면이다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 6은 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 다른 실시 예를 보여주는 회로도이다.
도 7은 존(ZONE)을 설명하기 위한 도면이다.
도 8은 실시 예에 따른 스토리지 장치를 설명하기 위한 블록도이다.
도 9는 실시 예에 따른 사전 데이터 백업부를 설명하기 위한 블록도이다.
도 10은 사전 데이터 복구부를 설명하기 위한 블록도이다.
도 11은 스토리지 장치의 동작 방법을 설명하는 순서도이다.
도 12는 사전 데이터의 백업을 설명하기 위한 순서도이다.
도 13은 사전 데이터의 복구를 설명하기 위한 순서도이다.
도 14는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 16은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명의 실시 예에 따른 스토리지 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 스토리지 장치(50)는 메모리 장치(100) 및 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다.
스토리지 장치(50)는 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(300)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
스토리지 장치(50)는 호스트(300)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 스토리지 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal storage bus) 스토리지 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 스토리지 장치, PCI(peripheral component interconnection) 카드 형태의 스토리지 장치, PCI-E(PCI express) 카드 형태의 스토리지 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 스토리지 장치들 중 어느 하나로 구성될 수 있다.
스토리지 장치(50)는 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 스토리지 장치(50)는 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신할 수 있다. 메모리 장치(100)는 메모리 셀 어레이 중 수신된 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 선택된 영역을 엑세스 한다는 것은 선택된 영역에 대해서 수신된 커맨드에 해당하는 동작을 수행함을 의미한다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 프로그램 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
실시 예에서, 메모리 장치(100)는 페일 예측 정보 생성부(131)를 포함할 수 있다.
페일 예측 정보 생성부(131)는 메모리 컨트롤러(200)로부터 프로그램 페일 가능성을 판단하기 위한 페일 예측 커맨드를 수신하고, 페일 예측 정보를 생성할 수 있다. 페일 예측 정보는 프로그램 페일 가능성을 나타내는 정보일 수 있다.
구체적으로, 페일 예측 정보 생성부(131)는 프로그램될 저장 영역과 연결된 비트라인 또는 워드라인의 저항 성분을 기반으로 페일 예측 정보를 생성할 수 있다. 페일 예측 정보 생성부(131)는 저장 영역에 포함된 메모리 셀들과 연결된 비트라인들 및 워드라인들에 흐르는 전류를 측정하고, 측정된 전류를 기반으로 저항 성분의 값을 판단할 수 있다. 예를 들어, 측정된 전류의 값이 기준 값보다 낮은 경우, 페일 예측 정보 생성부(131)는 저항 성분이 상대적으로 크다고 판단하고, 프로그램 페일 가능성이 상대적으로 높다는 정보를 메모리 컨트롤러(200)에 전달할 수 있다. 측정된 전류의 값이 기준 값과 같거나 큰 경우, 페일 예측 정보 생성부(131)는 저항 성분이 상대적으로 작다고 판단하고, 프로그램 페일 가능성이 상대적으로 낮다는 정보를 메모리 컨트롤러(200)에 전달할 수 있다.
워드라인의 저항 성분이 상대적으로 큰 경우, 워드라인에 동작 전압이 인가될 때 메모리 셀의 문턱 전압이 비정상적으로 상승할 수 있다. 워드라인의 저항 성분이 상대적으로 큰 경우, 워드라인의 저항 성분이 상대적으로 작을 때보다, 메모리 셀의 문턱 전압이 낮은 폭으로 상승할 수 있다. 따라서, 프로그램 페일이 발생할 가능성이 상대적으로 높을 수 있다.
비트라인의 저항 성분이 상대적으로 큰 경우, 비트라인을 프리차지할 때 메모리 셀 스트링의 채널이 비정상적으로 프리차지될 수 있다. 예를 들어, 비선택 스트링의 채널은 프로그램 금지 전압으로 프리차지될 수 있다. 프로그램 금지 전압은 전원 전압(Vcc)일 수 있다. 비트라인의 저항 성분이 상대적으로 큰 경우, 비트라인의 저항 성분이 상대적으로 작을 때보다 비선택 스트링의 채널 전위는 낮은 폭으로 상승할 수 있다. 따라서, 프로그램 페일이 발생할 가능성이 상대적으로 높을 수 있다.
스토리지 장치(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 펌웨어(FW)는 호스트(300)로부터 입력된 요청을 수신하거나 호스트(300)로 응답을 출력하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 호스트(300)의 인터페이스와 메모리 장치(100)의 인터페이스 사이의 동작의 관리하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(100)에 커맨드를 제공하거나, 메모리 장치(100)로부터 응답을 수신하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.
메모리 컨트롤러(200)는 호스트(300)로부터 데이터와 논리 어드레스(Logical Address, LA)를 입력 받고, 논리 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 어드레스(Physical Address, PA)로 변환할 수 있다. 논리 어드레스는 논리 블록 어드레스(Logical Block Address, LBA)일 수 있고, 물리 어드레스는 물리 블록 어드레스(Physical Block Address, PBA)일 수 있다.
메모리 컨트롤러(200)는 호스트(300)의 요청에 따라 프로그램 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 프로그램 동작 시, 메모리 컨트롤러(200)는 프로그램 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
메모리 컨트롤러(200)는 호스트(300)로부터의 요청과 무관하게 자체적으로 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 가비지 컬렉션(garbage collection), 리드 리클레임(read reclaim) 등의 배경 동작(background operation)을 수행하기 위해 사용되는 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 메모리 장치(100)를 제어할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 대상 데이터 쓰기부(210), 사전 데이터 관리부(220) 및 사전 데이터 저장부(230)를 포함할 수 있다.
대상 데이터 쓰기부(210)는 대상 데이터가 대상 영역에 저장되도록 메모리 장치(100)를 제어할 수 있다. 대상 데이터 쓰기부(210)는 대상 영역에 대한 쓰기 동작이 페일되는 경우, 대상 데이터를 다른 영역에 프로그램할 수 있다.
사전 데이터 관리부(220)는 사전 데이터가 사전 영역에 저장되도록 메모리 장치(100)를 제어할 수 있다. 사전 데이터 관리부(220)는 대상 데이터가 대상 영역에 저장되기 전에, 사전 영역에 저장된 사전 데이터를 백업할 수 있다. 구체적으로, 사전 데이터 관리부(220)는 메모리 장치(100)에 포함된 사전 영역로부터 사전 데이터를 리드하고, 사전 데이터 저장부230)에 임시로 저장할 수 있다. 사전 데이터 관리부(220)는 대상 영역에 대한 프로그램 동작이 페일되는 경우, 백업된 사전 데이터를 다른 영역에 프로그램할 수 있다.
사전 데이터 저장부(230)는 사전 데이터 관리부(220)의 제어에 따라 사전 영역에서 리드된 데이터를 임시로 저장할 수 있다.
사전 데이터는 대상 데이터보다 메모리 장치(100)에 먼저 저장되는 데이터일 수 있다.
호스트(300)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 스토리지 장치(50)와 통신할 수 있다.
도 2는 메모리 장치를 설명하기 위한 도면이다.
도 2를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 주변 회로(120) 및 제어 로직(130)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 행 라인들(RL)을 통해 로우 디코더(121)에 연결된다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1 내지 BLn)을 통해 페이지 버퍼 그룹(123)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz) 각각은 복수의 메모리 셀들을 포함한다. 실시 예로서, 복수의 메모리 셀들은 불휘발성 메모리 셀들이다. 워드라인에 연결된 메모리 셀들은 페이지로 정의될 수 있다. 따라서, 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다.
행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인(Source Select Line, SSL), 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인(Drain Select Line, DSL)을 포함할 수 있다.
메모리 셀 어레이(110)에 포함된 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
주변 회로(120)는 제어 로직(130)의 제어에 따라 메모리 셀 어레이(110)의 선택된 영역에 프로그램 동작, 리드 동작 또는 소거 동작을 수행하도록 구성될 수 있다. 주변 회로(120)는 메모리 셀 어레이(110)를 구동할 수 있다. 예를 들어, 주변 회로(120)는 제어 로직(130)의 제어에 따라 행 라인들(RL) 및 비트 라인들(BL1~BLn)에 다양한 동작 전압들을 인가하거나, 인가된 전압들을 디스차지 할 수 있다.
주변 회로(120)는 로우 디코더(121), 전압 생성부(122), 페이지 버퍼 그룹(123), 컬럼 디코더(124) 및 입출력 회로(125)를 포함할 수 있다.
로우 디코더(121)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 행 라인들(RL)은 적어도 하나 이상의 소스 선택 라인, 복수의 워드라인들 및 적어도 하나 이상의 드레인 선택 라인을 포함할 수 있다. 실시 예에서, 워드 라인들은 노멀 워드 라인들과 더미 워드 라인들을 포함할 수 있다. 실시 예에서, 행 라인들(RL)은 파이프 선택 라인을 더 포함할 수 있다.
로우 디코더(121)는 제어 로직(130)의 제어에 응답하여 동작하도록 구성된다. 로우 디코더(121)는 제어 로직(130)으로부터 로우 어드레스(RADD)를 수신한다.
로우 디코더(121)는 로우 어드레스(RADD)를 디코딩하도록 구성된다. 로우 디코더(121)는 디코딩된 어드레스에 따라 메모리 블록들(BLK1~BLKz) 중 적어도 하나의 메모리 블록을 선택한다. 또한, 로우 디코더(121)는 디코딩된 어드레스에 따라 전압 생성부(122)가 생성한 전압들을 적어도 하나의 워드 라인(WL)에 인가하도록 선택된 메모리 블록의 적어도 하나의 워드 라인을 선택할 수 있다.
예를 들어, 프로그램 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 프로그램 전압을 인가하고 비선택된 워드 라인들에 프로그램 전압보다 낮은 레벨의 프로그램 패스 전압을 인가할 것이다. 프로그램 검증 시에, 로우 디코더(121)는 선택된 워드 라인에 검증 전압을 인가하고 비선택된 워드 라인들에 검증 전압보다 높은 검증 패스 전압을 인가할 것이다. 리드 동작 시에, 로우 디코더(121)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인들에 리드 전압보다 높은 리드 패스 전압을 인가할 것이다.
실시 예에서, 메모리 셀 어레이(110)의 소거 동작은 메모리 블록 단위로 수행된다. 소거 동작 시에 로우 디코더(121)는 디코딩된 어드레스에 따라 하나의 메모리 블록을 선택할 수 있다. 소거 동작 시, 로우 디코더(121)는 선택된 메모리 블록에 연결되는 워드 라인들에 접지 전압을 인가할 수 있다.
전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 동작한다. 전압 생성부(122)는 메모리 장치에 공급되는 외부 전원 전압을 이용하여 복수의 전압들을 발생하도록 구성된다. 구체적으로, 전압 생성부(122)는 동작 신호(OPSIG)에 응답하여 프로그램, 리드 및 소거 동작들에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다. 예를 들어, 전압 생성부(122)는 제어 로직(130)의 제어에 응답하여 프로그램 전압, 검증 전압, 패스 전압, 리드 전압 및 소거 전압 등을 생성할 수 있다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(122)에서 생성된 내부 전원 전압은 메모리 셀 어레이(110)의 동작 전압으로서 사용된다.
실시 예로서, 전압 생성부(122)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 전압들을 생성할 수 있다.
예를 들면, 전압 생성부(122)는 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(130)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 전압들을 생성할 것이다.
생성된 복수의 전압들은 로우 디코더(121)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
페이지 버퍼 그룹(123)은 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)을 포함한다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 각각 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 메모리 셀 어레이(110)에 연결된다. 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제어 로직 (130)의 제어에 응답하여 동작한다. 구체적으로 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 페이지 버퍼 제어 신호들(PBSIGNALS)에 응답하여 동작할 수 있다. 예를 들면, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 수신된 데이터를 임시로 저장하거나, 리드 동작 또는 프로그램 검증 시, 비트 라인들(BL1~BLn)의 전압 또는 전류를 센싱(sensing)할 수 있다.
구체적으로, 프로그램 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 워드 라인에 프로그램 펄스가 인가될 때, 데이터 입출력 회로(125)를 통해 수신한 데이터(DATA)를 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 선택된 메모리 셀들에 전달할 것이다. 전달된 데이터(DATA)에 따라 선택된 페이지의 메모리 셀들은 프로그램 된다. 프로그램 허용 전압(예를 들면, 그라운드 전압)이 인가되는 비트 라인과 연결된 메모리 셀은 상승된 문턱 전압을 가질 것이다. 프로그램 금지 전압(예를 들면, 전원 전압)이 인가되는 비트 라인과 연결된 메모리 셀의 문턱 전압은 유지될 것이다. 프로그램 검증 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 페이지 데이터를 읽는다.
리드 동작 시, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 선택된 페이지의 메모리 셀들로부터 제 1 내지 제 n 비트 라인들(BL1~BLn)을 통해 데이터(DATA)를 읽고, 읽어진 데이터(DATA)를 컬럼 디코더(124)의 제어에 따라 데이터 입출력 회로(125)로 출력한다.
소거 동작 시에, 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)은 제 1 내지 제 n 비트 라인들(BL1~BLn)을 플로팅(floating) 시킬 수 있다.
컬럼 디코더(124)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(125)와 페이지 버퍼 그룹(123) 사이에서 데이터를 전달할 수 있다. 예를 들면, 컬럼 디코더(124)는 데이터 라인들(DL)을 통해 제 1 내지 제 n 페이지 버퍼들(PB1~PBn)과 데이터를 주고받거나, 컬럼 라인들(CL)을 통해 입출력 회로(125)와 데이터를 주고받을 수 있다.
입출력 회로(125)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)로부터 전달받은 커맨드(CMD) 및 어드레스(ADDR)를 제어 로직(130)에 전달하거나, 데이터(DATA)를 컬럼 디코더(124)와 주고받을 수 있다.
센싱 회로(126)는 리드 동작(read operation) 또는 프로그램 검증(program verify) 시, 허용 비트 신호(VRYBIT)에 응답하여 기준 전류를 생성하고, 페이지 버퍼 그룹(123)으로부터 수신된 센싱 전압(VPB)과 기준 전류에 의해 생성된 기준 전압을 비교하여 패스 신호(PASS) 또는 페일 신호(FAIL)를 출력할 수 있다.
제어 로직(130)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 동작 신호(OPSIG), 로우 어드레스(RADD), 페이지 버퍼 제어 신호들(PBSIGNALS) 및 허용 비트 신호(VRYBIT)를 출력하여 주변 회로(120)를 제어할 수 있다. 또한, 제어 로직(130)은 패스 또는 페일 신호(PASS 또는 FAIL)에 응답하여 프로그램 검증이 패스 또는 페일 되었는지를 판단할 수 있다.
실시 예에서, 제어 로직(130)은 페일 예측 정보 생성부(131)를 포함할 수 있다.
페일 예측 정보 생성부(131)는 사전 데이터 관리부(220)로부터 수신된 페일 예측 커맨드에 응답하여 페일 예측 정보 생성할 수 있다. 페일 예측 정보는 프로그램 동작의 페일 가능성을 나타내는 정보일 수 있다. 페일 예측 커맨드는 상태 리드 커맨드(STATUS READ COMMAND) 또는 리드 커맨드(READ COMMAND)일 수 있다.
페일 예측 정보 생성부(131)는 제어 로직(130)에 포함된 상태 레지스터(미도시)로부터 페일 예측 정보를 메모리 컨트롤러(200)에 제공할 수 있다. 또는, 페일 예측 정보 생성부(131)는 페이지 버퍼 그룹(123)에 임시로 저장된 페일 예측 정보를 메모리 컨트롤러(200)에 제공할 수 있다.
페일 예측 정보는 모든 워드라인에 패스 전압이 인가된 상태에서 비트라인을 통해 센싱된 데이터를 기반으로 생성될 수 있다. 기준 전류보다 큰 전류가 흐르는 비트라인을 통해 센싱된 데이터는 기준 전류와 같거나 작은 전류가 흐르는 비트라인을 통해 센싱된 데이터와 상이할 수 있다. 따라서, 대상 영역과 연결된 비트라인들을 통해 센싱된 데이터를 통해 대상 영역의 페일 가능성을 판단할 수 있다.
페일 예측 정보 생성부(131)는 비트라인으로부터 센싱된 데이터를 기반으로 페일 예측 정보를 생성하고, 메모리 컨트롤러(200)에 제공할 수 있다. 비트라인에 흐르는 전류를 기반으로 페일 예측 정보를 생성하는 것으로 설명하였으나, 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 페일 예측 정보 생성부(131)는 워드라인에 흐르는 전류와 기준 전류 간의 비교 결과를 기초로 페일 예측 정보를 생성할 수도 있다.
도 3은 도 2의 메모리 셀 어레이의 일 실시 예를 나타낸 도면이다.
도 3을 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 각 메모리 블록은 3차원 구조를 갖는다. 각 메모리 블록은 기판 위에 적층된 복수의 메모리 셀들을 포함한다. 이러한 복수의 메모리 셀들은 +X 방향, +Y 방향 및 +Z 방향을 따라 배열된다. 각 메모리 블록의 구조는 도 4 내지 도 6을 참조하여 더 상세히 설명된다.
도 4는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKa)을 보여주는 회로도이다.
도 4를 참조하면, 메모리 블록(BLKa)은 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m)을 포함한다. 실시 예로서, 복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 'U'자형으로 형성될 수 있다. 메모리 블록(BLKa) 내에서, 행 방향(즉 +X 방향)으로 m개의 셀 스트링들이 배열된다. 도 4에서, 열 방향(즉 +Y 방향)으로 2개의 셀 스트링들이 배열되는 것으로 도시되었다. 하지만 이는 설명의 편의를 위한 것으로서 열 방향으로 3개 이상의 셀 스트링들이 배열될 수 있음이 이해될 것이다.
복수의 셀 스트링들(CS11~CS1m, CS21~CS2m) 각각은 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제 n 메모리 셀들(MC1~MCn), 파이프 트랜지스터(PT), 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 유사한 구조를 가질 수 있다. 실시 예로서, 선택 트랜지스터들(SST, DST) 및 메모리 셀들(MC1~MCn) 각각은 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막을 포함할 수 있다. 실시 예로서, 채널층을 제공하기 위한 필라(pillar)가 각 셀 스트링(each cell string)에 제공될 수 있다. 실시 예로서, 채널층, 터널링 절연막, 전하 저장막 및 블로킹 절연막 중 적어도 하나를 제공하기 위한 필라가 각 셀 스트링에 제공될 수 있다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCp) 사이에 연결된다.
실시 예로서, 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 행 방향으로 신장되는 소스 선택 라인에 연결되고, 상이한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 상이한 소스 선택 라인들에 연결된다. 도 4에서, 제1 행의 셀 스트링들(CS11~CS1m)의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결되어 있다. 제 2 행의 셀 스트링들(CS21~CS2m)의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결되어 있다.
다른 실시 예로서, 셀 스트링들(CS11~CS1m, CS21~CS2m)의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에 연결된다.
제1 내지 제 n 메모리 셀들(MC1~MCn)은 제1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)로 구분될 수 있다. 제1 내지 제 p 메모리 셀들(MC1~MCp)은 +Z 방향과 역방향으로 순차적으로 배열되며, 소스 선택 트랜지스터(SST)와 파이프 트랜지스터(PT) 사이에서 직렬 연결된다. 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 +Z 방향으로 순차적으로 배열되며, 파이프 트랜지스터(PT)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제 p 메모리 셀들(MC1~MCp)과 제 p+1 내지 제 n 메모리 셀들(MCp+1~MCn)은 파이프 트랜지스터(PT)를 통해 연결된다. 각 셀 스트링의 제1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제 n 워드라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 파이프 트랜지스터(PT)의 게이트는 파이프 라인(PL)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트라인과 메모리 셀들(MCp+1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11~CS1m)의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21~CS2m)의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
열 방향으로 배열되는 셀 스트링들은 열 방향으로 신장되는 비트라인에 연결된다. 도 4에서, 제1 열의 셀 스트링들(CS11, CS21)은 제1 비트라인(BL1)에 연결되어 있다. 제 m 열의 셀 스트링들(CS1m, CS2m)은 제 m 비트라인(BLm)에 연결되어 있다.
행 방향으로 배열되는 셀 스트링들 내에서 동일한 워드라인에 연결되는 메모리 셀들은 하나의 페이지를 구성한다. 예를 들면, 제1 행의 셀 스트링들(CS11~CS1m) 중 제1 워드라인(WL1)과 연결된 메모리 셀들은 하나의 페이지를 구성한다. 제 2 행의 셀 스트링들(CS21~CS2m) 중 제1 워드라인(WL1)과 연결된 메모리 셀들은 다른 하나의 페이지를 구성한다. 즉, 하나의 워드라인에는 복수의 페이지들이 연결될 수 있다.
드레인 선택 라인들(DSL1, DSL2) 중 어느 하나가 선택됨으로써 하나의 행 방향으로 배열되는 셀 스트링들이 선택될 것이다. 제어 로직(130)은 드레인 선택 라인들에 선택 전압이 인가되도록 주변 회로를 제어함으로써 드레인 선택 라인들 중 어느 하나를 선택할 수 있다. 즉, 선택된 드레인 선택 라인에는 선택 전압이 인가되고, 비선택된 드레인 선택 라인에는 비선택 전압이 인가될 수 있다. 워드라인들(WL1~WLn) 중 어느 하나가 선택됨으로써 선택된 셀 스트링들 중 하나의 페이지가 선택될 것이다. 즉, 드레인 선택 라인들 중 어느 하나의 드레인 선택 라인이 선택됨에 따라 하나의 워드라인에 연결된 복수의 페이지들 중 어느 하나의 페이지가 선택될 수 있다.
각 페이지와 연결되는 워드라인 부분은 로지컬 워드라인일 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11~CS1m)에 포함된 제n 메모리 셀들(MCn)의 게이트에 연결된 워드라인은 제1 로지컬 워드라인일 수 있다. 예를 들어, 제2 행의 셀 스트링들(CS21~CS2m)에 포함된 제1 메모리 셀들(MC1)의 게이트에 연결된 워드라인은 제2 로지컬 워드라인일 수 있다.
로지컬 워드라인들은 피지컬 워드라인과 연결될 수 있다. 예를 들어, 제n 워드라인(WLn)은 제1 로지컬 워드라인과 제2 로지컬 워드라인의 공통 워드라인일 수 있다.
설명의 편의를 위하여, 드레인 선택 라인에 선택 전압을 인가하여 복수의 페이지들 중 어느 하나의 페이지를 선택하는 것으로 설명하였으나, 소스 선택 라인에 선택 전압을 인가하여 복수의 페이지들 중 어느 하나의 페이지를 선택할 수도 있다.
다른 실시 예로서, 제1 내지 제 m 비트라인들(BL1~BLm) 대신 이븐 비트라인들 및 오드 비트라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 짝수 번째 셀 스트링들은 이븐 비트라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11~CS1m 또는 CS21~CS2m) 중 홀수 번째 셀 스트링들은 오드 비트라인들에 각각 연결될 수 있다.
제어 로직(130)은 하나의 워드라인과 연결된 복수의 페이지들에 대해 순차적으로 프로그램 동작을 수행할 수 있다. 예를 들어, 제1 워드라인(WL1)에 연결된 두 개의 페이지에 대해 순차적으로 프로그램 동작을 수행할 수 있다.
실시 예로서, 제1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCp) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MCp+1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKa)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKa)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKa)의 크기는 감소하는 반면 메모리 블록(BLKa)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱전압을 가질 수 있다. 메모리 블록(BLKa)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱전압은 각각의 더미 메모리 셀들에 연결된 더미 워드라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱전압을 가질 수 있다.
도 5는 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKb)의 다른 실시 예를 보여주는 회로도이다.
도 5를 참조하면, 메모리 블록(BLKb)은 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m')을 포함한다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은 +Z 방향을 따라 신장된다. 복수의 셀 스트링들(CS11'~CS1m', CS21'~CS2m') 각각은, 메모리 블록(BLK1') 하부의 기판(미도시) 위에 적층된, 적어도 하나의 소스 선택 트랜지스터(SST), 제1 내지 제 n 메모리 셀들(MC1~MCn) 그리고 적어도 하나의 드레인 선택 트랜지스터(DST)를 포함한다.
각 셀 스트링의 소스 선택 트랜지스터(SST)는 공통 소스 라인(CSL)과 메모리 셀들(MC1~MCn) 사이에 연결된다. 동일한 행에 배열된 셀 스트링들의 소스 선택 트랜지스터들은 동일한 소스 선택 라인에 연결된다. 제1 행에 배열된 셀 스트링들(CS11'~CS1m')의 소스 선택 트랜지스터들은 제1 소스 선택 라인(SSL1)에 연결된다. 제 2 행에 배열된 셀 스트링들(CS21'~CS2m')의 소스 선택 트랜지스터들은 제 2 소스 선택 라인(SSL2)에 연결된다. 다른 실시 예로서, 셀 스트링들(CS11'~CS1m', CS21'~CS2m')의 소스 선택 트랜지스터들은 하나의 소스 선택 라인에 공통 연결될 수 있다.
각 셀 스트링의 제1 내지 제 n 메모리 셀들(MC1~MCn)은 소스 선택 트랜지스터(SST)와 드레인 선택 트랜지스터(DST) 사이에서 직렬 연결된다. 제1 내지 제 n 메모리 셀들(MC1~MCn)의 게이트들은 각각 제1 내지 제 n 워드라인들(WL1~WLn)에 연결된다.
각 셀 스트링의 드레인 선택 트랜지스터(DST)는 해당 비트라인과 메모리 셀들(MC1~MCn) 사이에 연결된다. 행 방향으로 배열되는 셀 스트링들의 드레인 선택 트랜지스터들은 행 방향으로 신장되는 드레인 선택 라인에 연결된다. 제1 행의 셀 스트링들(CS11'~CS1m')의 드레인 선택 트랜지스터들은 제1 드레인 선택 라인(DSL1)에 연결된다. 제 2 행의 셀 스트링들(CS21'~CS2m')의 드레인 선택 트랜지스터들은 제 2 드레인 선택 라인(DSL2)에 연결된다.
결과적으로, 각 셀 스트링에 파이프 트랜지스터(PT)가 제외된 것을 제외하면 도 5의 메모리 블록(BLKb)은 도 4의 메모리 블록(BLKa)과 유사한 등가 회로를 갖는다.
따라서, 메모리 블록(BLKb)에 포함된 메모리 셀들은 하나의 워드라인에 연결된 복수의 페이지들을 구성할 수 있다.
각 페이지와 연결되는 워드라인 부분은 로지컬 워드라인일 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11'~CS1m')에 포함된 제n 메모리 셀들(MCn)의 게이트에 연결된 워드라인은 제1 로지컬 워드라인일 수 있다. 예를 들어, 제2 행의 셀 스트링들(CS21'~CS2m')에 포함된 제1 메모리 셀들(MC1)의 게이트에 연결된 워드라인은 제2 로지컬 워드라인일 수 있다.
로지컬 워드라인들은 피지컬 워드라인과 연결될 수 있다. 예를 들어, 제n 워드라인(WLn)은 제1 로지컬 워드라인과 제2 로지컬 워드라인의 피지컬 워드라인일 수 있다.
하나의 피지컬 워드라인과 연결된 복수의 페이지들에 대해 순차적으로 프로그램 동작이 수행될 수 있다. 예를 들어, 제1 워드라인(WL1)에 연결된 두 개의 페이지에 대해 순차적으로 프로그램 동작이 수행될 수 있다.
다른 실시 예로서, 제1 내지 제 m 비트라인들(BL1~BLm) 대신 이븐 비트라인들 및 오드 비트라인들이 제공될 수 있다. 그리고 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 짝수 번째 셀 스트링들은 이븐 비트라인들에 각각 연결되고, 행 방향으로 배열되는 셀 스트링들(CS11'~CS1m' 또는 CS21'~CS2m') 중 홀수 번째 셀 스트링들은 오드 비트라인들에 각각 연결될 수 있다.
실시 예로서, 제1 내지 제 n 메모리 셀들(MC1~MCn) 중 적어도 하나 이상은 더미 메모리 셀로서 이용될 수 있다. 예를 들어, 적어도 하나 이상의 더미 메모리 셀들은 소스 선택 트랜지스터(SST)와 메모리 셀들(MC1~MCn) 사이의 전계(electric field)를 감소시키기 위해 제공된다. 또는, 적어도 하나 이상의 더미 메모리 셀들은 드레인 선택 트랜지스터(DST)와 메모리 셀들(MC1~MCn) 사이의 전계를 감소시키기 위해 제공된다. 더 많은 더미 메모리 셀들이 제공될수록, 메모리 블록(BLKb)에 대한 동작의 신뢰성이 향상되는 반면, 메모리 블록(BLKb)의 크기는 증가한다. 더 적은 메모리 셀들이 제공될수록, 메모리 블록(BLKb)의 크기는 감소하는 반면 메모리 블록(BLKb)에 대한 동작의 신뢰성은 저하될 수 있다.
적어도 하나 이상의 더미 메모리 셀들을 효율적으로 제어하기 위해, 더미 메모리 셀들 각각은 요구되는 문턱전압을 가질 수 있다. 메모리 블록(BLKb)에 대한 소거 동작 이전 또는 이후에, 더미 메모리 셀들 중 전부 혹은 일부에 대한 프로그램 동작들이 수행될 수 있다. 프로그램 동작이 수행된 뒤에 소거 동작이 수행되는 경우, 더미 메모리 셀들의 문턱전압은 각각의 더미 메모리 셀들에 연결된 더미 워드라인들에 인가되는 전압을 제어함으로써 더미 메모리 셀들은 요구되는 문턱전압을 가질 수 있다.
도 6은 도 3의 메모리 블록들(BLK1~BLKz) 중 어느 하나의 메모리 블록(BLKc)의 다른 실시 예를 보여주는 회로도이다.
도 6을 참조하면, 메모리 블록(BLKc)은 복수의 피지컬 워드라인들에 연결될 수 있다. 하나의 피지컬 워드라인은 네 개의 로지컬 워드라인들에 공통으로 연결될 수 있다. 예를 들어, 피지컬 워드라인 1(PWL1)은 로지컬 워드라인들(P1_LWL1 내지 P1_LWL4)에 공통으로 연결될 수 있다. 피지컬 워드라인 2(PWL2)는 로지컬 워드라인들(P2_LWL1 내지 P2_LWL4)에 공통으로 연결될 수 있다. 피지컬 워드라인 3(PWL3)은 로지컬 워드라인들(P3_LWL1 내지 P3_LWL4)에 공통으로 연결될 수 있다. 피지컬 워드라인 4(PWL4)은 로지컬 워드라인들(P4_LWL1 내지 P4_LWL4)에 공통으로 연결될 수 있다. 로지컬 워드라인들 중 어느 하나의 로지컬 워드라인들에 연결된 메모리 셀들은 하나의 페이지를 구성할 수 있다. 예를 들어, 로지컬 워드라인 11(P1_LWL1)에 연결된 메모리 셀들은 하나의 페이지를 구성할 수 있다.
제1 열의 셀 스트링들(CS 11 내지 CS 41)은 같은 비트라인에 공통으로 연결될 수 있다. 제2 열의 셀 스트링들(CS 12 내지 42)은 같은 비트라인에 공통으로 연결될 수 있다.
도 6에서는 4개의 스트링들이 같은 비트라인에 연결되는 구조를 예시로 설명하고 있으나, 이는 설명의 편의를 위한 것이고, 비트라인에 공통으로 연결되는 스트링들의 개수는 4개보다 적거나 클 수 있다. 구체적으로, 하나의 피지컬 워드라인에 연결되는 로지컬 워드라인들의 개수는 하나의 비트라인에 공통으로 연결되는 스트링들의 개수에 따라 결정될 수 있다. 예를 들어, 하나의 비트라인에 5개의 스트링들이 공통으로 연결되는 경우, 하나의 피지컬 워드라인은 5개의 로지컬 워드라인들에 공통으로 연결될 수 있다. 이 경우 하나의 피지컬 워드라인은 5개의 페이지에 연결될 수 있다. 5개의 페이지들 중 프로그램되는 페이지와 프로그램되지 않는 페이지는 스트링 선택 신호(예컨대, 도 4 또는 도 5의 드레인 선택 라인 또는 소스 선택 라인에 인가되는 신호들)에 따라 결정될 수 있다.
하나의 로지컬 워드라인에 의해 하나의 페이지가 선택될 수 있다. 로지컬 워드라인 11(P1_LWL1) 내지 로지컬 워드라인 14(P1_LWL4)에 의해 페이지 1 내지 페이지 4(PG 1 내지 PG 4)가 선택될 수 있다. 로지컬 워드라인 21(P2_LWL1) 내지 로지컬 워드라인 24(P2_LWL4)에 의해 페이지 5 내지 페이지 8(PG 5 내지 PG 8) 가 선택될 수 있다. 로지컬 워드라인 31(P3_LWL1) 내지 로지컬 워드라인 34(P3_LWL4)에 의해 페이지 9 내지 페이지 12(PG 9 내지 PG 12) 가 선택될 수 있다. 로지컬 워드라인 41(P4_LWL1) 내지 로지컬 워드라인 44(P4_LWL4)에 의해 페이지 13 내지 페이지 16(PG 13 내지 PG 16) 가 선택될 수 있다.
메모리 블록(BLKc)에 포함된 복수의 페이지들은 미리 정해진 순서에 따라 프로그램될 수 있다. 하나의 피지컬 워드라인에 연결된 복수의 페이지들은 순차적으로 프로그램될 수 있다. 예를 들어, 피지컬 워드라인 1(PWL1)에 연결된 페이지 11 내지 페이지 14는 순차적으로 프로그램될 수 있다. 4의 페이지들 중 프로그램되는 페이지는 스트링 선택 신호(예컨대, 도 4 또는 도 5의 드레인 선택 라인 또는 소스 선택 라인에 인가되는 신호들)에 따라 결정될 수 있다.
동일한 피지컬 워드라인에 연결된 메모리 셀들은 동일한 높이에 위치하므로 메모리 셀의 폭이 유사할 수 있다. 즉, 피지컬 워드라인에 연결된 메모리 셀들은 서로 유사한 셀 특성을 가질 수 있다. 따라서, 하나의 페이지에 포함된 메모리 셀들의 문턱 전압 분포가 비정상적으로 변경되는 경우, 동일한 피지컬 워드라인에 연결된 다른 페이지들에 포함된 메모리 셀들의 문턱 전압 분포도 비정상적으로 변경될 수 있다. 즉, 하나의 페이지에 대한 프로그램 동작이 페일되면, 동일한 피지컬 워드라인에 연결된 다른 페이지들에 프로그램된 정상적인 데이터도 비정상적으로 변경될 수 있다.
도 7은 존(ZONE)을 설명하기 위한 도면이다.
도 7을 참조하면, 존(ZONE)은 복수의 저장 영역들을 포함할 수 있다. 예를 들어, 존은 제1 저장 영역(REGION 1) 및 제2 저장 영역(REGION 2)을 포함할 수 있다. 각 저장 영역은 복수의 서브 영역을 포함할 수 있다. 예를 들어, 제1 저장 영역(REGION 1)은 제1 서브 영역(sub1_REGION_1) 내지 제4 서브 영역(sub1_REGION_4)을 포함할 수 있다. 제2 저장 영역(REGION 2)은 제1 서브 영역(sub2_REGION_1) 내지 제4 서브 영역(sub2_REGION_4)을 포함할 수 있다. 각 서브 영역은 적어도 하나의 메모리 셀을 포함할 수 있다.
서브 영역은 프로그램 동작의 단위일 수 있다. 예를 들어, 서브 영역은 페이지일 수 있다. 대상 영역은 현재 프로그램 동작에서 프로그램되는 서브 영역일 수 있다. 대상 영역에 저장되는 데이터는 대상 데이터일 수 있다. 사전 영역은 이전 프로그램 동작에서 프로그램된 서브 영역일 수 있다. 사전 영역에 저장되는 데이터는 사전 데이터일 수 있다. 사전 영역과 대상 영역은 같은 존에 위치할 수 있다. 사전 영역과 대상 영역은 연속적인 영역일 수 있다. 예를 들어, 사전 영역은 제1 서브 영역(sub1_REGION_1)이고, 대상 영역은 제2 서브 영역(sub1_REGION_2)일 수 있다.
메모리 셀 어레이(110)는 복수의 존들로 구분될 수 있다. 각 존에 저장될 데이터의 논리 어드레스 범위는 호스트(300)의 요청에 의해 미리 설정될 수 있다. 메모리 컨트롤러(200)는 호스트(300)의 요청에 따라 존을 생성하고, 존에 저장될 데이터의 논리 어드레스 범위를 미리 설정할 수 있다.
생성된 복수의 존은 존 식별자에 의해 특정될 수 있다. 구체적으로, 호스트(300)가 존 식별자를 메모리 컨트롤러(200)에 제공하면, 메모리 컨트롤러(200)는 존 식별자에 의해 특정되는 존에 데이터가 순차적으로 저장되도록 메모리 장치(100)를 제어할 수 있다. 메모리 컨트롤러(200)는 존에 할당된 논리 어드레스 범위 내에서 호스트(300)로부터 수신된 데이터에 논리 어드레스를 순차적으로 대응시킬 수 있다.
사전 영역에 대응하는 논리 어드레스와 대상 영역에 대응하는 논리 어드레스는 연속적일 수 있다. 예를 들어, 사전 영역에 대응하는 논리 어드레스의 다음 논리 어드레스는 대상 영역에 대응하는 논리 어드레스일 수 있다. 따라서, 사전 영역에 저장되는 사전 데이터와 대상 영역에 저장되는 대상 데이터는 시퀀셜 데이터일 수 있다.
설명의 편의를 위하여, 하나의 메모리 셀 어레이가 복수의 존들로 구분된다고 설명하였으나, 실시 예는 이에 제한되지 않으며, 예를 들어, 존은 복수의 메모리 셀 어레이들에 걸친 저장 영역들을 포함할 수도 있다.
도 7을 참조로 하여 설명된 바와 같이, 하나의 서브 영역에 포함된 메모리 셀들의 문턱 전압 분포가 비정상적으로 변경되는 경우, 동일한 저장 영역에 포함된 다른 서브 영역들에 포함된 메모리 셀들의 문턱 전압 분포도 비정상적으로 변경될 수 있다. 즉, 하나의 서브 영역에 대한 프로그램 동작이 페일되면, 동일한 저장 영역에 포함된 다른 서브 영역들에 프로그램된 정상적인 데이터도 비정상적으로 변경될 수 있다. 실시 예에서, 대상 영역에 대한 프로그램 동작이 페일되면, 사전 영역에 저장된 사전 데이터가 비정상적으로 변경될 수 있다.
대상 영역에 저장될 대상 데이터는 메모리 컨트롤러(200)에 포함된 버퍼 메모리(미도시)에 임시로 저장될 수 있다. 버퍼 메모리(미도시)는 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 따라서, 대상 영역에 대한 프로그램 동작이 페일되더라도, 대상 데이터는 소실되지 않을 수 있다. 그러나, 사전 데이터는 이전 프로그램 동작 시에 사전 영역에 프로그램되었으므로, 현재 프로그램 동작 시에는 버퍼 메모리(미도시)에 저장되지 않을 수 있다. 따라서, 대상 영역에 대한 프로그램 동작이 페일되면, 사전 데이터는 소실될 수 있다.
실시 예에 따른 스토리지 장치(50)는 대상 영역에 대한 프로그램 동작을 수행하기 전에 사전 데이터를 미리 백업해둠으로써 사전 영역에 저장된 사전 데이터가 비정상적으로 변경되더라도, 사전 데이터를 복구할 수 있다.
도 8은 실시 예에 따른 스토리지 장치를 설명하기 위한 블록도이다.
도 8을 참조하면, 일 실시 예에 따른 메모리 컨트롤러(200)는 대상 데이터 쓰기부(210), 사전 데이터 관리부(220) 및 사전 데이터 저장부(230)를 포함할 수 있다. 사전 데이터 관리부(220)는 사전 데이터 백업부(221) 및 사전 데이터 복구부(222)를 포함할 수 있다. 메모리 장치(100)는 도 7에서 설명한 존을 여러 개 포함할 수 있다.
메모리 컨트롤러(200)는 호스트(300)로부터 존 식별자를 수신하고, 존 식별자에 의해 지정된 존에 데이터가 순차적으로 프로그램되도록 메모리 장치(100)를 제어할 수 있다.
이하에서, 메모리 컨트롤러(200)가 특정한 존에 데이터가 프로그램되도록 메모리 장치(100)를 제어하는 것으로 가정한다.
대상 데이터 쓰기부(210)는 호스트(300)로부터 대상 데이터를 수신하고, 대상 데이터가 대상 영역에 프로그램되도록 메모리 장치(100)를 제어할 수 있다.
대상 데이터 쓰기부(210)는 대상 데이터가 프로그램되기 전에, 대상 데이터에 대한 프로그램 동작을 수행해도 되는지 여부에 관한 컨펌 요청을 사전 데이터 관리부(220)에 전달할 수 있다. 대상 데이터 쓰기부(210)는 사전 데이터 관리부(220)로부터 수신한 컨펌 정보에 응답하여 대상 데이터가 대상 영역에 프로그램되도록 메모리 장치(100)를 제어할 수 있다.
대상 영역은 제1 저장 영역에 포함된 서브 영역들 중의 어느 한 영역일 수 있다.
사전 데이터 백업부(221)는 대상 데이터 쓰기부(210)로부터 컨펌 요청을 수신하고, 대상 데이터보다 먼저 저장된 사전 데이터를 사전 데이터 저장부(230)에 백업할 수 있다. 사전 데이터는 사전 영역에 저장된 데이터일 수 있다. 사전 영역과 대상 영역은 같은 존에 포함될 수 있다. 사전 영역과 대상 영역은 같은 저장 영역에 포함될 수 있다. 즉, 사전 영역은 제1 저장 영역에 포함된 서브 영역들 중의 어느 한 영역일 수 있다. 사전 영역과 대상 영역은 서로 다른 서브 영역일 수 있다. 사전 영역과 대상 영역은 연속적인 서브 영역일 수 있다. 사전 데이터 백업부(221)는 사전 데이터를 백업한 이후 대상 데이터 쓰기부(210)에 컨펌 정보를 전달할 수 있다. 컨펌 정보는 대상 데이터에 대한 프로그램 동작을 허락하는 정보일 수 있다.
일 실시 예에서, 사전 데이터 백업부(221)는 사전 데이터를 백업하기 전에, 대상 영역에 대한 프로그램 동작이 페일될지 여부를 확인할 수 있다. 구체적으로, 사전 데이터 백업부(221)는 메모리 장치(100)에 페일 체크 커맨드를 전달할 수 있다. 페일 체크 커맨드는 상태 리드 커맨드(STATUS READ COMMAND) 또는 리드 커맨드(READ COMMAND)일 수 있다.
메모리 장치(100)는 페일 예측 정보 생성부(131)를 포함할 수 있다. 페일 예측 정보 생성부(131)는 사전 데이터 백업부(221)로부터 수신한 페일 체크 커맨드에 응답하여 페일 예측 정보를 생성할 수 있다. 페일 예측 정보 생성부(131)는 생성된 페일 예측 정보를 사전 데이터 백업부(221)에 전달할 수 있다.
페일 예측 정보를 생성할 수 있다. 페일 예측 정보는 프로그램 페일 가능성을 나타내는 정보일 수 있다.
페일 예측 정보 생성부(131)는 프로그램될 저장 영역과 연결된 비트라인 또는 워드라인의 저항 성분을 기반으로 페일 예측 정보를 생성할 수 있다. 페일 예측 정보 생성부(131)는 저장 영역에 포함된 메모리 셀들과 연결된 비트라인들 및 워드라인들에 흐르는 전류를 측정하고, 측정된 전류를 기반으로 저항 성분의 값을 판단할 수 있다. 예를 들어, 측정된 전류의 값이 기준 값보다 낮은 경우, 페일 예측 정보 생성부(131)는 저항 성분이 상대적으로 크다고 판단하고, 프로그램 페일 가능성이 상대적으로 높다는 정보를 메모리 컨트롤러(200)에 전달할 수 있다. 측정된 전류의 값이 기준 값과 같거나 큰 경우, 페일 예측 정보 생성부(131)는 저항 성분이 상대적으로 작다고 판단하고, 프로그램 페일 가능성이 상대적으로 낮다는 정보를 메모리 컨트롤러(200)에 전달할 수 있다.
워드라인의 저항 성분이 상대적으로 큰 경우, 워드라인에 동작 전압이 인가될 때 메모리 셀의 문턱 전압이 비정상적으로 상승할 수 있다. 워드라인의 저항 성분이 상대적으로 큰 경우, 워드라인의 저항 성분이 상대적으로 작을 때보다, 메모리 셀의 문턱 전압이 낮은 폭으로 상승할 수 있다. 따라서, 프로그램 페일이 발생할 가능성이 상대적으로 높을 수 있다.
비트라인의 저항 성분이 상대적으로 큰 경우, 비트라인을 프리차지할 때 메모리 셀 스트링의 채널이 비정상적으로 프리차지될 수 있다. 예를 들어, 비선택 스트링의 채널은 프로그램 금지 전압으로 프리차지될 수 있다. 프로그램 금지 전압은 전원 전압(Vcc)일 수 있다. 비트라인의 저항 성분이 상대적으로 큰 경우, 비트라인의 저항 성분이 상대적으로 작을 때보다 비선택 스트링의 채널 전위는 낮은 폭으로 상승할 수 있다. 따라서, 프로그램 페일이 발생할 가능성이 상대적으로 높을 수 있다.
사전 데이터 백업부(221)는 페일 예측 정보를 수신하고, 사전 데이터를 백업할 수 있다. 구체적으로, 사전 데이터 백업부(221)는 대상 영역에 대한 프로그램 동작이 페일될 것이라는 정보를 수신하면, 사전 데이터를 백업할 수 있다. 사전 데이터 백업부(221)는 사전 데이터를 백업하고, 대상 데이터 쓰기부(210)에 컨펌 정보를 전달할 수 있다. 사전 데이터 백업부(221)는 대상 영역에 대한 프로그램 동작이 패스될 것이라는 정보를 수신하면, 대상 데이터 쓰기부(210)에 컨펌 정보를 전달할 수 있다.
대상 데이터 쓰기부(210)는 사전 데이터 백업부(221)로부터 컨펌 정보를 수신하고, 대상 데이터가 대상 영역에 프로그램되도록 메모리 장치(100)를 제어할 수 있다.
사전 데이터 복구부(222)는 대상 영역에 대한 프로그램 동작이 페일되었는지 여부를 기반으로, 사전 데이터를 복구할 수 있다. 구체적으로, 사전 데이터 복구부(222)는 대상 영역에 대한 프로그램 동작이 페일되었는지 확인하기 위하여 상태 리드 커맨드(STATUS READ COMMAND)를 메모리 장치(100)에 전달할 수 있다. 메모리 장치(100)는 상태 레지스터에 저장된 프로그램 페일 여부에 관한 정보를 사전 데이터 복구부(222)에 전달할 수 있다.
대상 영역에 대한 프로그램 동작이 페일되면, 사전 데이터 복구부(222)는 사전 데이터 저장부(230)에 저장된 사전 데이터가 메모리 장치(100)의 제2 저장 영역에 저장되도록 메모리 장치(100)를 제어할 수 있다. 제2 저장 영역은 제1 저장 영역과 같은 존에 포함될 수 있다. 대상 영역에 대한 프로그램 동작이 페일되면, 대상 데이터 쓰기부(210)는 대상 데이터가 제2 저장 영역에 저장되도록 메모리 장치를 제어할 수 있다. 사전 데이터 복구부(222)와 대상 데이터 쓰기부(210)는 사전 데이터와 대상 데이터가 제2 저장 영역에 순차적으로 저장되도록 메모리 장치(100)를 제어할 수 있다. 예를 들어, 사전 데이터는 제2 저장 영역의 제1 서브 영역(sub2_REGION_1)에 저장되고, 대상 데이터는 제2 저장 영역의 제2 서브 영역(sub2_REGION_2)에 저장될 수 있다.
실시 예에 따른 스토리지 장치(50)는 대상 영역에 대한 프로그램 동작을 수행하기 전에 사전 데이터를 미리 백업해둠으로써 사전 영역에 저장된 사전 데이터가 비정상적으로 변경되더라도, 사전 데이터를 복구할 수 있다.
대상 영역에 대한 프로그램 동작이 패스되면, 사전 데이터 복구부(222)는 사전 데이터 저장부(230)를 초기화할 수 있다. 즉, 대상 데이터가 대상 영역에 정상적으로 프로그램된 경우, 사전 데이터 복구부(222)는 백업한 사전 데이터를 삭제할 수 있다. 사전 데이터 저장부(230)를 초기화함으로써, 다음 프로그램 동작 시에 사전 데이터가 백업되는 공간을 확보할 수 있다.
도 9는 실시 예에 따른 사전 데이터 백업부를 설명하기 위한 블록도이다.
도 9를 참조하면, 사전 데이터 백업부(221)는 페일 예측부(223) 및 사전 데이터 리드부(224)를 포함할 수 있다.
페일 예측부(223)는 대상 데이터 쓰기부(210)로부터 컨펌 요청을 수신하고 대상 영역에 대한 프로그램 동작이 페일될지 여부를 확인할 수 있다. 구체적으로, 페일 예측부(223)는 메모리 장치(100)에 페일 체크 커맨드를 전달할 수 있다. 페일 체크 커맨드는 상태 리드 커맨드(STATUS READ COMMAND) 또는 리드 커맨드(READ COMMAND)일 수 있다. 페일 예측부(223)는 메모리 장치(100)에 포함된 페일 예측 정보 생성부(131)로부터 페일 예측 정보를 수신하고, 사전 데이터 리드부(224)에 사전 데이터를 백업하라는 백업 시작 신호를 전달할 수 있다. 구체적으로, 페일 예측 정보가 대상 영역에 대한 프로그램 동작이 페일될 것이라는 정보를 포함하는 경우, 페일 예측부(223)는 사전 데이터 리드부(224)에 백업 시작 신호를 전달할 수 있다. 페일 예측 정보 생성부(131)에 대한 설명은 도 7에서 상술하였으므로 생략한다.
사전 데이터 리드부(224)는 백업 시작 신호를 전달받고, 대상 데이터보다 먼저 프로그램된 사전 데이터를 사전 데이터 저장부(230)에 백업할 수 있다. 구체적으로, 사전 데이터 리드부(224)는 메모리 장치(100)에 리드 커맨드 및 사전 영역에 대응하는 물리 어드레스를 전달할 수 있다. 사전 데이터 리드부(224)는 리드된 사전 데이터를 사전 데이터 저장부(230)에 백업할 수 있다.
사전 데이터는 사전 영역에 프로그램된 데이터일 수 있다. 사전 영역과 대상 영역은 같은 존에 포함될 수 있다. 사전 영역과 대상 영역은 같은 저장 영역에 포함될 수 있다. 실시 예에서, 사전 영역은 제1 저장 영역에 포함된 서브 영역일 수 있다. 사전 영역과 대상 영역은 서로 다른 서브 영역일 수 있다. 사전 데이터 리드부(224)는 사전 데이터를 백업한 이후 대상 데이터 쓰기부(210)에 컨펌 정보를 전달할 수 있다. 컨펌 정보는 대상 데이터에 대한 프로그램 동작을 허락하는 정보일 수 있다.
실시 예에 따른 사전 데이터 백업부(221)는 대상 영역에 대한 프로그램 동작의 페일 가능성이 높을 때 사전 데이터를 백업함으로써, 사전 데이터를 백업하기 위해 소요되는 시간을 효율적으로 관리할 수 있다.
도 10은 사전 데이터 복구부를 설명하기 위한 블록도이다.
도 10을 참조하면, 사전 데이터 복구부(222)는 페일 정보 요청부(225) 및 사전 데이터 쓰기부(226)를 포함할 수 있다.
페일 정보 요청부(225)는 대상 영역에 대한 프로그램 동작이 페일되었는지 여부를 확인할 수 있다. 구체적으로, 대상 영역에 대한 쓰기 동작이 페일되었는지에 대한 페일 정보를 요청하는 커맨드를 메모리 장치(100)에 제공하고, 메모리 장치(100)로부터 페일 정보를 획득할 수 있다. 예를 들어, 페일 정보 요청부(225)는 대상 영역에 대한 프로그램 동작이 페일되었는지 확인하기 위하여 상태 리드 커맨드(STATUS READ COMMAND)를 메모리 장치(100)에 전달할 수 있다. 메모리 장치(100)는 상태 레지스터에 저장된 쓰기 동작이 페일되었는지에 대한 페일 정보를 사전 데이터 복구부(222)에 전달할 수 있다.
사전 데이터 쓰기부(226)는 대상 영역에 대한 프로그램 동작이 페일되면, 사전 데이터 저장부(230)에 저장된 사전 데이터가 메모리 장치(100)의 제2 저장 영역에 저장되도록 메모리 장치(100)를 제어할 수 있다. 제2 저장 영역은 제1 저장 영역과 같은 존에 포함될 수 있다. 대상 영역에 대한 프로그램 동작이 페일되면, 대상 데이터 쓰기부(210)는 대상 데이터가 제2 저장 영역에 저장되도록 메모리 장치를 제어할 수 있다. 사전 데이터 쓰기부(226)와 대상 데이터 쓰기부(210)는 사전 데이터와 대상 데이터가 제2 저장 영역에 순차적으로 저장되도록 메모리 장치(100)를 제어할 수 있다. 예를 들어, 사전 데이터는 제2 저장 영역의 제1 서브 영역(sub2_REGION_1)에 저장되고, 대상 데이터는 제2 저장 영역의 제2 서브 영역(sub2_REGION_2)에 저장될 수 있다.
대상 영역에 대한 프로그램 동작이 패스되면, 사전 데이터 쓰기부(226)는 사전 데이터 저장부(230)를 초기화할 수 있다. 즉, 대상 데이터가 대상 영역에 정상적으로 프로그램된 경우, 사전 데이터 쓰기부(226)는 백업한 사전 데이터를 삭제할 수 있다. 사전 데이터 저장부(230)를 초기화함으로써, 다음 프로그램 동작 시에 사전 데이터가 백업되는 공간을 확보할 수 있다.
실시 예에 따른 스토리지 장치(50)는 대상 영역에 대한 프로그램 동작이 페일되어 사전 영역에 저장된 사전 데이터가 비정상적으로 변경되더라도, 미리 백업해놓은 사전 데이터를 메모리 장치(100)에 다시 프로그램함으로써, 호스트(300)로부터 사전 데이터를 다시 수신하지 않더라도 사전 데이터를 복구할 수 있다.
도 11은 스토리지 장치의 동작 방법을 설명하는 순서도이다.
도 11을 참조하면, S1101 단계에서, 스토리지 장치(50)는 사전 데이터를 제1 저장 영역에 포함된 사전 영역에 프로그램할 수 있다. 사전 영역은 제1 저장 영역에 포함된 복수의 서브 영역 중 어느 하나의 영역일 수 있다. 사전 영역은 호스트(300)로부터 수신된 존 식별자에 의해 특정되는 존에 포함된 영역일 수 있다.
S1103 단계에서, 스토리지 장치(50)는 사전 영역에 프로그램된 사전 데이터를 사전 데이터 백업부(221)로 백업할 수 있다. 구체적으로, 메모리 컨트롤러(200)는 메모리 장치(100)에 리드 커맨드와 사전 영역에 대응하는 어드레스를 전달하고, 사전 영역에서 리드된 데이터를 사전 데이터 백업부(221)에 저장할 수 있다.
S1105 단계에서, 스토리지 장치(50)는 대상 데이터를 제1 저장 영역에 포함된 대상 영역에 프로그램할 수 있다. 대상 데이터에 대응하는 논리 어드레스는 사전 데이터에 대응하는 논리 어드레스와 연속적일 수 있다. 대상 영역은 사전 영역과 동일한 존에 포함될 수 있다. 대상 영역은 사전 영역과 동일한 저장 영역에 포함될 수 있다. 대상 영역은 사전 영역과 서로 다른 서브 영역일 수 있다. 대상 영역 및 사전 영역에 저장될 데이터의 논리 어드레스 범위는 호스트(300)의 요청에 의해 미리 설정될 수 있다.
일 실시 예에서, 제1 저장 영역은 제1 피지컬 워드라인에 연결된 메모리 셀들을 포함할 수 있다. 제1 피지컬 워드라인은 복수의 로지컬 워드라인과 공통으로 연결될 수 있다. 사전 영역 및 대상 영역은 복수의 로지컬 워드라인 중 어느 하나의 워드라인과 연결된 메모리 셀들을 포함할 수 있다.
다른 실시 예에서, 제1 저장 영역은 메모리 블록일 수 있다. 사전 영역 및 대상 영역은 메모리 블록에 포함된 페이지일 수 있다.
S1107 단계에서, 스토리지 장치(50)는 사전 데이터 저장부에 백업된 사전 데이터를 제2 저장 영역에 프로그램할 수 있다. 일 실시 예에서, 제2 저장 영역은 제2 피지컬 워드라인에 연결된 메모리 셀들을 포함할 수 있다. 다른 실시 예에서, 제2 저장 영역은 제1 저장 영역과 서로 다른 메모리 블록일 수 있다.
도 12는 사전 데이터의 백업을 설명하기 위한 순서도이다.
도 12를 참조하면, S1201 단계에서, 스토리지 장치(50)는 대상 영역에 대한 프로그램 동작의 페일 가능성을 판단할 수 있다. 구체적으로, 스토리지 장치(50)는 대상 영역에 포함된 메모리 셀들과 연결된 비트라인들 또는 워드라인들에 흐르는 전류를 센싱하고, 센싱된 전류와 기준 전류를 비교할 수 있다. 스토리지 장치(50)는 비교 결과를 기반으로 대상 영역에 대한 프로그램 동작의 페일 가능성을 판단할 수 있다. 예를 들어, 센싱된 전류의 값이 기준 값보다 낮은 경우, 스토리지 장치(50)는 프로그램 동작이 페일될 가능성이 상대적으로 높다고 판단할 수 있다. 센싱된 전류의 값이 기준 값과 같거나 큰 경우, 스토리지 장치(50)는 프로그램 동작이 페일될 가능성이 상대적으로 낮다고 판단할 수 있다.
워드라인의 저항 성분이 상대적으로 큰 경우, 워드라인에 동작 전압이 인가될 때 메모리 셀의 문턱 전압이 비정상적으로 상승할 수 있다. 워드라인의 저항 성분이 상대적으로 큰 경우, 워드라인의 저항 성분이 상대적으로 작을 때보다, 메모리 셀의 문턱 전압이 낮은 폭으로 상승할 수 있다. 따라서, 프로그램 페일이 발생할 가능성이 상대적으로 높을 수 있다.
비트라인의 저항 성분이 상대적으로 큰 경우, 비트라인을 프리차지할 때 메모리 셀 스트링의 채널이 비정상적으로 프리차지될 수 있다. 예를 들어, 비선택 스트링의 채널은 프로그램 금지 전압으로 프리차지될 수 있다. 프로그램 금지 전압은 전원 전압(Vcc)일 수 있다. 비트라인의 저항 성분이 상대적으로 큰 경우, 비트라인의 저항 성분이 상대적으로 작을 때보다 비선택 스트링의 채널 전위는 낮은 폭으로 상승할 수 있다. 따라서, 프로그램 페일이 발생할 가능성이 상대적으로 높을 수 있다.
S1203 단계에서, 스토리지 장치(50)는 대상 영역에 대한 프로그램 동작이 페일될 가능성이 상대적으로 높은 경우, S1205 단계로 진행하고, 대상 영역에 대한 프로그램 동작이 페일될 가능성이 상대적으로 낮은 경우, S1207 단계로 진행할 수 있다.
S1205 단계에서, 스토리지 장치(50)는 사전 영역에 프로그램된 사전 데이터를 사전 데이터 저장부에 백업할 수 있다. 즉, 대상 영역에 대한 프로그램 동작이 페일되면 사전 영역에 저장된 사전 데이터가 비정상 데이터로 변경될 수 있으므로, 스토리지 장치(50)는 대상 영역에 대한 프로그램 동작이 수행되기 전에 사전 데이터를 백업할 수 있다.
S1207 단계에서, 스토리지 장치(50)는 대상 데이터를 제1 저장 영역에 포함된 대상 영역에 프로그램할 수 있다.
도 13은 사전 데이터의 복구를 설명하기 위한 순서도이다.
도 13을 참조하면, S1301 단계에서, 스토리지 장치(50)는 대상 영역에 대한 프로그램 동작의 페일 여부를 확인할 수 있다. 예를 들어, 마지막 프로그램 루프에서 프로그램 검증이 페일되었는지 여부를 확인할 수 있다. 프로그램 동작의 페일 여부는 센싱 회로(126)가 출력하는 패스 또는 페일 신호에 의해 결정될 수 있다.
S1303 단계에서, 프로그램 동작이 페일된 경우, 스토리지 장치(50)는 S1305 단계를 진행하고, 프로그램 동작이 패스된 경우, 스토리지 장치(50)는 S1311 단계를 진행할 수 있다.
S1305 단계에서, 사전 데이터가 사전 데이터 저장부(230)에 백업된 경우, 스토리지 장치(50)는 S1309 단계를 진행하고, 사전 데이터가 사전 데이터 저장부(230)에 백업되지 않은 경우, 스토리지 장치(50)는 S1307 단계를 진행할 수 있다.
S1309 단계에서, 스토리지 장치(50)는 사전 데이터 저장부(230)에 백업된 사전 데이터를 제2 저장 영역에 프로그램할 수 있다. 일 실시 예에서, 제2 저장 영역은 제2 피지컬 워드라인에 연결된 메모리 셀들을 포함할 수 있다. 다른 실시 예에서, 제2 저장 영역은 제1 저장 영역과 서로 다른 메모리 블록일 수 있다.
S1307 단계에서, 스토리지 장치(50)는 사전 영역에 저장된 사전 데이터의 변경 여부를 확인할 수 있다. 구체적으로, 스토리지 장치(50)는 사전 영역에서 리드된 사전 데이터에 포함된 0의 개수 또는 1의 개수가 미리 설정된 개수와 다른지 여부를 확인할 수 있다.
스토리지 장치(50)는 사전 영역에 저장된 사전 데이터가 변경된 경우, 호스트(300)에 사전 데이터를 요청할 수 있다. 구체적으로, 스토리지 장치(50)에는 사전 데이터가 백업되지 않았으므로, 사전 데이터를 복구하기 위해 호스트(300)에 사전 데이터를 요청할 수 있다.
S1311 단계에서, 스토리지 장치(50)는 사전 데이터 저장부(230)를 초기화할 수 있다. 구체적으로, 스토리지 장치(50)는 사전 데이터 저장부(230)에 백업된 사전 데이터를 삭제할 수 있다. 스토리지 장치(50)는 사전 데이터 저장부(230)를 초기화함으로써, 다음 프로그램 동작 시에 다른 사전 데이터가 백업되는 공간을 확보할 수 있다.
도 14는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 14를 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 15는 본 발명의 실시 예에 따른 스토리지 장치가 적용된 SSD(Solid State Drive) 시스템을 예시적으로 보여주는 블록도이다.
도 15를 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호(SIG)를 주고받고, 전원 커넥터(3002)를 통해 전원(PWR)을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
실시 예에서, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호(SIG)는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호(SIG)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원(PWR)을 입력받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들을 포함할 수 있다.
도 16은 본 발명의 실시 예에 따른 스토리지 장치가 적용된 사용자 시스템을 보여주는 블록도이다.
도 16을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 도 1을 참조하여 설명된 스토리지 장치(50)와 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 스토리지 장치
100: 메모리 장치
200: 메모리 컨트롤러
300: 호스트
210: 대상 데이터 쓰기부
220: 사전 데이터 관리부
230: 사전 데이터 저장부
131: 페일 예측 정보 생성부

Claims (20)

  1. 제1 저장 영역 및 제2 저장 영역을 포함하는 메모리 장치를 제어하는 메모리 컨트롤러에 있어서,
    상기 메모리 장치로부터 리드된 데이터를 임시로 저장하는 사전 데이터 저장부;
    상기 제1 저장 영역에 포함된 서브 영역들 중 어느 하나의 영역인 대상 영역에 호스트로부터 수신된 데이터를 저장하는 쓰기 동작을 수행하도록 상기 메모리 장치를 제어하는 대상 데이터 쓰기부; 및
    상기 쓰기 동작이 수행되기 전에 상기 제1 저장 영역에 포함된 서브 영역들 중 상기 대상 영역 이외의 서브 영역들에 저장된 사전 데이터를 상기 사전 데이터 저장부에 저장하고, 상기 쓰기 동작이 페일된 경우 상기 사전 데이터 저장부에 저장된 데이터를 상기 제2 저장 영역에 저장하도록 상기 메모리 장치를 제어하는 사전 데이터 관리부;를 포함하는 메모리 컨트롤러.
  2. 제1항에 있어서, 상기 사전 데이터 관리부는,
    상기 메모리 장치로부터 상기 쓰기 동작의 페일 가능성을 나타내는 정보인 페일 예측 정보를 획득하고, 상기 페일 예측 정보를 기초로 상기 사전 데이터가 상기 사전 데이터 저장부에 백업되도록 상기 메모리 장치를 제어하는 메모리 컨트롤러.
  3. 제2항에 있어서, 상기 페일 예측 정보는,
    상기 대상 영역과 연결된 비트라인 또는 워드라인을 통해 흐르는 전류를 기초로 결정되는 메모리 컨트롤러.
  4. 제2항에 있어서, 상기 사전 데이터 관리부는,
    상기 페일 예측 정보를 기반으로, 상기 대상 데이터가 상기 제1 저장 영역에 저장되기 전에 상기 사전 데이터를 상기 사전 데이터 저장부에 백업하는 사전 데이터 백업부; 및
    상기 대상 영역에 대한 프로그램 동작의 페일 여부를 기반으로, 백업된 상기 사전 데이터가 상기 제2 저장 영역에 저장되도록 상기 메모리 장치를 제어하는 사전 데이터 복구부;를 포함하는 메모리 컨트롤러.
  5. 제4항에 있어서, 상기 사전 데이터 백업부는,
    상기 메모리 장치에 상기 페일 예측 정보를 요청하는 커맨드를 제공하는 페일 예측부; 및
    상기 페일 예측 정보를 기반으로 상기 대상 영역 이외의 영역들에 저장된 사전 데이터를 리드하는 커맨드를 상기 메모리 장치에 제공하는 사전 데이터 리드부;를 포함하는 메모리 컨트롤러.
  6. 제5항에 있어서, 상기 사전 데이터 복구부는,
    상기 메모리 장치에 상기 대상 영역에 대한 쓰기 동작이 페일되었는지에 대한 페일 정보를 요청하는 커맨드를 제공하는 페일 정보 요청부; 및
    상기 페일 정보를 기반으로, 상기 사전 데이터 저장부를 초기화하거나 상기 사전 데이터가 상기 제2 저장 영역에 저장되도록 상기 메모리 장치를 제어하는 사전 데이터 쓰기부;를 포함하는 메모리 컨트롤러.
  7. 제1항에 있어서, 상기 사전 데이터 저장부는, 휘발성 메모리로 구성되는 메모리 컨트롤러.
  8. 제1항에 있어서, 상기 제1 저장 영역 및 상기 제2 저장 영역은 서로 다른 메모리 블록인 메모리 컨트롤러.
  9. 제1항에 있어서, 상기 제1 저장 영역 및 상기 제2 저장 영역에 저장될 데이터의 논리 어드레스들은 상기 호스트의 요청에 의해 미리 설정되는 메모리 컨트롤러.
  10. 제1 저장 영역 및 제2 저장 영역을 포함하는 메모리 장치; 및
    상기 제1 저장 영역에 포함된 서브 영역들 중 어느 하나의 영역인 대상 영역에 대해 수행될 쓰기 동작의 페일 가능성을 기초로, 상기 대상 영역 이외의 서브 영역들에 저장된 사전 데이터를 백업한 뒤 상기 쓰기 동작을 수행하고, 상기 쓰기 동작이 페일된 경우 백업된 사전 데이터를 상기 제2 저장 영역의 제1 서브 영역에 저장하도록 상기 메모리 장치를 제어하는 메모리 컨트롤러;를 포함하는 스토리지 장치.
  11. 제10항에 있어서, 상기 메모리 컨트롤러는,
    상기 제1 저장 영역에 포함된 서브 영역들 중 어느 하나의 영역인 대상 영역에 대한 상기 쓰기 동작이 페일될 가능성을 나타내는 페일 예측 정보를 상기 메모리 장치로부터 획득하는 페일 예측부;
    상기 페일 예측 정보를 기반으로 상기 제1 저장 영역에 포함된 서브 영역들 중 상기 대상 영역 이외의 영역에 저장된 데이터를 백업하는 사전 데이터 리드부; 및
    상기 대상 영역에 대상 데이터가 저장되도록 상기 메모리 장치를 제어하는 대상 데이터 쓰기부;를 포함하는 스토리지 장치.
  12. 제11항에 있어서, 상기 메모리 장치는,
    상기 서브 영역들과 연결된 비트라인 또는 워드라인에 흐르는 전류와 기준 전류를 비교하고, 비교 결과에 따라 상기 페일 예측 정보를 생성하는 스토리지 장치.
  13. 제11항에 있어서, 상기 대상 데이터 쓰기부는,
    상기 대상 영역에 대한 프로그램 동작이 페일되면 상기 대상 데이터가 상기 제2 저장 영역의 제2 서브 영역에 프로그램되도록 상기 메모리 장치를 제어하는 스토리지 장치.
  14. 제13항에 있어서,
    상기 대상 영역에 대한 프로그램 동작이 페일되면 상기 제1 저장 영역에 포함된 서브 영역들 중 상기 대상 영역 이외의 영역에 저장된 사전 데이터가 상기 제2 저장 영역의 상기 제1 서브 영역에 저장되도록 상기 메모리 장치를 제어하는 사전 데이터 쓰기부;를 더 포함하는 스토리지 장치.
  15. 제10항에 있어서, 상기 제1 저장 영역은,
    피지컬 워드라인에 연결되는 메모리 셀들을 포함하는 스토리지 장치.
  16. 제15항에 있어서,
    상기 피지컬 워드라인은 복수의 로지컬 워드라인들과 연결되고,
    상기 제1 저장 영역에 포함된 서브 영역들은,
    상기 복수의 로지컬 워드라인들 각각에 연결되는 메모리 셀들을 포함하는 스토리지 장치.
  17. 제1 저장 영역 및 제2 저장 영역을 포함하는 메모리 장치 및 상기 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 스토리지 장치의 동작 방법에 있어서,
    상기 제1 저장 영역에 포함된 서브 영역들 중 어느 하나의 영역인 사전 영역에 사전 데이터를 저장하는 단계;
    상기 제1 저장 영역에 포함된 서브 영역들 중 상기 사전 영역에 후속하여 프로그램되는 대상 영역에 대한 쓰기 동작의 페일 가능성을 판단하는 단계;
    상기 페일 가능성을 기반으로 상기 사전 영역에 저장된 사전 데이터를 백업하는 단계; 및
    상기 대상 영역에 대한 쓰기 동작이 페일된 경우, 백업된 사전 데이터를 상기 제2 저장 영역에 저장하는 단계;를 포함하는 스토리지 장치의 동작 방법.
  18. 제17항에 있어서,
    상기 대상 영역에 대상 데이터를 저장하는 상기 쓰기 동작을 수행하는 단계;
    상기 쓰기 동작이 페일되었는지 여부를 판단하는 단계; 및
    상기 쓰기 동작이 페일되었다는 정보에 응답하여, 백업된 상기 사전 데이터 및 상기 대상 데이터를 상기 제2 저장 영역에 프로그램하는 단계;를 더 포함하는 스토리지 장치의 동작 방법.
  19. 제17항에 있어서, 상기 페일 가능성을 판단하는 단계는,
    상기 대상 영역과 연결된 비트라인 또는 워드라인에 흐르는 전류와 기준 전류를 비교하는 단계; 및
    상기 비교 결과를 기반으로 상기 쓰기 동작의 페일 가능성을 판단하는 단계;를 포함하는 스토리지 장치의 동작 방법.
  20. 제17항에 있어서,
    상기 제1 저장 영역은, 피지컬 워드라인에 연결되는 메모리 셀들을 포함하고,
    상기 피지컬 워드라인은 복수의 로지컬 워드라인들과 연결되고,
    상기 제1 저장 영역에 포함된 서브 영역들은,
    상기 복수의 로지컬 워드라인들 각각에 연결되는 메모리 셀들을 포함하는 스토리지 장치의 동작 방법.
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