KR19980071663A - 스캔시험용 플립플롭회로 - Google Patents

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Abstract

개시된 내용은, 제어신호(SC1)가 일방의 레벨로 설정된 경우, 제어신호(CLK)로 동기해서 데이터신호(D)를 래치하여 출력하고, 그리고 제어신호(CLK)가 타방의 레벨로 설정된 경우, 제어신호(SC1)로 동기해서 스캔인데이터신호(SIN)를 래치하여 출력하는 제 1래치회로와, 제어신호(SC2)가 일방의 레벨로 설정된 경우, 제어신호(CLK)로 동기해서 제 1래치회로에서의 출력을 래치하여 출력하고, 그리고 제어신호(CLK)가 타방의 레벨로 설정된 경우, 제어신호(SC2)로 동기해서 제 1래치회로의 출력을 래치하여 출력하는 제 2래치회로를 포함하는 스캔시험용플립플롭회로에 관한 것이다. 이러한 방식으로, 데이터신호 및 스캔인데이터신호를 위한 하나의 래치회로를 공통으로 사용하는 것에 의해, 회로의 면적이 삭감되며, 또한 스캔시프트동작과 스캔노말동작의 양경우에 2위상클럭으로 작동하는 것에 의해 스캔시험시에 스큐보정이 필요하지 않게된다.

Description

스캔시험용 플립플롭회로
본 발명은 반도체집적회로에 내장되는, 스캔시험방식의 의한 시험을 가능하게 하는 스캔플립플롭회로에 관한 것이다.
근래에는, 반도체집적회로의 회로규모가 증대하는 경향이 있다. 또한, 가산기, 승산기, 램, 롬 또는 이와 유사한 것들과 같은 다양한 기능들을 가진 회로들이 반도체집적회로에 내장되고 있다.
이러한 반도체회로에서는, 입력신호는 반도체집적회로의 다수의 기능회로를 경유해서 출력되므로, 동작불량이 발생하는 경우, 어느 기능회로에서 동작불량이 발생하는가를 추정하는 것이 어렵다.
그래서, 다수의 기능회로가 내장된 반도체집적회로에서는, 예를 들면, 정상적인 플립플롭의 전부 또는 일부가 스캔플립플롭으로 치환되며, 스캔시험방식에 의한 시험이 이 스캔플립플롭에 소정의 데이터를 설정하여 회로동작을 검증한다. 이러한 반도체집적회로에서는, 통상동작시는, 시스템전체를 제어하는 시스템클럭으로 동기해서 회로를 동작시키나, 반대로, 스캔시험동작시에는, 스캔플립플롭은, 스캔시험용데이터(스캔인데이터) 또는 이전의 기능회로의 출력을 입력하고, 보지하고, 출력하여, 각각의 기능회로의 논리동작의 시험을 가능하게 하고 있다.
스캔시험을 수행하는 이런 종류의 회로는 스캔플립플롭회로(이하에서 SFF라 약칭한다)로 일반적으로 알려져있으며, 도 1에 도시되어있다.
이 회로는 제 1∼제 3의 3개의 래치회로로 구성된다. 제 1래치회로(114)에서는, 데이터신호(D)가 데이터신호입력단자(H01)로, 그리고 제어신호(CLK)가 제어신호입력단자(H02)로 각각 공급되며, 데이터신호(D)를 이 제어신호(CLK)로 동기해서 래치하며, 그리고 데이터신호출력단자(Q01)로부터 출력신호를 출력한다. 트랜스퍼게이트(91 및 92)에는 인버터(110)의 출력(P01) 및 인버터(111)의 출력(P02)이 각각 접속된다.
제 2래치회로(115)에서는, 스캔인데이터신호(SIN)가 데이터신호입력단자(H03)으로, 제어신호(SC1)가 제어신호입력단자(H04)로 각각 공급되며, 스캔인데이터신호(SIN)를 이 제어신호(SC1)로 동기해서 래치하고, 그리고 데이터신호출력단자(Q03)으로부터 제 2출력신호를 출력한다. 트랜스퍼게이트(93 및 94)에는 제어신호입력단자(H04)와 인버터(112)의 출력(P03) 모두가 접속된다.
다음으로, 제 3래치회로(116)는 제 1래치회로(114)의 데이터출력단자(Q01)가 접속되는 트랜스퍼게이트(95), 제 2래치회로(115)의 데이터출력단자(Q03)가 접속되는 트랜스퍼게이트(96), 및 그 외에 트랜스퍼게이트(97 및 98)로 구성된다. 이것들 중에서, 트랜스퍼게이트(95 및 97)에는, 제 1래치회로(114)에서 사용한 것들과 비슷한 출력들(P01 및 P02)이 각각 접속되며, 그리고 트랜스퍼게이트(96 및 98)에는 제어신호(SC2)가 입력되는 제어신호입력단자(H05)와 인버터(113)의 출력(CB1)이 각각 접속된다. 제 3래치회로(116)는, 제어신호(SC2)가 낮은 레벨로 설정될 때는, 제 1래치회로(114)의 출력신호를 제어신호(CLK)로 동기해서 래치하여, 데이터신호출력단자(N01∼N03)에서 출력신호를 출력한다. 또한, 제어신호(CLK)가 낮은 레벨로 설정될 때는, 제 3래치회로(116)가 제 2래치회로(115)의 출력신호를 제어신호(SC2)로 동기해서 래치하여, 데이터신호출력단자(N01∼N03)에서 출력신호를 출력한다.
상술한 바와 같이, 종래의 SFF회로는 3개의 래치회로를 포함한다. 이 SFF회로가 소정의 크기의 기판을 가진 게이트배열상으로 조합될 때, 2개의 트랜스퍼게이트당 1개의 셀, 제 3래치회로의 출력버퍼들(102 및 105) 각각에 대해 1개의 셀, 그 외의 2개의 인버터에 대해 1개의 셀이 필요하다. 따라서, 도 1에 도시되는 회로는 12.5개의 셀 또는 실질로는 약 13개의 셀로 구성된다.
다음으로, 상기 회로의 스캔시험동작을 도 1 및 도 2에 도시되는 제어신호들의 파형도와 관련하여 설명하기로 한다.
먼저, 스캔시프트동작은 다음과 같다. 모든 연속적인 회로가 레지스터구조의 SFF를 형성하기 위해 배열되며, 스캔인데이터가 외부로부터 입력되어 SFF로 기입되며, 그리고 SFF의 데이터가 외부로 출력된다.
제 2래치회로(115)에서는, 우선, 제어신호(SC1)에 0(낮은 레벨)이 입력되기 때문에 트랜스퍼게이트(93)가 닫힌다. 이 후, 제어신호(SC1)가 1(높은 레벨)로 변화해서 트랜스퍼게이트(93)가 열리고 데이터(SIN)가 취입된다. 그리고 나서 제어신호(SC1)가 0으로 변화하고, 트랜스퍼게이트(93)가 닫히며 트랜스게이트(94)가 열리고, 데이터(SIN)가 래치된다.
상기 동작시, 제 3래치회로(116)에서는, 제어신호(CLK)가 0이기 때문에, 트랜스퍼게이트(95)는 닫히고, 트랜스퍼게이트(97)는 열린다. 또, 제어신호(SC2)에 0이 입력되는 동안은, 트랜스퍼게이트(96)는 닫힌다. 그리고 나서, 제어신호(SC2)가 1로 변화하고, 트랜스퍼게이트(96)가 열리며, 제 2래치회로(115)의 출력신호를 입력한다. 다시 제어신호(SC2)가 0으로 변화할 때, 트랜스퍼게이트(96)가 닫히고 트랜스퍼게이트(98)가 열리며, 그리고 나서 입력된 신호를 래치하여, 출력단자로부터 출력한다.
이러한 방식의 종래의 SFF는, 스캔시프트동작시에, SC1 및 SC2의 2위상 클럭으로 동작한다.
다음으로, 스캔노말동작에 관하여 설명하기로 한다. 스캔노말동작은, SFF의 출력값을 이용해서 반도체집적회로(SFF이외의 부분)의 혼합회로를 동작시키며, 그 결과를 SFF에 기입하는 것을 지시한다.
제 3래치회로(116)에서는, 제어신호(SC2)에 0이 입력되기 때문에, 트랜스퍼게이트(96)가 닫히고, 트랜스퍼게이트(98)가 열린다. 그리고 제어신호(CLK)에 0이 입력되어있는 동안에, 트랜스퍼게이트(91 및 97)가 열리고, 트랜스퍼게이트(92 및 95)가 닫히며, 이전 사이클의 값을 출력한다.
다음으로 제어신호(CLK)가 1로 변화하면, 트랜스퍼게이트(92 및 95)가 열리고, 트랜스퍼게이트(91 및 97)가 닫히며, 입력값이 제 1래치회로(114)에서 래치되어, 제 3래치회로(116)로 전해지고 그곳에서 출력된다.
그리고 제어신호(C)가 0으로 변화하면, 트랜스퍼게이트(91 및 97)가 열리고, 트랜스퍼게이트(92 및 95)가 닫히며, 입력값이 제 3래치회로(116)에서 래치되어, 그곳에서 출력된다.
즉, 스캔노말동작시에 있어서는, CLK의 1위상클럭으로 동작한다.
이와 같은 종래회로에서는, 스캔시프트동작시는, SC1 및 SC2의 2위상 클럭으로 동작하고, 스캔노말동작시는, CLK의 1위상클럭으로 동작한다. 또한, 사용자모드시는, 종래의 회로가 통상의 플립플롭으로서 동작하기 때문에, 이 때도 CLK의 1위상클럭으로서 동작한다.
스캔회로를 집적회로에 내장한 경우, 가장 어려운 문제는, 통상회로에 스캔회로를 내장하면 내장된 회로의 면적이 증가한다는 것이다. 예를 들어 통상회로가 소정의 크기를 가지는 기판을 사용하여 형성될 수 있음에도 불구하고, 내장된 스캔회로를 가지는 회로가 통상회로보다 더 큰 기판을 사용하여 형성될 것이므로, 결과적으로 비용이 증가한다. 이 스캔회로는, 제어회로, 동시동작제어회로, SFF로 대별되지만, 이중에서 회로의 면적에 가장 영향을 주는 것은 SFF이다, 그래서, SFF의 면적을 최소화하는 것이 중요하다.
또, 회로의 스캔동작에 1위상클럭을 사용하면, 회로의 정상동작을 위해 클럭스큐를 보정할 필요가 있다. 이 클럭스큐는, 배선지연등에 의한 클럭의 지연이다. 근래에, 클럭스큐를 보정하기위해, CTS를 사용하는 방법이 많이 사용되고 있다. CTS는, 간단히 설명하면, 클럭배선의 도중에 버퍼를 설치하거나, 또는 클럭배선의 길이 및 모양을 배열하여서 클럭스큐를 균일하게 하는 것이다. 이 CTS의 상세한 설명은, LSI LOGIC LSA 500K, Preliminary Design Manual, Chapter 8에 기재되어 있다. 그러나, CTS의 이용에 의해 스큐가 삭감된다고 하더라고, 동시에 많은 플립플롭이 동작하고, 전원노이즈의 영향으로 스캔시프트동작을 곤란하게 만든다.
또 사용자가 복수의 클럭을 사용하고 그 클럭의 파형이 서로 다른 경우에는, 스캔노말동작시에 있어서, 1위상클럭을 사용하는 모든 SFF의 클럭단자에 동일한 파형이 입력되며, 그래서 래칭이 일어나지 않고 데이터가 누설되기 때문에 회로가 정상적으로 동작하지 않는다.
스캔시험에서는, 플립플롭(FFs)이 SFFs에 의해 치환되는데, 회로의 모든 설계가 완료된후, 치환이 주로 일어나기 때문에, 사용자 논리부에서의 시간-지연(time-delay)이 변화지 않는 것이 중요하다, 그러나, SFFs가 통상의 FFs에 스캔기능을 부가하는 것에 의해 형성되고, 시간-지연의 재조절이 재배치후에 사용자회로를 위해 필요하기 때문에, 시간-지연이 많은 경우에 변화한다.
본 발명은, 3개의 래치회로를 필요로 하는 상술한 종래의 것과는 대조적으로, 각각의 신호에 대해 2개의 래치회로를 사용하는 대신, 데이터신호(D)와 스캔인데이터신호(SIN)를 래치하는 1개의 래치회로를 공통으로 사용하는 것에 의해, 반도체집적회로용 기판의 면적을 감소할 수 있는 스캔시험용플립플롭회로를 제공하는 것을 목적으로 한다.
또한, 본 발명은, 스캔시프트동작시와 스캔노말동작시에 2위상클럭으로 스캔시험을 동작시키고, 이 2위상클럭간의 시간차이를 적절한 길이로 설정하는 것에 의해, 스캔동작을 보증하기 위해 필요한 스큐의 영향을 무시할 수 있는 스캔시험용플립플롭회로를 제공하는 것을 목적으로 한다.
도 1은 종래기술에 의한 스캔플립플롭회로를 나타내는 회로도이며,
도 2는 도 1에 도시된 종래기술의 동작시의 파형도이며,
도 3은 본 발명에 의한 스캔플립플롭회로의 개략적인 구조를 나타내는 블록도이며,
도 4는 도 3의 제 1래치회로의 래치부의 회로도이며,
도 5는 도 3의 제 2래치회로의 래치부의 회로도이며,
도 6a는 도 3의 제 1래치회로의 입력데이터스위치부의 회로도이며,
도 6b는 도 3의 제 1래치회로의 또 다른 입력데이터스위치부의 회로도이며,
도 7은 도 3의 제 2래치회로의 입력데이터스위치부의 회로도이며,
도 8은 본 발명에 따른 일실시예의 구조를 나타내는 회로도이며,
도 9는 도 8에 도시된 일실시예의 동작시의 파형도이다.
부호의 설명
80, 114 제 1래치회로
81, 115 제 2래치회로
D 입력되는 데이터신호
SIN 입력되는 스캔인데이터신호
C, SC1, SC2, SCK 제어신호
Q, QB 출력되는 데이터신호
SOUT 출력되는 스캔출력데이터신호
본 발명에 의하면, 스캔플립플롭은, 제 1 또는 제 2데이터신호를 래치하는 제 1래치회로와, 제 1래치회로에서 래치한 래치신호를 래치하여 출력하는 제 2래치회로를 포함한다.
상기 제 1래치회로에는, 제 1데이터신호가 공급되는 제 1데이터입력단자와, 제 2데이터신호(스캔인데이터신호)가 공급되는 제 2데이터입력단자와, 제 1제어신호가 공급되는 제 1제어신호입력단자와, 제 2제어신호가 공급되는 제 2제어신호입력단자 및 래치된 신호를 출력하는 데이터신호출력단자가 구비된다. 이 제 1래치회로는, 제 2제어신호가 일정한 레벨로 설정될 때, 제 1제어신호로 동기해서 제 1데이터신호를 래치하고 이 신호를 데이터신호출력단자로 출력하며, 또한, 제 1제어신호가 일정한 레벨로 설정된 경우, 제 2제어신호로 동기해서 제 2데이터신호를 래치하고 이 신호를 데이터신호출력단자로 출력한다.
상기 제 2래치회로에는, 데이터신호출력단자로부터의 래치신호가 공급되는 제 3데이터신호입력단자와, 제 3제어신호가 공급되는 제 3제어신호입력단자와, 제 1제어신호가 공급되는 제 4제어신호입력단자 및 제 1래치회로로부터의 래치신호를 출력하는 적어도 하나의 데이터신호출력단자가 구비된다. 이 제 2래치회로는, 제 3제어신호가 일정한 레벨로 설정된 경우, 제 3제어신호로 동기해서 래치신호를 래치하여, 적어도 하나의 데이터신호출력단자로 출력한다.
특별히, 본 발명에서는, 트랜스퍼게이트의 수를 삭감하기위해 제 2래치회로에서 제 1제어신호 및 제 3제어신호의 낸드(NAND)에 의해 획득된 제어신호를 사용하는 것에 의해, 기판의 면적이 감소되며, 또한 스캔노말시에 이 회로는 2위상클럭으로 동작한다.
또한, 본 발명에서는, 어떠한 스캔시험용 블록(소자)도 통상의 사용자 회로용 입력과 출력간의 배선에 첨가되지 않기 때문에, 사용자모드와 스캔시험동작이 동일한 동작속도에서 연속적으로 실행될 수 있다.
이하에서 본 발명에 따른 SFF의 일실시예를 설명하기로 한다. 도 3은 본 실시예에 의한 SFF의 블록도를 나타내며, 도 4∼7은 도 3의 블록도에서의 회로부분을 각각 나타낸다. 본 실시예에서는, 도 3에 도시되듯이, 하나의 래치회로가 데이터신호(D) 및 데이터신호(SIN)을 래치하기 위해 공통으로 사용되므로, 이 SFF의 래치회로는 두 개의 회로인; 제 1래치회로(80)와 제 2래치회로(81)를 포함한다. 다음에, 제 1 및 제 2래치회로를 각각 설명하기로 한다.
도 4는 제 1래치회로(80)의 래치부를 나타낸다. 이 래치부는, 인버터(68 및 74)와 트랜스퍼게이트(62 및 64)를 포함한다. 이러한 트랜스퍼게이트(62 및 64)는, 도 8에 도시되듯이, 제어신호(CLK 및 SC1)의 입력회로에 접속된다. 트랜스퍼게이트(64)는, 제어신호(SC1)가 0으로 설정된 경우는 스루(through)동작을 수행하며, 제어신호(SC1)가 1로 설정된 경우는 단절동작을 수행한다. 또, 트랜스퍼게이트(62)는, 제어신호(CLK)가 1로 설정된 경우 스루동작을 수행하고, 제어신호(CLK)가 0으로 설정된 경우 단절동작을 수행한다. 그리고, 트랜스퍼게이트(62)의 출력이 인버터(68)의 입력에 귀환된다.
도 5은 제 2래치회로(81)의 래치부를 나타낸다. 이 래치부는, 인버터(69 및 71)및 트랜스퍼게이트(66)를 포함한다. 이 트랜스퍼게이트(66)는, 도 8에 도시되듯이, 제어신호(CLK) 및 제어신호(SC2)의 입력회로에 접속된다. 이 트랜스퍼게이트(66)는, 제어신호(CLK 및 SC2)가 입력되는 낸드(NAND)(78)가 1을 출력한 경우 스루동작을 수행하나, 낸드(NAND)(78)가 0을 출력하는 경우는 단절동작을 수행한다. 그리고, 트랜스퍼게이트(66)의 출력이 인버터(69)의 입력에 귀환된다.
도 6a 및 6b는 입력데이터(D)와 스캔인데이터(SIN)의 제 1래치회로(80)의 스위치부를 각각 나타낸다. 이러한 스위치부는, 래치부와 비숫하게, 제어신호(CLK 및 SC1)의 입력회로에 접속된다. 이 입력데이터(D)의 스위치부는, 제어신호(CLK)가 0으로 설정된 경우 스루동작을 수행하며, 제어신호(CLK)가 1로 설정된 경우 단절동작을 수행하는 트랜스퍼게이트(61)를 포함된다. 또한, 스캔인데이터(SIN)의 스위치부는, 제어신호(SC1)가 1로 설정된 경우 스루동작을 수행하며, 제어신호(SC1)가 0으로 설정된 경우 단절동작을 수행하는 트랜스퍼게이트(63)를 포함한다.
도 7은 제 2래치회로(81)의 입력데이터의 스위치부를 나타낸다. 이 스위치부도, 래치부와 비슷하게, 제어신호(CLK 및 SC2)의 입력회로에 접속된다. 이 스위치부는, 제어신호입력회로의 낸드(NAND)(78)가 0을 출력한 경우 스루동작을 수행하며, 낸드(NAND)(78)가 1을 출력한 경우 단절동작을 수행하는 트랜스퍼게이트(65)를 포함한다.
도 8은 상기의 도 4∼7에 도시한 회로가 내장된 일반적인 회로도를 나타낸다. 동도에 있어서는, 도 1의 종래의 것과 동일한 크기를 가진 게이트배열을 고려한 경우에는, 2개의 트랜스퍼게이트당 1셀, 각각의 출력버퍼(70 및 72)당 1셀, 그 외에 2개의 인버터당 1셀이 필요하며, 그리고 1개의 낸드(NAND)(78)당 1셀이 필요하며: 그래서, 도 8의 회로는 11셀로 구성된다.
도 9는 스캔시프트동작, 스캔노말동작 및 사용자모드시의 파형을 나타낸다. 먼저, 스캔시프트동작에 관하여 설명한다.
제 1래치회로(80)에서는, 제어신호(CLK 및 SC1)에 1과 0이 각각 입력되기 때문에, 트랜스퍼게이트(61 및 63)는 닫힌다. 그 후, 제어신호(SC1)가 0이 되면, 트랜스퍼게이트(63)가 열리고 스캔인데이터신호(SIN)가 취입된다. 그리고 제어신호(SC1)가 0이 되며, 트랜스퍼게이트(63)가 닫히고 트랜스퍼게이트(64)가 열린다. 이 시점에서, 제어신호(CLK)는 1이고 트랜스퍼게이트(62)가 열리기 때문에, 스캔인데이터신호(SIN)가 래치된다.
상기 동작시, 제 2래치회로(81)에서는, 우선 제어신호(CLK)가 1이고, 제어신호(SC2)가 0이기 때문에, 트랜스퍼게이트(65)는 닫히며; 그리고 나서, 제어신호(SC2)가 1로 변화하고, 트랜스퍼게이트(65)가 열리며, 제 1래치회로(80)로부터 출력을 입력한다. 다음으로, 다시 제어신호(SC2)가 0으로 변화하고, 트랜스퍼게이트(65)가 닫히며, 그리고 트랜스퍼게이트(66)가 열리며; 그래서 입력신호값을 래치하여, 출력한다.
상술한 바와 같이, 본 실시예에 따른 SFF는 스캔시프트동작시에 2위상클럭(SC1 및 SC2)으로 동작한다.
다음으로, 스캔노말동작에 관하여 설명한다.
제 1래치회로(80)에서는, 우선, 제어신호(CLK) 및 제어신호(SC1)에 1과 0이 각각 입력되기 때문에, 트랜스퍼게이트(61 및 63)가 닫힌다. 이 후, 제어신호(CLK)가 0이 되며, 트랜스퍼게이트(61)가 열리고 데이터신호(D)가 취입된다. 그리고 나서 제어신호(CLK)가 1이 되며, 트랜스퍼게이트(61)가 닫히고 트랜스퍼게이트(62)가 열린다. 이 때, 제어신호(SC1)가 0이고 트랜스퍼게이트(64)가 열리기 때문에, 데이터신호(D)가 래치된다.
이 동작시, 제 2래치회로(81)에서는, 제어신호(CLK)로서 1, 0 및 1이 연속적으로 입력되지만, 제어신호(SC2)에는 0이 입력되기 때문에, 트랜스퍼게이트(65)가 닫히며; 그리고 나서 제어신호(SC2)가 1로 변화하고, 트랜스퍼게이트(65)가 열리며, 제 1래치회로(80)로부터 출력을 입력한다. 다음으로, 다시 제어신호(SC2)가 0으로 변화하여 트랜스퍼게이트(65)가 닫히며, 그리고 트랜스퍼게이트(66)가 열리며; 그래서 입력신호값을 래치하여, 출력한다.
이런 방법으로, 본 실시예에 따른 SFF는 스캔노말동작시도 2위상클럭(CLK 및 SC2)으로 동작한다.
즉, 본 발명에 의한 SFF는 스캔시험시에 있어서 항상 2위상클럭으로 동작한다. 본 발명에 의한 SFF가 사용자모드에 있어서는 종래와 비슷하게 1위상클럭으로 동작하는 것이 주목된다.
다음으로, 사용자모드에 관해 설명하기로 한다.
제 1래치회로(80)에서는, 우선, 제어신호(SC1)에 0이 입력되기 때문에, 트랜스퍼게이트(63)가 닫히고 트랜스퍼게이트(64)는 열린다. 이 후, 제어신호(CLK)가 0이 되기 때문에, 트랜스퍼게이트(61)가 열리고 트랜스퍼게이트(62)는 닫힌다. 즉, 데이터(D)가 제 1래치회로(80)로부터 출력으로서 출력되며; 그리고 나서 제어신호(CLK)가 1이 되며, 트랜스퍼게이트(61)가 닫히고 트랜스퍼게이트(62)가 열리며, 그리고 데이터신호(D)가 래치되어, 출력된다. 다음으로, 다시 제어신호(CLK)가 0으로 변화하고 트랜스퍼게이트(61)가 열리고 트랜스퍼게이트(62)가 닫힌다.
제 2래치회로(81)에서는, 우선 제어신호(SC2) 및 제어신호(CLK)에 1과 0이 각각 입력되기 때문에, 트랜스퍼게이트(65)가 닫히며 그리고 트랜스퍼게이트(66)가 열린다. 즉, 이전 사이클에서의 데이터가 래치되어 출력되며, 그리고 나서 제어신호(CLK)가 1로 변화하여, 트랜스퍼게이트(65)가 열리고 트랜스퍼게이트(66)가 닫히며, 그리고 제 1래치회로(80)의 출력이 입력되고 제 2래치회로(81)의 출력으로서 출력된다. 다음으로, 다시 제어신호(CLK)가 0으로 변화하기 때문에, 트랜스퍼게이트(65)가 닫히고 트랜스퍼게이트(66)가 열리며, 이 데이타가 래치되어 제 2래치회로(81)로부터 출력된다.
이런 방식으로, 사용자모드는 1위상클럭(CLK)으로 동작된다.
상술한 바와 같이, 본 발명에 의해, 데이터신호(D) 및 스캔인데이터신호(SIN)를 래치하는 하나의 래치회로를 공통으로 사용하는 것에 의해, 하나의 래치회로를 절약할수 있다. 다시 말해서, 회로를 구성하는 셀수의 삭감이 스캔용플립플롭의 면적을 삭감시킬수 있기 때문에, 집적된 스캔회로에 기인한 집적회로의 면적이 삭감될 수 있다.
또한, 본 발명에 의한 SFF는, 스캔시프트동작 및 스캔노말동작시에 2위상으로 동작하며: 그래서 2위상클럭간의 시간간격을 스큐의 영향을 무시할 수 있는 길이로 설정하는 것에 의해 스캔동작시의 스큐보정이 필요치않게된다.

Claims (6)

  1. 제 1 또는 제 2데이터신호를 래치하는 제 1래치회로; 및 상기 제 1래치회로에서 래치된 래치신호를 래치해서 출력하는 제 2래치회로를 포함하며,
    상기 제 1래치회로에는, 상기 제 1데이터신호가 공급되는 제 1데이터입력단자와, 상기 제 2데이터신호가 공급되는 제 2데이터입력단자와, 제 1제어신호가 공급되는 제 1제어신호입력단자와, 제 2제어신호가 공급되는 제 2제어신호입력단자 및 상기 래치신호를 출력하는 데이터신호출력단자가 구비되며, 그리고 상기 제 2제어신호가 일정한 레벨로 설정된 경우, 상기 제 1제어신호로 동기해서 상기 제 1데이터신호를 래치하여 이 신호를 상기 데이터신호출력단자로 출력하며, 상기 제 1제어신호가 일정한 레벨로 설정된 경우, 상기 제 2제어신호로 동기해서 상기 제 2데이터신호를 래치하여 이 신호를 상기 데이터신호출력단자로 출력하고
    상기 제 2래치회로에는, 상기 데이터신호출력단자로부터의 상기 래치신호가 공급되는 제 3데이터신호입력단자와, 제 3제어신호가 공급되는 제 3제어신호입력단자와, 상기 제 1제어신호가 공급되는 제 4제어신호입력단자 및 상기 제 1래치회로로부터의 상기 래치신호를 출력하는 적어도 하나의 데이터신호출력단자가 구비되며, 그리고 상기 제 1제어신호가 일정한 레벨로 설정된 경우, 상기 제 3제어신호로 동기해서 상기 래치신호를 래치해서 이 신호를 상기 적어도 하나의 데이터신호출력단자로 출력하는 스캔시험용플립플롭회로.
  2. 제 1항에 있어서, 상기 제 1래치회로가, 상기 제 3제어신호가 일정한 레벨로 설정된 경우, 상기 제 1제어신호의 하강/상승에 동기해서 상기 래치신호를 래치하여 이 신호를 상기 데이터신호출력단자로 출력하며, 그리고 상기 제 2래치회로가, 상기 제 3제어신호가 일정한 레벨로 설정된 경우, 상기 제 1제어신호의 상승/하강에 동기해서 상기 래치신호를 래치하여 이 신호를 적어도 하나의 데이터신호출력단자로 출력하는 것을 특징으로 하는 스캔시험용플립플롭회로.
  3. 제 1항에 있어서, 상기 제 1래치회로가, 상기 제 2제어신호가 제 1논리 레벨로 설정된 경우, 상기 제 1제어신호가 제 1논리 레벨로 변화한 때의 상기 제 1데이터신호를 래치하며, 그리고 상기 제 1제어신호가 제 2논리 레벨로 설정된 경우, 상기 제 2제어신호가 제 2논리 레벨로 변화한 때의 상기 제 2데이터신호를 래치하는 것을 특징으로 하는 스캔시험용플립플롭회로.
  4. 제 1항에 있어서, 상기 제 2래치회로가, 상기 제 1제어신호가 제 2논리 레벨로 설정된 경우, 상기 제 3제어신호가 상기 제 2논리 레벨로 변화한 때의 상기 래치신호를 래치하는 것을 특징으로 하는 스캔시험용플립플롭회로.
  5. 제 3항에 있어서, 상기 제 1래치회로는, 제 1인버터와, 상기 제 1인버터를 경유해서 상기 제 1데이터입력단자에 접속되는 제 1스위치부와, 상기 제 2데이터입력단자에 접속되는 제 2스위치부 및 제 1래치부를 포함하며:
    상기 제 1스위치부는, 상기 제 1제어신호가 상기 제 1논리 레벨인 경우 전류경로를 스루(through)하게하고, 상기 제 1제어신호가 상기 제 2논리 레벨인 경우 전류경로를 단절시키며, 상기 제 2스위치부는, 상기 제 2제어신호가 상기 제 2논리 레벨인 경우 전류경로를 스루하게하고, 상기 제 2제어신호가 상기 제 1논리 레벨인 경우 전류경로를 단절시키며,
    그리고 상기 제 1래치부는, 상기 제 2제어신호가 상기 제 1논리 레벨인 경우 전류경로를 스루하게하고, 상기 제 2제어신호가 상기 제 2논리 레벨인 경우 전류경로를 단절시키는 제 1수단과, 상기 제 1제어신호가 상기 제 2논리 레벨인 경우 전류경로를 스루하게하고, 상기 제 1제어신호가 상기 제 1논리 레벨인 경우 전류경로를 단절시키는 제 2수단, 제 2인버터 및 제 3인버터를 포함하며,
    상기 제 2스위치부 및 상기 제 1수단의 출력 모두와 상기 제 2수단의 입력이 제 1접점에서 접속되며, 상기 제 1스위치부 및 상기 제 2수단의 출력 모두와 상기 제 2인버터의 입력이 제 2접점에서 접속되며, 상기 제 2인버터의 출력, 상기 데이터신호출력단자 및 상기 제 3인버터의 입력이 제 3접점에서 접속되며, 그리고 상기 제 3인버터의 출력이 상기 제 1수단의 입력에 접속되는 것을 특징으로 하는 스캔시험용플립플롭회로.
  6. 제 4항에 있어서, 상기 제 2래치회로는, 상기 제 3데이터신호입력단자에 접속되는 제 3스위치부 및 제 2래치부를 포함하며,
    상기 제 3스위치부는, 상기 제 1제어신호 및 상기 제 3제어신호의 두 입력을 가지는 낸드(NAND)의 출력이 상기 제 1논리 레벨인 경우 전류경로를 스루하게하고, 상기 낸드(NAND)출력이 상기 제 2논리 레벨인 경우에는 전류경로를 단절시켜며,
    상기 제 2래치부에는, 상기 낸드(NAND)출력이 상기 제 2논리레벨인 경우 전류경로를 스루하게하고, 상기 낸드(NAND)출력이 상기 제 1논리 레벨인 경우 전류경로를 단절시키는 제 3수단, 제 4인버터 및 제 5인버터를 포함하며,
    상기 제 3스위치부 및 상기 제 3수단의 출력 모두와 상기 제 4인버터의 입력이 제 4접점에서 접속되며, 상기 제 4인버터의 출력과 상기 제 5인버터의 입력이 제 5접점에서 접속되며, 상기 제 5인버터의 출력과 상기 제 3수단의 입력이 제 6접점에서 접속되며, 상기 제 5접점 및 상기 제 6접점이 개별적으로 적어도 하나의 상기 데이터신호출력단자에 접속되는 것을 특징으로 하는 스캔시험용플립플롭회로.
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