KR19990055152A - 반도체 소자의 콘택플러그 형성방법 - Google Patents

Abstract

본 발명은 도핑된 비정질 실리콘과 실리콘 산화막의 식각선택비를 1:1로 조절할 수 있는 암모니아/과산화수소수 혼합용액, 오존이 주입되는 불산수용액 및 불산과 과산화수소수의 혼합용액을 사용하여 콘택 플러그로 사용되는 실리콘막을 식각함으로써, 평탄화된 구조를 얻을 수 있고, 식각잔류 및 실리콘 결함을 제거하며, CMP 공정시 발생하는 슬러리 등으로 인한 불순물 및 파티클 등의 발생을 막을 수 있다.

Description

반도체 소자의 콘택플러그 형성방법

본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 DRAM의 캐패시터에 있어서 캐패시터 하부전극을 형성하기 위한 콘택플러그 형성 후 실리콘 산화막과 실리콘의 식각선택비를 이용한 식각 및 세정방법에 관한 발명이다.

일반적으로, 콘택플러그를 형성하는데 있어서, 콘택홀내에 전극박막을 매립한 후, 그 콘택홀내에 전극박막만을 남긴채 콘택홀 상부의 전극을 제거하는 방법으로는 플라즈마 건식식각 방법을 이용한 에치백 공정과 CMP(chemical Mechanical Polishing) 공정을 이용한 연마방법이 있다.

종래의 콘택플러그 형성방법을 도1 내지 도3을 통하여 살펴보면 다음과 같다.

먼저, 제1도는 아이솔레이션 공정을 진행하고 워드라인 및 비트라인과 같은 전도막(1), 실리콘 산화막(2), 콘택홀 형성 후, 콘택플러그용의 도핑된 비정질 실리콘막(3)을 증착하여 전도막(1)과 콘택을 이룬 상태의 단면도를 개략적으로 도시한 도면이다. 일반적으로, 층간 절연막으로 사용되는 상기 실리콘 산화막(2)은 CVD(chemical vapor deposition)방법에 의한 MTO(middle temperature oxide)막 등으로 이루어지게 된다.

도1과 같은 구조에서 콘택플러그를 형성하기 위하여, 도2에 도시된 바와 같이, 도핑된 비정질 실리콘막(3)을 증착하고 플라즈마 건식식각방법 혹은 CMP 공정을 이용하여 에치백 공정을 진행한다.

그러나, 상기 플라즈마 건식식각방법은 식각정도를 조절하기 어렵고 도핑된 비정질 실리콘막과 실리콘 산화막의 식각선택비가 크기 때문에, 비정질 실리콘막 식각공정에서 도2에 도시된 바와 같은 단차(A)가 발생하게 된다.

또한, CMP 공정을 이용하는 경우, 도핑된 비정질 실리콘막과 층간 절연막인 CVD 실리콘 산화막과의 제거율(removal rate) 차이로 인하여 도3에서와 같이 콘택 경계면이 움푹패여(B) 평탄화되지 않는 문제점이 있다. 더욱이, 식각공정후 진행되는 세정공정시, 불산세정으로 층간절연막으로 사용된 실리콘 산화막이 일정양 식각되어 평탄화의 문제가 더욱 심화되며, CMP 공정으로 인한 파티클의 발생이나 CMP의 슬러리로부터 발생하는 메탈성분의 불순물 등이 문제가 되므로 후속 세정공정이 필수적으로 요구되고 있다. 그러나, 이러한 별도의 세정공정을 수행하여도 평탄화의 문제점은 여전히 존재하게 된다.

상기 문제점을 해결하기 위하여 안출된 본 발명은 도핑된 비정질 실리콘과 실리콘 산화막의 식각선택비를 1:1로 조절하여 실리콘막으로 구성된 플러그를 형성시 발생되는 단차발생을 억제함으로써 평탄화를 용이하게 이룰 수 있는 반도체 소자의 콘택플러그 형성방법을 제공하는데 그 목적이 있다.

또한, 본 발명은 실리콘막의 콘택플러그 형성시 발생되는 불순물 및 금속오염물 발생을 억제함으로써 소자의 신뢰도를 향상시킬 수 있는 반도체 소자의 콘택플러그 형성방법을 제공하는데 그 목적이 있다.

도1은 콘택홀에 도핑된 실리콘막이 증착된 단면을 나타낸 콘택플러그 형성 단면도.

도2는 종래의 플라즈마 건식식각 방법을 이용한 콘택플러그 형성 단면도.

도3은 종래의 CMP공정을 이용한 콘택플러그 형성 단면도.

도4는 본 발명에 따른 평탄화된 콘택플러그 형성 단면도.

도5는 암모니아/과산화수소수 혼합용액에 대한 실리콘막 및 산화막의 식각률을 도시한 그래프.

도6은 불산과 과산화수소수를 혼합한 수용액에 대한 산화막의 식각률을 도시한 그래프.

* 도면의 주요부분에 대한 부호의 설명

1 : 전도막 2 : 산화막

3 : 실리콘막

상기 목적을 달성하기 위하여 본 발명은, 반도체의 콘택플러그 형성방법에 있어서, 제1 전도막 상에 실리콘 산화막을 도포하고 상기 제1 전도막의 일부영역을 노출시키는 콘택홀을 형성하여 상기 제1 전도막과 접속되는 실리콘막을 전체구조 상부에 증착하는 단계; 및 상기 실리콘막을 암모니아/과산화수소수 혼합용액을 이용하여 상기 실리콘막을 식각하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

본 발명은, 반도체의 콘택플러그 형성방법에 있어서, 제1 전도막 상에 실리콘 산화막을 도포하고 상기 제1 전도막의 일부영역을 노출시키는 콘택홀을 형성하여 상기 제1 전도막과 접속되는 실리콘막을 전체구조 상부에 증착하는 단계; 및 오존이 주입되는 불산수용액을 이용하여 상기 실리콘막을 식각하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

또한, 본 발명은, 반도체의 콘택플러그 형성방법에 있어서, 제1 전도막 상에 실리콘 산화막을 도포하고 상기 제1 전도막의 일부영역을 노출시키는 콘택홀을 형성하여 상기 제1 전도막과 접속되는 실리콘막을 전체구조 상부에 증착하는 단계; 및 불산과 과산화수소수의 혼합용액을 이용하여 상기 실리콘막을 식각하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 제1 실시예를 상세히 설명하면 다음과 같다.

본 발명의 제1 실시예에 따른 콘택플러그 형성방법은 도1의 도핑된 비정질 실리콘막(3) 식각시 암모니아/과산화수소수용액을 이용한 식각방법을 이용한다.

도1까지 진행된 웨이퍼에 대하여, 암모니아, 과산화수소수, 초순수를 2:1:5 ∼ 3:1:5의 부피 비로 섞은 60℃∼80℃의 수용액(이하 고농도 암모니아 수용액)으로 식각공정을 수행한다. 상기 고농도 암모니아 수용액을 이용한 도핑된 비정질 실리콘막(이하, 실리콘막이라 칭함)(2)과 실리콘 산화막(이하, 산화막이라 칭함)(3)의 식각률은 제5도에서 도시한 바와 같다.

즉, 콘택플러그용으로 증착된 실리콘막(2)을 고농도 암모니아 수용액으로 식각하여 산화막(3)이 드러나게 되면은, 상기 실리콘막(2)과 산화막(3)의 식각선택비가 1:1∼2:1 범위이기 때문에 층간절연막의 손실을 최소화하면서 상기 실리콘막(2)을 식각할 수 있다. 이후 고농도 암모니아 수용액으로 인한 실리콘막(2) 표면의 자연산화막 및 금속불순물의 제거를 위하여 100:1∼200:1(초순수:불산)로 희석시킨 불산수용액으로 10초 동안 세정을 수행함으로써 제4도와 같이 평탄화된 구조를 얻을 수 있다.

본 발명의 제2 실시예에 따른 콘택플러그 형성방법은 도1의 실리콘막(3) 식각시 오존가스를 주입한 불산수용액(또는, 오존불산)을 이용한 식각방법을 이용한다.

도1까지 진행된 웨이퍼에 대하여, 불산수용액에 오존가스를 주입을 조절하면서 실리콘막(3)을 식각한 후, 오존가스의 주입을 정지하고 상기 불산수용액으로 실리콘막(3)의 세정공정을 수행한다.

즉 도2와 같은 공정 완료후, 5∼10ppm의 오존가스를 100:1∼200:1(초순수:불산)의 불산수용액에 균일한 농도로 연속적으로 주입시켜 상기 콘택플러그용 실리콘막(2)을 식각한 후, 상기 오존가스의 유입을 정지하고, 불산수용액 만으로의 세정공정을 진행함으로써, 층간절연막의 손실을 최소화하면서 실리콘막(3) 상의 자연산화막 및 불순물을 세정한다.

이어서, 본 발명의 제3 실시예에 따른 콘택플러그 형성방법은 도1의 실리콘막(3) 식각시 불산과 과산화수소수를 혼합한 수용액(이하 불산과수)을 이용한 식각방법을 이용한다.

제6도에서와 같이, 불산과 과산화수소수의 비율을 1:45∼1:50으로 섞을 경우, 실리콘막(3)과 산화막(2)의 식각선택비가 1:1이하로 제어됨을 알 수 있다. 이 비율의 불산과수를 제1도와 같이 완료된 상태에서 처리함으로써 콘택플러그용 비정질 실리콘막(3)을 식각한다. 계속된 식각 공정에서 산화막(2)이 드러날지라도 식각선택비가 1:1이하이므로, 산화막(2)과 실리콘막(3)과의 굴곡 없이 상기 실리콘막(3)을 식각한다. 이후 불산과수의 과산화수소수용액으로 인하여 생성된 실리콘막(3) 상의 자연산화막을 100:1(초순수:불산)∼200:1의 불산수용액으로 세정하여 제4도와 같은 평탄화된 콘택플러그를 형성할 수 있다.

전술한 바와 같이, 본 발명에 따른 플러그 형성방법은, 실리콘막과 산화막간의 식각선택비를 약 1:1에 근접하도록 식각용액의 선택 식각비를 조절함으로써, 플러그용으로 증착된 비정질 실리콘과 층간절연막의 실리콘 산화막과의 단차발생을 억제하여 평탄화된 구조를 얻을 수 있다.

또한, 본 발명은 실리콘 식각공정시 종래의 플라즈마를 이용한 건식식각공정을 이용하지 않음으로써 플라즈마에 의한 실리콘 결함층의 유발이 없으며 플라즈마 식각장비로부터 오는 금속성불순물의 유입이 없고 식각잔류물의 발생을 억제 할 수 있다.

더욱이, CMP 공정을 이용할 경우에 발생되는 층간절연막과 비정질 실리콘과의 단차발생을 막을 수 있으며 CMP 공정시 발생하는 슬러리 등으로 인한 불순물 및 파티클 등의 발생을 막을 수 있다.

상기와 같이 이루어지는 본 발명은 플러그용 전도층 식각 공정만으로 평탄화 공정 및 세정 공정을 함께 수행함으로써 반도체 소자의 공정의 단순화 및 신뢰성을 향상시킬 수 있는 효과가 있다.

Claims (10)

1. 반도체의 콘택플러그 형성방법에 있어서,

   제1 전도막 상에 실리콘 산화막을 도포하고 상기 제1 전도막의 일부영역을 노출시키는 콘택홀을 형성하여 상기 제1 전도막과 접속되는 실리콘막을 전체구조 상부에 증착하는 단계; 및

   상기 실리콘막을 암모니아/과산화수소수 혼합용액을 이용하여 상기 실리콘막을 식각하는 단계를 포함하여 이루어지는 방법.
2. 제 1 항에 있어서,

   상기 불산수용액으로 10초 동안 상기 식각된 실리콘막을 세정하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 방법.
3. 제 1 항에 있어서,

   상기 혼합용액은 암모니아, 과산화수소수 및 초순수은 2:1:5 ∼ 3:1:5의 부피로 이루어지는 것을 특징으로 하는 방법.
4. 제 3 항에 있어서,

   상기 혼합용액의 온도는 60℃∼80℃인 것을 특징으로 하는 방법.
5. 반도체의 콘택플러그 형성방법에 있어서,

   제1 전도막 상에 실리콘 산화막을 도포하고 상기 제1 전도막의 일부영역을 노출시키는 콘택홀을 형성하여 상기 제1 전도막과 접속되는 실리콘막을 전체구조 상부에 증착하는 단계; 및

   오존이 주입되는 불산수용액을 이용하여 상기 실리콘막을 식각하는 단계를 포함하여 이루어지는 방법.
6. 제 5 항에 있어서,

   상기 실리콘막 식각후 오존 주입을 중지하고 불산수용액만으로 식각된 상기 실리콘막을 세정하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 방법.

   어서,

   상기 오존이 주입되는 불산수용액은 초순수:불산이 100:1∼200:1의 혼합된 용액에 5∼10pp의 오존가스를 주입시켜 이루어지는 것을 특징으로 하는 방법.
7. 제 5 항에 있어서,

   상기 오존이 주입되는 불산수용액은 초순수:불산이 100:1∼200:1의 혼합된 용액에 5∼10pp의 오존가스를 주입시켜 이루어지는 것을 특징으로 하는 방법.
8. 반도체의 콘택플러그 형성방법에 있어서,

   제1 전도막 상에 실리콘 산화막을 도포하고 상기 제1 전도막의 일부영역을 노출시키는 콘택홀을 형성하여 상기 제1 전도막과 접속되는 실리콘막을 전체구조 상부에 증착하는 단계; 및

   불산과 과산화수소수의 혼합용액을 이용하여 상기 실리콘막을 식각하는 단계를 포함하여 이루어지는 방법.
9. 제 8 항에 있어서,

   상기 100:1∼200:1의 불산수용액(초순수:불산)으로 상기 식각된 실리콘막을 세정하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 방법.
10. 제 8 항에 있어서,

    상기 혼합용액의 불산과 과산화수소수의 비율은 1:45∼1:50으로 이루어지는 것을 특징으로 하는 방법.