KR19990077698A - 자기 정렬 매립형 극판 - Google Patents

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Abstract

실리콘 기판내에 매립형 극판을 형성하는 방법은 실리콘 기판내에 에칭된 깊은 트렌치를 갖는 실리콘 기판을 사용한다. 고농도 도핑된 폴리실리콘층이 트렌치내에 형성된다. 이어서 폴리실리콘층 위로 트렌치내에 질화물층이 형성된다. 폴리실리콘층 및 질화물층을 형성한 후, 폴리실리콘층 및 질화물층은 트렌치의 측벽의 최상부로부터 에칭되고 그로인해 측벽의 최상부에서 실리콘 기판이 노출된다. 측벽의 최상부에서 실리콘 기판을 노출시킨 후, 칼라 산화물층이 측벽의 최상부에서 노출된 실리콘 기판위로 형성되어 에칭 공정에 의해 노출된 폴리실리콘층의 가장자리를 보호한다.

Description

자기 정렬 매립형 극판 {SELF ALIGNED BURIED PLATE}
본 발명은 대체로 집적 회로에 관한 것이다. 더 상세히 말하자면, 본 발명은 실리콘 기판에 형성된 깊은 트렌치(deep trench) 내에 자기 정렬 매립형 극판을 형성하는 방법에 관한 것이다.
실리콘 기판에 에칭된 깊은 트렌치 내에 형성된 매립형 극판 구조는 집적 회로 제조 산업에서 널리 사용된다. 이 매립형 극판 구조는 예를 들어 DRAM과 같은 디바이스 내에서 메로리 저장 노드(nodes)로 사용될 수 있는 트렌치 커패시터와 같은 집적 회로 구성요소를 형성하는데 사용될 수 있다. 그러나, 이 매립형 극판을 제조하는데 사용되는 통상적인 수직 패터닝(patterning) 공정은 비교적 복잡하며, 이하에서 상세히 기술되겠지만 자기 정렬이 되지 않는다. 이 문제들을 더 명확히 설명하기 위해 도 1 내지 도 19를 참조하여 실리콘 웨이퍼 상에 트렌치 커패시터를 형성하는 방법에 대한 종래 기술을 개시하기로 한다.
도 1에서, 깊은 트렌치(102)가 에칭된 실리콘 웨이퍼(100)가 준비된다. 웨이퍼(100)는 통상 실리콘 기판(110)의 상면(108)에 형성된 얇은 패드 산화물층(104)과 패드 질화물층(106)을 가진다. 당해 기술 분야에 공지된 바와 같이, 패드 산화물층(104)은 연속적인 고온 공정 단계들 동안 패드 질화물층(106)이 실리콘 기판(110)으로부터 분리되는 것을 방지하기 위한 응력 감소층(stress relieving layer)으로 작용한다. 통상 약 200Å의 두께를 가진 패드 질화물층(106)은 산화 단계들 같은 연속적인 공정 단계들 동안 기판(110)의 상면(108)에 대한 보호층으로 작용한다.
비록 도면에는 도시되어 있지 않지만, 깊은 트렌치 에칭 공정을 이용하여 웨이퍼(100)에 트렌치(102)가 형성된다. 이를 위해, 패드 질화물층(106) 상에 붕규산 유리(BSG) 하드 마스크층(112)이 인가된다. 다음, BSG 하드 마스크(112)는 레지스트 재료(도시되지 않음)로 패터닝되고, CF4/CF3/아르곤 에천트(etchant)를 사용하는 건식 에칭 공정과 같은 통상적인 하드 마스크 에칭 공정에 의해 에칭된다. 하나 이상의 에칭 공정이 깊은 트렌치(102)가 형성될 영역 상의 BSG 하드 마스크층(112)(및 패드 질화물층(106)과 패드 산화물층(104))을 뚫는다. 레지스트 재료(도시되지 않음)는 하드 마스크(112)를 패터닝하는데 사용된 다음 공지의 레지스트 제거 공정에 의해 제거된다. 다음, HBr/NH3/O2에천트를 사용한 건식 에칭과 같은 적절한 에칭 공정에 의해 깊은 트렌치(102)가 에칭된다. 이 경우에, 깊은 트렌치는 실리콘 기판(11)의 상면(108) 아래로 약 8미크론 정도 에칭되어 트렌치 측벽(114, 116)을 형성한다.
도 2에서, 웨이퍼(100)에 트렌치(102)가 에칭되면, 예를 들어 HF 기체를 사용한 기상(vapor phase) 에칭 공정과 같은 임의의 통상적인 하드 마스크 제거 공정에 의해 BSG 하드 마스크층(112)이 제거된다. 이 시점에서, 깊은 트렌치 내에 매립형 극판 구조를 형성하는데 사용되는 공정 단계들이 시작된다.
도 3에서, 통상적인 매립형 극판 구조를 실제로 형성하는 첫 번째 단계는 패드 질화물층(106)과 트렌치(102)의 상면 상에 비소(arsenic)가 도핑된 실리콘 테트라에틸오르소실리케이트 유리(ASG TEOS)층(118)을 증착하는 것을 포함한다. 이하에서 더 상세히 설명하겠지만, ASG TEOS층(118)은 이어지는 어닐링 단계들 동안 실리콘 기판의 특정 영역에 비소 도핑을 하는데 사용된다. 이 층은 통상적인 화학기상증착(CVD)법을 이용하여 증착될 수 있으며, 통상적으로 예를 들어 약 40-60㎚의 두께로 인가된다.
ASG TEOS층(118)이 인가되면, 이는 패드 질화물층의 상면 및 트렌치(102)의 트렌치 측벽(114, 116)의 특정 최상부로부터 에칭된다. 이 에칭 공정은 도 4 내지 도 7에 도시된 공정 단계들을 이용하여 수행된다.
도 4에서, 웨이퍼(100)에 레지스트 재료(120)가 먼저 인가된다. 이 레지스트 재료는 트렌치(102)를 채우고 웨이퍼(100)의 상면을 레지스트 재료층으로 덮는다. 다음, 도 5에서 레지스트 재료(120)는 트렌치(102) 내에서 원하는 높이까지 에칭되는데, 이 경우에는 트렌치(102)의 바닥 위 약 5.5 내지 6.5 미크론 범위의 높이까지 에칭된다. 이러한 레지스트의 에칭은 트렌치(12)의 측벽(114, 116)의 최상부에서 ASG TEOS층의 부분을 노출시킨다. 이 단계는 통상적인 포토레지스트 에칭 공정을 이용하여 수행된다. 이하에서 더 상세히 설명하겠지만, 이것이 이 공정의 첫번째 수직 패터닝 단계의 높이를 결정하는 단계이다.
레지스트 재료(120)가 원하는 높이까지 에칭되면, ASG TEOS층(118)은 웨이퍼(100)의 상면 및 측벽(114, 116)의 노출부로부터 에칭된다. ASG TEOS층을 에칭, 약간 과에칭(over etch)하는데 통상적으로 예를 들어 BHF 에천트를 사용하는 습식 에칭 공정(wet etch process)이 이용된다. 이 에칭 단계 이후에, ASG TEOS층(118)은 도 6에 도시된 바와 같이 잔류 레지스트의 높이보다 약간 아래로 후퇴된다. 그리고 마지막으로, 통상적인 포토레지스트 제거 공정을 사용하여 잔류 레지스트 재료 부분(120)을 제거함에 의해 이 에칭 공정이 종료된다. 레지스트가 제거되면, 트렌치(120)의 바닥 부분을 덮은 ASG TEOS층(118) 부분만이 남게 된다.
ASG TEOS층에 대한 에칭 공정이 완료되면, 도 8 내지 도 10에 도시된 바와 같이 ASG TEOS층이 어닐된다. 이 어닐링 공정은 트렌치(102)의 바닥 부분을 둘러싸는 실리콘 기판(110) 내에 비소 도핑 영역을 생성한다. 이 비소 도핑 영역이 매립형 극판 구조를 형성한다. 이하에서 설명될 트렌치 커패시터와 같은 특정 경우에는, 이 비소 도핑 영역이 커패시터의 극판 중 하나를 형성한다.
실제 어닐링 단계 이전에, 도 8에 도시된 바와 같이 캡(cap) TEOS층(122)이 웨이퍼(100) 상에 증착되어 트렌치(102)를 덮는다. 캡 TEOS층(122)은 비도핑 TEOS 또는 오존(ozone) TEOS층으로서 비소 도핑 TEOS층(118)이 트렌치 측벽(114, 116)의 상부를 도핑하는 것을 막으며 그리고/또는 도펀트 드라이브 어닐 단계 동안 비소 도펀트가 트렌치로부터 벗어나는 것을 막는다. 캡 TEOS층(122)은 통상적인 CVD법으로 인가되며, 통상 예를 들어 약 400Å의 두께로 인가된다.
캡 TEOS층(122)이 인가된 후에, 웨이퍼(100)가 어닐된다. 어닐링 단계 동안, 온도는 특정 시간 동안 상승된다. 이 특정 경우에는, 온도가 약 30분 동안 약 1050℉로 상승된다. 이 고온은 비소가 ASG TEOS층(118)에서 실리콘 기판(110)의 주변 영역 속으로 이동되도록 하여 트렌치(102)의 바닥 부분를 둘러싸는 실리콘 기판(110) 영역 내에 매립형 극판 구조(124)를 형성한다. 이 공정이 도 9에 도시되어 있다. 어닐링 단계 이후에, 잔류하는 ASG TEOS층(118) 및 캡 TEOS층(122) 부분이 제거된다. 이는 예를 들어 BHF 에천트를 사용하여 예를 들어 습식 에칭 공정과 같은 통상적 공정을 이용하여 수행된다.
상기한 바와 같이 매립형 극판 구조(124)가 형성되면, 도 11 내지 도 15에 도시된 공정 단계들을 사용하여 매립형 극판 구조(124)에 인접한 트렌치 벽 상에 질화물층이 형성된다. 이 질화물층은 트렌치 커패시터에 대해 유전체로 작용한다. 이 커패시터 유전체 형성 공정이 트렌치 커패시터를 형성하는 전체 공정 중 두번째의 수직 패터닝 단계이다. 이하에서 더 상세히 설명되겠지만, 이 두 번째 수직 패터닝 단계는 질화물층의 상부가 매립형 극판 구조(124)에 대해 적절한 높이로 되도록 엄격히 제어되어야 한다. 매립형 극판 구조(124)의 상부에 대해 질화물층의 상부를 위치시키는데 별개의 두가지 수직 패터닝 단계가 사용되기 때문에, 이 층들은 자기 정렬되지 않는다.
도 11에서, 커패시터 유전체를 형성하는 공정이 설명된다. 도 11에 도시된 바와 같이, 질화물층(126)이 웨이퍼(100) 상에 증착되어 트렌치 측벽(114, 116)을 덮는다. 질화물층(126)은 통상적인 저압 CVD 공정을 사용하여 형성되며, 약 7㎚의 두께이다. 질화물층(126)의 질을 향상시키기 위해, 이 단계에서 습식 산화 공정을 사용하여 질화물층(126)을 재산화시킬 수 있다. 이 재산화 단계는 어떠한 구멍도 산소로 채움으로써 질화물층(126)의 어떠한 결함도 감소시키며 질화물층(126)의 유전적 성질도 향상시킨다.
다음, 웨이퍼(100) 상에 비소 도핑 폴리실리콘 재료(128)가 인가되어 도 12에 도시된 바와 같이 트렌치(102)를 채운다. 비소 도핑 폴리실리콘 재료(128)는 통상 성층 공정(layering process)을 사용하여 형성되는데, 전체 층(128)을 형성하기 위해 비도핑 폴리실리콘층이 놓여지고, 다음으로 비소층이 그리고 다른 비도핑 폴리실리콘층이 놓여진다. 도면에 도시된 이들 교호층들은 트렌치(102) 내에 원하는 높이로 에칭된다. 폴리실리콘 재료(128)는 통상 반응물로 SF6를 사용하는 반응성 이온 에칭 공정과 같은 통상적인 건식 에칭 공정으로 에칭된다. 상기 간단히 언급되었지만, 이 에칭 단계는 매우 중요한데, 이는 이미 형성된 매립형 극판 구조(124)에 대한 질화물층의 수직 정렬을 결정하기 때문이다. 따라서, 이 에칭 공정이 도 14에 도시된 바와 같이 매립형 극판 구조(124)의 상부 높이보다 바로 약간 아래까지 폴리실리콘 재료(128)를 제거하는 것이 중요하다. 예를 들어, 이 경우에, 폴리실리콘 재료는 매립형 극판 구조(124)의 최상부보다 약 100㎚ 아래의 높이까지 에칭된다. 만약 이들 두 개의 수직으로 위치설정된 층들이 적절하게 정렬되지 않는다면, 트렌치 커패시터는 그 전하를 적절하게 유지하지 못하게 되어 메모리 셀의 결함을 가져올 수 있다.
폴리실리콘 재료(128)가 적절한 높이로 에칭된 후에, 도 15에 도시된 바와 같이, 질화물층(126) 및 어떠한 노출된 재산화 질화물도 웨이퍼(100)의 상면 및 트렌치 측벽(114, 116)의 최상부로부터 에칭된다. 이 단계는 예를 들어 HF-글리세롤 에천트를 사용하여 예를 들어 습식 에칭 공정과 같은 통상적인 질화물 에칭 공정을 사용한다. 이 질화물 에칭 단계는 트렌치 측벽(114, 116)의 최상부에서 실리콘 기판(100)을 노출시키고, 트렌치 커패시터용 질화물 유전체층을 형성하는 공정을 완료한다.
트렌치 커패시터 형성에서의 다음 공정은 트렌치 측벽(114, 116)의 노출된 최상부 상에 보호 산화물층을 형성하는 공정이다. 이 경우에, 보호 산화물층은 도 16 내지 도 18에 도시된 단계들을 사용하여 형성되는 2층 구조이다. 보호 산화물층은 트렌치 측벽(114, 116)의 최상부에서 노출된 실리콘 기판(100)을 덮고, 지화물층(126)의 노출된 가장자리를 덮고, 이어지는 공정 단계에서 추가될 부가적 비소 도핑 폴리실리콘 재료뿐 아니라 이미 트렌치(102)에 존재하는 비소 도핑 폴리실리콘(128)으로부터 매립형 극판 구조(124)를 절연시킨다. 부가적으로, 보호 산화물층을 형성에 관한 고온 단계들은 비소 도핑 폴리실리콘 재료(128)를 혼합하는데도 사용된다.
먼저, 도 16에서, 보호 산화물층을 형성하는 첫 번째 단계는 칼라(collar) 산화물 형성 단계의 수행을 포함한다. 이는 얇은 칼라 산화물층(130)을 형성하기 위해 건식 산화 공정과 같은 통상적 칼라 산화 공정을 사용함에 의해 이루어진다. 칼라 산화물층(130)은 노출된 트렌치 측벽(114, 116) 최상부 상에 형성된다. 그러나, 칼라 산화 단계 동안 폴리실리콘 재료(128)의 상면도 노출되므로, 도 16에 도시된 바와 같이 칼라 산화물층(130)은 폴리실리콘 재료(128)의 상부에도 형성된다. 이 경우에 칼라 산화물 증착층(132)은 약 30㎚ 내지 45㎚ 범위의 두께로 증착된다. 두께는 웨이퍼(100)의 위치에 따라 변하는데, 이는 웨이퍼의 윤곽이 변하기 때문이다. 예를 들어, 칼라 산화물 증착층(132)은 웨이퍼(100)의 상면 상에서는 약 45㎚의 두께이며 트렌치 측벽(114, 116) 상에서는 약 30㎚의 두께이다. 칼라 산화물 증착층(132)은 플라즈마 강화 TEOS 공정과 같은 통상적인 칼라 산화물 증착 공정을 이용하여 인가된다. 이 경우에, 이 단계는 약 1000℉의 온도에서의 20분간의 어닐링을 포함한다. 고온 칼라 산화 단계에 대해 상기한 바와 같이, 이 고온 어닐 단계는 또한 비소 도핑 폴리실리콘 재료(128)가 되는 폴리실리콘과 비소를 혼합한다.
보호 산화층 형성의 최종 단계는 도 18에 도시되어 있다. 이 단계는 폴리실리콘 재료(128)의 상부 및 웨이퍼(100)의 상부로부터 칼라 산화물층을 에칭하는 것을 포함한다. 칼라 산화물층을 에칭하는데에는 CHF3/He/O2에천트를 사용하는 건식 에칭 공정과 같은 통상적인 산화물 에칭 공정이 사용된다. 이 에칭 단계는 중요한데, 이는 실질적으로 모든 칼라 산화물층(130, 132)이 트렌치(102) 내의 폴리실리콘 재료(128) 상부로부터 확실히 제거되도록 하는 것이 중요하기 때문이다. 만약 모든 칼라 산화물 재료가 제거되지 않으면 바로 아래에 설명되는 바와 같이 트렌치(102) 바닥의 비소 도핑 폴리실리콘 재료(128)와 재료(128)의 상부 상에 놓여 지는 비소 도핑 폴리실리콘 재료 사이에 전기 저항을 일으킬 수 있다. 이 전기 저항은 트렌치 커패시터의 적절한 기능을 방해할 수 있다.
트렌치 측벽(114, 116) 최상부에 보호 산화물층이 형성되면, 트렌치 커패시터를 형성하는 최종 단계는 도 19에 도시된 바와 같이 트렌치(102)의 남은 채워지지 않은 부분을 채우도록 다른 비소 도핑 폴리실리콘 재료(128)층을 인가하는 단계이다. 비소 도핑 폴리실리콘 재료(128)에 대해 상기 설명된 바와 같이 동일한 다층 방식으로 비소 도핑 폴리실리콘층(134)이 인가될 수 있다. 이 경우라면, 비소와 폴리실리콘이 다음 공정 단계에서 혼합될 것이며, 이는 설명을 생략한다.
상기 설명된 공정은 매립형 극판 구조(124), 질화물 유전체층(126), 및 커패시터의 제 2 극판으로 작용하는 비소 도핑 폴리실리콘 재료(128)로 구성된 트렌치 커패시터를 생성한다. 비소 도핑 폴리실리콘 재료(134)는 재료(128)에 의해 형성된 제 2 극판을 충전하기 위한 전기적 경료를 제공한다. 비록 이 전체 공정이 유용한 트렌치 커패시터를 생성하기는 하지만, 상기 설명된 종래 기술 상의 공정에 있어서는 몇가지 단점들이 있다.
먼저, 상기한 바와 같이, 커패시터의 여러 요소들의 수직 위치설정을 결정하는 두 개의 수직 패터닝단계가 있다. 첫 번째 수직 패터닝 단계는 도 5에 가장 잘 도시되어 있다. 이 단계는 트렌치 내에 매립형 극판 구조(124)의 상부가 위치될 높이를 결정한다. 두 번째 수직 패터닝 단계는 도 14에 가장 잘 도시되어 있다. 이 단계는 트렌치 내에 질화물 유전체층(126)의 상부가 위치될 높이를 결정하는 단계이다. 이 단계는 트렌치 내에 보호 산화물층(130, 132)의 바닥 가장자리가 수직으로 위치될 높이를 결정하기도 한다. 매립형 극판 구조(124)의 상부의 수직 위치와 질화물 유전체층(126)의 상부의 수직 위치가 두 개의 별개의 공정 단계에서 결정되기 때문에, 이 전체 공정이 자기 정렬을 이루지 못한다. 다시 말해, 이들 두 개의 수직 패터닝 단계들은 이들 두 층들이 적절히 정렬되도록 매우 엄밀하게 제어되어야만 한다. 이는 어려운 공정이며, 이런 방법의 사용으로는 트렌치 커패시터 제조 비용이 커지게 된다. 이들 수직 층들이 적절히 정렬되지 않으면, 커패시터가 그 전하를 적절하게 유지할 수 없어서 결함있는 커패시터로 될 수 있다.
다른 단점으로서, 상기 설명된 공정은 다수의 개별 공정 단계들을 포함하는 복합 공정이다. 이 다수의 공정들은 그 자체로 공정을 비용 및 시간 낭비적으로 만든다. 예를 들어, 상기 설명된 공정은 다수의 고온 어닐 단계들을 포함한다. 이들 단계들은 더 많은 이용가능한 온도 경비를 소비하며, 시간 소비적이며, 따라서 제조 공정의 작업처리량을 감소시켜 공정을 더욱 고가로 만든다.
더욱이, 상기한 바와 같이, 칼라 산화 단계는 중요한데, 이는 실질적으로 모든 칼라 산화물층(130, 132)이 트렌치(102) 내의 폴리실리콘 재료(128)의 상부로부터 제거되는 것이 중요하기 때문이다. 만약 모든 칼라 산화물 재료가 제거되지 않는다면, 이는 트렌치(102) 바닥의 비소 도핑 폴리실리콘 재료(128)와 재료9128)의 상부에 위치된 비소 도핑 폴리실리콘 재료(134) 사이에 전기 저항 문제를 일으킬 수 있다. 이 전기 저항은 트렌치 커패시터의 적절한 기능을 방해할 수 있다. 이들 칼라 산화물층을 적절히 에칭하기 위해서, 산화물층 아래의 폴리실리콘 재료(128)의 상면이 가능한 평탄해야 한다. 만약 이 상면에 실질적으로 오목하거나 V자형이 있다면, 칼라 산화물층의 두께는 급변하여 모든 칼라 산화물 재료를 폴리실리콘 재료(128)의 상면으로부터 적절히 에칭하기 어렵게 만들 수 있다.
폴리실리콘 재료(128)의 상부 상에 평탄한 표면을 제공하기 위해, 약간 경사진(tapered) 트렌치 측벽을 가진 깊은 트렌치(102)가 형성될 수 있다. 다시 말해, 트렌치(102)는 트렌치 상부에서 더 넓고 트렌치 바닥에서 더 좁다. 이는 폴리실리콘 재료(128)를 에칭하는데 사용되는 에칭 공정으로 잔류 폴리실리콘 재료(128)가 평탄한 상면을 가지도록 해 준다. 그러나, 유감스럽게도 상부보다 좁은 바닥을 가진 경사진 트렌치의 사용은 상기 설명된 공정으로 형성된 트렌치 커패시터의 커패시턴스가 수직 측벽을 가진 트렌치가 이용된 경우에 가질 수 있는 커패시턴스보다 더 작아지게 한다.
상기 관점에서, 종래 기술 상의 상기 문제를 감소 또는 제거한 트렌치 커패시터 생성 공정을 제공하는 것이 바람직하다.
도 1은 종래 기술의 깊은 트렌치가 형성된 실리콘 웨이퍼의 부분 횡단면도.
도 2는 도 1에서 하드 마스크층이 제거된 후의 실리콘 웨이퍼의 부분 횡단면도.
도 3은 도 2에서 웨이퍼에 ASG TEOS층이 인가된 후의 실리콘 웨이퍼의 부분 횡단면도.
도 4는 도 3에서 웨이퍼에 레지스트층이 인가된 후의 실리콘 웨이퍼의 부분 횡단면도.
도 5는 도 4에서 레지스트층이 깊은 트렌치 내에서 후퇴한 후의 실리콘 웨이퍼의 부분 횡단면도.
도 6은 도 5에서 웨이퍼의 상부와 깊은 트렌치의 노출 부분으로부터 ASG TEOS층이 에칭된 후의 실리콘 웨이퍼의 부분 횡단면도.
도 7은 도 6에서 깊은 트렌치 내에서 레지스트층의 잔류 부분이 제거된 후의 실리콘 웨이퍼의 부분 횡단면도.
도 8은 도 7에서 캡 TEOS층이 웨이퍼 상에 인가된 후의 실리콘 웨이퍼의 부분 횡단면도.
도 9는 도 8에서 웨이퍼를 어닐링한 후의 실리콘 웨이퍼의 부분 횡단면도.
도 10은 도 9에서 웨이퍼 내에서 TEOS층이 에칭된 후의 실리콘 웨이퍼의 부분 횡단면도.
도 11은 도 10에서 질화물층이 웨이퍼에 인가된 후의 실리콘 웨이퍼의 부분 횡단면도.
도 12는 도 11에서 비소 도핑 폴리실리콘층이 웨이퍼에 인가된 후의 실리콘 웨이퍼의 부분 횡단면도.
도 13은 도 12에서 웨이퍼가 평탄화된 후의 실리콘 웨이퍼의 부분 횡단면도.
도 14는 도 13에서 비소 도핑 폴리실리콘 재료가 깊은 트렌치 내에서 후퇴된 이후의 실리콘 웨이퍼의 부분 횡단면도.
도 15는 도 14에서 질화물층의 노출 부분이 웨이퍼로부터 에칭된 후의 실리콘 웨이퍼의 부분 횡단면도.
도 16은 도 15에서 웨이퍼의 노출된 실리콘면과 폴리실리콘 재료 상에 칼라 산화물층이 형성된 후의 실리콘 웨이퍼의 부분 횡단면도.
도 17은 도 16에서 웨이퍼 상에 부가적 칼라 산화물 증착층이 형성된 후의 실리콘 웨이퍼의 부분 횡단면도.
도 18은 도 17에서 칼라 산화물층 부분이 웨이퍼의 상면과 폴리실리콘 재료의 상면으로부터 에칭된 후의 실리콘 웨이퍼의 부분 횡단면도.
도 19는 도 18에서 비소 도핑 폴리실리콘층이 웨이퍼 상에 인가된 후의 실리콘 웨이퍼의 부분 횡단면도.
도 20은 본 발명에 따라 트렌치 커패시터가 형성될 웨이퍼 속으로 깊은 트렌치가 형성된 실리콘 웨이퍼의 부분 횡단면도.
도 21은 도 20에서 하드 마스크층이 제거된 후의 실리콘 웨이퍼의 부분 횡단면도.
도 22는 도 21에서 웨이퍼 상에 열산화 단계가 수행된 후의 실리콘 웨이퍼의 부분 횡단면도.
도 23은 도 22에서 웨이퍼 상에 고농도 비소 도핑 폴리실리콘층이 인가된 후의 실리콘 웨이퍼의 부분 횡단면도.
도 24는 도 23에서 웨이퍼 상에 질화물층이 인가된 후의 실리콘 웨이퍼의 부분 횡단면도.
도 25는 도 24에서 레지스트층이 웨이퍼 상에 인가되어 트렌치를 채운 후의 실리콘 웨이퍼의 부분 횡단면도.
도 26은 도 25에서 레지스트층이 깊은 트렌치 내에서 후퇴된 후의 실리콘 웨이퍼의 부분 횡단면도.
도 27은 도 26에서 질화물층과 폴리실리콘층의 노출 부분이 웨이퍼로부터 에칭된 후의 실리콘 웨이퍼의 부분 횡단면도.
도 28은 도 27에서 노출된 산화물층이 트렌치 측벽으로부터 에칭된 후의 실리콘 웨이퍼의 부분 횡단면도.
도 29는 도 28에서 레지스트층의 잔류 부분이 트렌치 내에서 제거된 후의 실리콘 웨이퍼의 부분 횡단면도.
도 30은 도 29에서 트렌치 측벽의 노출된 실리콘면 상에 칼라 산화물층이 형성된 후의 실리콘 웨이퍼의 부분 횡단면도.
도 31은 도 30에서 비소 도핑 폴리실리콘층이 웨이퍼에 인가되어 트렌치를 채운 후의 실리콘 웨이퍼의 부분 횡단면도.
*도면의 주요 부분에 대한 부호의 설명*
200 : 반도체 웨이퍼 202 : 깊은 트렌치
210 : 실리콘 기판 214, 216 : 트렌치 측벽
220 : n-형 도핑 폴리실리콘층 222 : 질화물층
226 : 칼라 산화물층 230 : 비소 도핑 폴리실리콘 재료
이하에서 더 상세히 설명되겠지만, 깊은 트렌치가 에칭된 실리콘 기판에 매립형 극판을 형성하는 방법을 개시한다. 트렌치는 트렌치의 깊이를 규정하는 측벽을 가진다. 이 방법은 트렌치 내에 고농도 도핑(highly doped) 폴리실리콘층을 형성하는 단계를 포함한다. 다음, 트렌치 내의 폴리실리콘층 상에 질화물층이 형성된다. 폴리실리콘층과 질화물층을 모두 형성한 후에, 폴리실리콘층과 질화물층 모두를 트렌치 측벽의 어떤 최상부로부터 에칭하여 실리콘 기판을 측벽의 최상부에서 노출시킨다. 측벽의 최상부에서 실리콘 기판을 노출시킨 후에, 칼라 산화물층이 측벽의 최상부에서 노출된 실리콘 기판 상에 형성되어 에칭 단계에 의해 노출된 폴리실리콘층의 가장자리를 보호한다.
일 실시예에서, 이 방법은 고농도 도핑 폴리실리콘층을 형성하기 전에 트렌치 내에 얇은 열산화물층을 형성하는 단계를 더 포함한다. 이 실시예의 특정예에서, 얇은 열산화물층은 약 15Å의 두께를 가진다.
다른 실시예에서, 고농도 도핑 폴리실리콘층은 비소로 도핑된다. 바람직하게는, 폴리실리콘층에서 비소의 농도는 약 5E19/㎤보다 높으며, 폴리실리콘층은 약 300Å의 두께이며, 폴리실리콘층은 CVD 공정으로 형성된다. 이 실시예에서, 질화물층은 약 6㎚의 두께이며, 저압 CVD 공정으로 형성된다.
열산화물층을 포함하는 다른 실시예에서, 폴리실리콘층과 질화물층을 에칭하는 단계는 수개의 단계들을 포함한다. 폴리실리콘층과 질화물층을 에칭하기 전에, 트렌치는 레지스트 재료로 채워진다. 다음, 레지스트 재료가 트렌치 내에서 어떤 높이까지 후퇴된다. 다음, 질화물층과 폴리실리콘층은 에칭 스톱(etch stop)으로 작용하는 열산화물층과 함께 에칭된다. 다음, 열산화물층이 에칭되어 트렌치 측벽의 최상부에서 실리콘 기판을 노출시킨다. 마지막으로, 모든 잔류 레지스트 재료가 트렌치로부터 제거된다. 이 실시예의 일 예에서, 트렌치는 실리콘 기판 내에 약 8미크론 깊이로 형성되며, 레지스트 재료는 트렌치의 바닥 위 약 5.5 내지 6.5 미크론의 높이로 후퇴된다.
다른 실시예에서, 이 방법은 DRAM 디바이스에서 사용되는 실리콘 기판에 트렌치 커패시터를 형성하는데 이용된다. 이 실시예에서, 에칭 단계 이후에 잔류하는 폴리실리콘층 부분은 트렌치 커패시터의 일부를 형성하는 매립형 극판을 형성하는데 이용된다. 에칭 단계 이후에 잔류하는 질화물층 부분은 트렌치 커패시터용 유전체층을 형성하는데 이용된다. 이 실시예에서, 칼라 산화물층을 형성하는 단계 이후에 트렌치가 도핑된 폴리실리콘으로 채워진다. 도핑된 폴리실리콘의 일부는 트렌치 커패시터용 제 2 극판으로 작용한다.
이하에서는 실리콘 웨이퍼와 같은 반도체 웨이퍼에 형성된 깊은 트렌치 내에 트렌치 커패시터를 제조하는 방법을 개시한다.
트렌치 커패시터는 RAM, DRAM, SDRAM, 병합 DRAM-논리 회로(내장형 DRAM), 기타 회로와 같은 메모리 집적회로(IC)를 포함하는 IC에서 사용된다.
통상, 웨이퍼 상에는 수많은 IC들이 병렬로 형성된다. 공정이 종료된 후에, 웨이퍼는 IC들을 개개의 칩으로 분리하기 위해 다이스(diced)된다. 다음, 칩들이 패키지되어, 예를 들어 컴퓨터 시스템, 셀룰러폰, PDA, 및 다른 전자제품과 같은 소비자 제품 등의 최종품으로 된다.
본 발명은 공정을 자기정렬되도록 하여 서로 다른 수직 패터닝 단계들 동안 형성된 트렌치 커패시터의 여러 층들의 수직 정렬 제어에 관한 문제들을 제거하는 더 적은 수의 수직 패터닝 단계들을 사용한다.
이하의 설명에서, 본 발명의 완전한 이해를 위해 여러 특정 세부사항들이 제시된다. 그러나, 이러한 기재의 측면에서 볼 때, 본 발명이 여러 구체적 형태로 형태로 구현될 수 있다는 것은 당업자에게 명백할 것이다. 또한, 본 발명을 불필요하게 모호하게 하지 않기 위해 실리콘 기판 상에 여러 층의 재료를 증착하는데 사용되는 공정, 에칭 공정, 및 다른 통상적 IC 제조 공정들과 같은 IC 제조 공정들은 자세히 설명하지 않을 것이다.
예시적 목적에서, 실리콘 웨이퍼 내의 깊은 트렌치에 형성되는 트렌치 커패시터의 예를 이용하여 본 발명을 설명한다. 개시된 예들에서, 트렌치 커패시터는 DRAM 디바이스의 메모리 저장 노드로 사용된다. 비록 이 예들이 특정 위치에 위치된 특정 요소들을 보여주지만, 본 발명은 이런 특정 형태에 한정되지 않는다. 대신에, 본 발명은 매립형 극판 구조가 깊은 트렌치 내에 형성된 후에 웨이퍼 상에 형성되는 여러 요소들이나 여러 특징들의 구체적 형상에 관계없이 본 발명의 방법을 이용하여 깊은 트렌치 내에 형성된 매립형 극판 구조의 사용을 포함하는 어떠한 디바이스에도 균등하게 적용될 수 있다.
먼저, 도 20을 참조하여, 반도체 웨이퍼에 형성된 깊은 트렌치 내에 트렌치 커패시터를 생성하는 방법의 일 실시예를 설명한다. 도 20에서, 깊은 트렌치(202)가 형성된 반도체 웨이퍼(200)가 제공된다. 예를 들어, 웨이퍼(200)는 실리콘으로 구성된다. 다른 종류의 반도체 웨이퍼도 역시 사용가능하다. 도 1에 관련된 종래 기술에서 설명된 바와 같이, 웨이퍼(200)는 통상 실리콘 기판(210)의 상면(208) 상에 형성된 얇은 패드 산화물층(204)과 패드 질화물층(206)을 가진다. 비록 이 것이 본 발명의 필수조건은 아니지만, 패드 산화물층(204)은 이어지는 고온 공정 단계들 동안 패드 질화물층(206)이 실리콘 기판(210)으로부터 분리되는 것을 막기 위한 응력 감소층으로 작용한다. 통상 약 200Å의 두께인 패드 질화물층(206)은 산화 단계와 같이 이어지는 공정 단계들 동안 기판(210)의 상면(208)에 대한 보호층으로 작용한다.
비록 도 20에 도시되어 있지는 않지만, 깊은 트렌치 에칭 공정을 이용하여 웨이퍼(200)에 트렌치(202)가 형성된다. 종래 기술에서 웨이퍼(100)에 대해 설명한 것과 같이, 패드 질화물층(206) 상에 하드 마스크층(212)이 인가된다. 하드 마스크층은 예를 들어 BSG로 구성된다. TEOS와 같은 다른 재료들도 역시 하드 마스크층의 형성에 사용가능하다. 다음, BSG 하드 마스크(212)가 레지스트 재료(도시되지 않음)로 패터닝되고, CF4/CF3/아르곤 에천트를 사용하는 건식 에칭 공정과 같은 통상적인 하드 마스크 에칭 공정으로 에칭된다. 이 에칭 공정은 깊은 트렌치(202)가 에칭될 곳의 위쪽 영역의 BSG 하드 마스크층(208)을 개통한다. 하드 마스크(212)를 패터닝하는데 레지스트 재료(도시되지 않음)가 사용되고, 다음 공지의 레지스트 제거 공정으로 레지스트 재료가 제거된다. 다음 HBr/NH3/O2에천트를 사용한 건식 에칭과 같은 적절한 에칭 공정으로 깊은 트렌치(202)가 에칭된다. 이 경우에, 깊은 트렌치는 실리콘 기판(210)의 상면(208) 아래로 약 8미크론의 높이까지 에칭되어 트렌치 측벽(214, 216)을 형성한다.
비록 앞서 트렌치(202)가 약 8미크론의 깊이로 설명되었지만, 이 것이 본 발명의 필수사항은 아니다. 대신에, 트렌치(202)는 형성되는 트렌치 커패시터가 사용되는 구체적 적용예의 필수조건에 따라 적절한 깊이를 가질 수 있다. 이하에 개시될 특정 예의 상세한 설명과 관련하여, 당업자는 매립형 극판 구조의 여러 구성요소들이 여러 다양한 구체적 치수를 가질 수 있으며, 이 모두가 본 발명의 범위 내에 있는 것이라는 것을 이해할 것이다.
도 21에서, 웨이퍼(200)로 트렌치(202)가 에칭되면, 상기 종래 기술에서 설명된 통상적인 하드 마스크 제거 공정을 이용하여 BSG 하드 마스크층(212)이 제거된다. 이 시점에서, 깊은 트렌치 내에 본 발명의 새로운 매립형 극판 구조를 형성하는데 사용되는 공정이 시작된다.
도 1 내지 도 19의 종래 기술에서는, 공정이 도 1 내지 도 10에 도시된 바와 같이 트렌치 커패시터의 매립형 극판의 형성, 에칭, 및 어닐링의 단계를 포함한다. 매립형 극판 구조가 형성되면, 도 11 내지 도 15에 도시된 바와 같이 트렌치 커패시터용 유전체층을 제공하기 위해 질화물층이 형성되고 에칭된다. 상기한 바와 같이, 매립형 극판과 질화물 유전체층을 형성하는 공정은 도 5 및 도 14에 도시된 두개의 별개의 수직 패터닝 단계들을 포함한다. 본 발명에 따르면, 단지 하나의 수직 패터닝 단계가 사용된다. 이를 달성하기 위해, 매립형 극판을 형성하는데 사용될 층들과 트렌치 커패시터의 질화물 유전체층이 동일한 에칭 단계를 사용하여 수직으로 패터닝된다. 따라서, 본 발명에 따르면, 이하에서 더 상세히 설명되겠지만, 매립형 극판과 질화물층의 상부 가장자리들 사이의 접합부가 칼라 산화물층에 바닥 가장자리로 자기정렬된다.
상기한 바와 같이, 본 발명에 따르면, 어떠한 수직 패터닝 단계보다도 이전에, 매립형 극판을 형성하는데 사용되는 층들과 트렌치 커패시터의 질화물 유전체층 모두를 인가하는 공정이 웨이퍼(200)에 인가된다. 도 22 내지 도 24는 여러 층들을 인가하는 이 단계들을 도시하고 있다.
먼저, 도 22에서 건식 열산화 단계가 수행된다. 이 단계는 트렌치 측벽(214, 216) 상에 얇은 산화물층(218)을 형성한다. 비록 이 열산화 단계가 본 발명의 절대적 필수요소는 아니지만, 산화물층(218)은 이어지는 공정 단계들 동안 트렌치 측벽(214, 216)을 보호하고, 이어지는 에칭 단계에서 에칭 스톱으로 작용한다. 이 실시예에서, 산화물층(218)은 약 10Å 내지 20Å의 두께로 형성되며, 바람직하게는 약 15Å의 두께이다. 비록 이 특정 두께가 이 예에 대해 주어졌지만, 본 발명이 이것에 한정되지는 않는다. 또한, 건식 열산화 이외의 다른 어떠한 통상적 산화 공정도 산화물층(218)을 형성하는데 사용될 수 있다.
본 발명에 따르면, 다음으로 고농도 n-형 도핑 폴리실리콘층(220)이 웨이퍼(200) 상에 인가된다. 일 실시예에서, n-형 도핑 폴리실리콘층은 비소를 포함한다. 인(phosphorus) 도펀트도 역시 사용가능하다. 도 23에서, 폴리실리콘층(220)이 웨이퍼(200) 상에 등각으로(conformally) 인가되어, 웨이퍼(200)의 상면뿐 아니라 트렌치 측벽(214, 216) 상에 대체로 균일한 두께의 층을 형성한다. 이 실시예에서, 폴리실리콘층(220)은 예를 들어 저압화학기상증착(LPCVD)과 같은 당해 기술분야에 공지된 통상적인 CVD법을 사용하여 약 300Å의 두께로 인가된다. 이하에서 더 상세히 설명되겠지만, 트렌치(202) 내에 형성되는 트렌치 커패시터의 매립형 극판 요소를 제공하기 위해 폴리실리콘층(220)이 사용된다.
상기한 바와 같이, 폴리실리콘층(220)은 고농도 비소 도핑 폴리실리콘 재료이다. 이 실시예에서, 폴리실리콘 내에서 비소 농도는 5E19/㎤보다 높다. 비록 이 실시예에 대해서는 예시적으로 이 농도가 주어졌지만, 이와 다른 농도의 비소를 사용하거나 이와 다른 농도의 인 또는 다른 흔한 실리콘 기술 도펀트를 사용하는 폴리실리콘층에도 본 발명이 균등하게 적용될 수 있다.
상기한 바와 같이 폴리실리콘층(220)이 인가되면, 웨이퍼(200) 상에 질화물층(222)이 증착되어 도 24와 같이 트렌치 측벽들(214, 216)을 덮는다. 질화물층(222)은 질화물층(126)에 대해 종래 기술에서 설명된 것과 유사한 통상적인 LPCVD 공정으로 형성된다. 이 실시예에서, 질화물층(222)은 예를 들어 약 6㎚ 내지 8㎚의 두께로 증착되며, 바람직하게는 약 6㎚의 두께를 가진다. 비록 트렌치 커패시터의 이 특정 실시예에 대해 이 특정 두께가 주어졌지만, 매립형 극판 구조를 이용하는 여러 다른 특정 형태의 디바이스들에 사용되는 다른 두께에도 본 발명은 균등하게 적용될 수 있다. 또한, 질화물층(222)은 질화물층을 인가하기 위한 어떤 통상적 공정으로도 인가될 수 있다.
종래 기술에서 상기한 바와 유사하게, 질화물층(222)은 질화물층(222)의 질을 향상시키기 위해 예를 들어 습식 산화 공정을 이용하여 이 단계에서 재산화될 수 있다. 이 재산화 단계는 어떤 구멍이라도 산소로 채움에 의해 질화물층(222)의 어떤 결함도 감소시키는데 사용될 수 있다. 이는 질화물층(222)의 유전적 성질을 개선한다. 상기한 바와 같이, 질화물층(222)은 트렌치 커패시터에 대한 유전체로 작용한다.
산화물층(218), 폴리실리콘층(220), 질화물층(222)이 인가되면, 이들은 트렌치(102)의 트렌치 측벽(214, 216)의 어떤 최상부로부터 에칭된다. 본 발명에 따르면, 이 에칭 단계는 단지 하나의 수직 패터닝 단계를 사용하여 달성되며, 이는 도 25 내지 도 29에 도시되어 있다.
도 25에서, 레지스트 재료(224)가 웨이퍼(200) 상에 먼저 인가된다. 이 레지스트 재료는 트렌치(202)를 채우고, 레지스트 재료의 층으로 웨이퍼(200)의 상면을 덮는다. 폴리실리콘층과 질화물층을 에칭하는데 사용될 수 있는 어떠한 통상적인 레지스트 재료도 레지스트 재료(224)로 이용될 수 있다. 또한, 스핀온(spin on) 기술과 같이 레지스트 재료(224)를 인가하기 위한 어떤 통상적 방법도 웨이퍼(200)에 레지스트 재료(224)를 인가하는데 사용될 수 있다.
다음, 도 26에서, 레지스트 재료(224)는 트렌치(202) 내의 원하는 높이까지 에칭되어, 트렌치의 상부로부터 레지스트 재료가 제거된다. 트렌치의 상부는 트렌치 커패시터의 산화물 칼라가 형성되는 곳이며, 하부는 트렌치 커패시터의 매립형 극판이 형성되는 곳이다. 여기서 설명되는 특정 실시예의 경우, 레지스트 재료(224)는 트렌치(202) 바닥 상에 약 5.5 내지 6.5미크론 범위의 높이로 에칭된다. 비록 에칭에 대해 특정 범위가 주어졌지만, 트렌치 내에서 어떤 특정 높이로 레지스트 재료가 에칭되는지에 관계없이 본 발명이 균등하게 적용될 수 있다.
레지스트의 에칭은 트렌치(202)의 측벽(214, 216)의 상부에서 질화물층(222) 부분을 노출시킨다. 이 단계는 HF-글리세롤 에천트를 사용한 습식 에칭 공정과 같은 임의의 통상적인 에칭 공정으로 수행되지만, 이것에 한정되지는 않는다. 이 에칭 단계는 본 발명의 방법에서 사용되는 단 하나의 수직 패터닝 단계이다. 따라서, 이 단계는 이하에서 설명될 칼라 산화물층의 바닥 가장자리와 질화물 유전체층 및 매립형 극판이 될 폴리실리콘층의 상부 가장자리 사이의 접합부의 높이를 결정하는 단계이다. 본 발명의 방법에서는 단지 이 하나의 수직 패터닝 단계만이 사용되기 때문에, 수직 패터닝된 매립형 극판 디바이스의 층들은 자기정렬된다.
레지스트 재료(224)가 원하는 높이로 에칭되면, 도 27에 도시된 바와 같이, 질화물층(222)과 폴리실리콘층(220)이 모두 웨이퍼(200)의 상부로부터 그리고 측벽(214, 216)의 노출 부분으로부터 에칭된다. 질화물층과 폴리실리콘층을 에칭할 수 있는 어떤 통상적 에칭 공정도 이용될 수 있다. 설명하는 특정 실시예에서는 NF3/Cl2에천트를 사용하는 건식 에칭 공정이 사용된다. 또한, 이 실시예에서는 산화물층9218)이 에칭 스톱으로 사용된다. 이 것은 질화물 및 폴리실리콘 에칭 단계가 트렌치 측벽(214, 216)의 최상부를 에칭하거나 손상을 입히는 것을 방지한다. 에칭 단계는 도 28에 도시된 바와 같이, 트렌치 측벽(214, 216)의 최상부로부터 산화물층(218)을 에칭함에 의해 완료된다. 다시 한번 언급하지만, 트렌치 측벽의 최상부에 손상을 가하지 않고 산화물층을 에칭할 수 있는 어떠한 통상적인 에칭 공정도 산화물층(218)을 에칭하는데 사용될 수 있다. 이 실시예에서는 BHF 에천트를 사용한 습식 에칭 공정이 이용된다.
상기한 에칭 단계들의 결과, 질화물층(222), 폴리실리콘층(220), 산화물층(218)은 도 27에 도시된 바와 같이 잔류 레지스트의 높이의 약간 아래까지 후퇴된다. 이 시점에서 전체 에칭 공정이 종료되며, 잔류하는 레지스트 재료(224) 부분이 통상적인 포토레지스트 제거 공정을 이용하여 제거된다. 레지스트가 제거되면, 도 29에 도시된 바와 같이 단지 질화물층(222), 폴리실리콘층(220), 산화물층(218) 부분 만이 트렌치(202)의 바닥 부분을 덮은 상태로 트렌치 내에 잔류하게 된다.
질화물층(222) 및 폴리실리콘층(220)에 대한 에칭 공정이 종료되면, 트렌치 커패시터 형성의 다음 단계는 도 30에 도시된 바와 같이 트렌치 측벽(214, 216)의 노출된 최상부 상에 보호 산화물층을 형성하는 공정이다. 보호 산화물층은 트렌치 측벽(214, 216)의 최상부에서 노출된 실리콘 기판(210)을 덮고, 질화물층(222)과 폴리실리콘층(220)의 노출된 가장자리를 덮기 위해 사용된다. 부가적으로, 보호 산화물층의 형성에 관련된 고온 단계는 실리콘 기판(210)과 비소 도핑 폴리실리콘층(220) 사이에 남아 있는 산화물층을 부분적으로 파괴한다(breaks down).
도 30에서, 보호 산화물층을 형성하는 단계는 칼라 산화물 형성 단계의 수행을 포함한다. 이는 칼라 산화물층(226)을 형성하기 위해 건식 산화 공정과 같은 통상적인 칼라 산화 공정을 사용함에 의해 이루어진다. 칼라 산화물층(226)은 노출된 최상부 트렌치 측벽(214, 216) 상에 형성된다. 이 경우에, 칼라 산화물층(226)은 트렌치 측벽(214, 216) 상에 약 30㎚의 두께로 형성된다. 또한, 칼라 산화 단계가 고온 단계이기 때문에, 이 단계는 실리콘 기판(210)과 비소 도핑 폴리실리콘층(220) 사이에 잔류하는 점선(228)으로 도시된 산화물층(218)을 부분적으로 파괴한다. 비록 칼라 산화물층이 약 30㎚의 두께로 설명되었지만, 이는 본 발명의 필수요소는 아니다. 대신에, 칼라 산화물층은 구체적 적용예의 조건에 따라 어떠 적절한 두께일 수도 있으며, 이는 여전히 본 발명의 범위 내에 포함된다.
칼라 산화물층(226)이 형성된 후에, 다른 비소 도핑 폴리실리콘 재료(230)층이 증착되어 도 31에 도시된 바와 같이 트렌치(202)를 채운다. 비소 도핑 폴리실리콘층(230)은 상기 비소 도핑 폴리실리콘 재료(128, 134)에 대해 설명된 것과 동일한 다층 방식으로 인가될 수 있다. 그런 경우에는, 비소 및 폴리실리콘이 이어지는 공정 단계들에서 혼합될 수도 있으며, 이는 여기서 설명하지 않기로 한다. 대안적으로, 폴리실리콘층(230)이 임의의 다른 통상적인 방식으로 인가될 수도 있으며, 이는 여전히 본 발명의 범위에 포함된다. 이 공정은 통상적인 기술을 사용하여 계속되어 트렌치 커패시터 및 메모리 셀을 완성한다. 그런 기술은 예들 들어, 본 명세서에서 참조문헌으로 통합된, Nesbit 등에 의한A 0.6㎛ 2 256Mb Trench DRAM Cell With Self-Aligned BuriEd STrap(BEST), IEDM 93-627에 설명되어 있다. 통상, DRAM 셀의 배열은 워드라인과 비트라인에 의해 상호연결되어 DRAM 칩을 형성한다.
상기 설명된 전체 공정은 폴리실리콘층(220), 질화물층(222), 및 커패시터의 제 2 극판으로 작용하는 비소 도핑 폴리실리콘 재료(230)로 형성된 매립형 극판 구조로 된 트렌치 커패시터를 형성한다. 비소 도핑 폴리실리콘 재료(230)는 또한 제 2 극판을 형성하는 재료(230) 부분으로 전기적 통로를 제공하기도 한다. 이 전체 공정은 칼라 산화물층(226), 폴리실리콘층(220) 및 질화물층(222)이 수직 방향으로 자기정렬된 트렌치 커패시터를 형성한다. 상기한 바와 같이, 이는 트렌치 커패시터를 생성하기 위해 단자 하나의 수직 패터닝 단계만이 수행되기 때문이다. 따라서, 이 새로운 방법은 상기 종래 기술에서 설명된 다수의 수직 패터닝 단계들을 가질 때의 문제점을 제거한다.
다른 장점으로, 상기 설명된 공정은 상기 설명된 종래 기술 상의 공정에 비해 더 적은 수의 단계들을 가진다. 이 감소된 단계의 수 자체로 공정이 종래 기술 상의 공정에 비해 저비용화 및 단시간화된다. 예를 들어, 상기 설명된 종래 기술 상의 공정은 다수의 고온 어닐 단계들로 구분되는 다수의 에칭 단계들을 포함한다. 이 여러 단계들은 시간 소비적이어서 제조 공정의 작업처리량을 감소시켜 공정을 고비용화한다. 본 발명의 감소된 단계들과 에칭 단계를 그룹화함에 의해, 본 발명의 공정은 훨씬 시간 효율적이며 따라서 저가의 트렌치 커패시터 형성 공정을 제공한다.
부가적으로, 종래 기술에 대해 상기한 바와 같이, 종래 기술 상의 디바이스의 바닥에 있는 폴리실리콘 재료(128)는 비소 도핑 폴리실리콘 재료(134)를 형성하기 위한 단계와 다른 별도의 단계에서 형성된다. 따라서, 본 발명의 방법은 두개의 서로 다른 폴리실리콘 재료 사이의 연결 문제를 만들지 않고도 수직 측벽 또는 심지어 돌출 측벽이 사용된 트렌치를 허용한다. 이는 모든 폴리실리콘 플러그(230)가 하나의 단계에서 형성되어 연속적 폴리실리콘을 형성하기 때문이다. 이는 두개의 별도로 인가된 폴리실리콘 재료 사이에 불량한 연결 형성이라는 잠재적 문제를 완전히 제거한다. 수직 측벽 또는 돌출 측벽을 가진 트렌치를 사용하는 능력은 경사진 측벽을 가진 트렌치가 사용되는 경우보다 주어진 깊이의 트렌치에 형성되는 주어진 트렌치 커피시터의 커패시턴스가 더 클 수 있다는 것을 의미한다.
비록 트렌치와 에칭 단계들이 서로서로 그리고 설명된 실시예의 다른 요소들과의 사이에 특정 치수 관계를 가지는 것으로 설명되었지만, 이는 본 발명의 필수조건은 아니다. 대신에, 트렌치 커패시터를 형성하기 위해 단지 하나의 수직 패터닝 단계가 수행되는한 트렌치의 깊이와 에칭 단계의깊이 사이의 구체적 치수 관계에 상관없이 본 발며이 균등하게 적용될 수 있다.
비록 본 발명이 구체적 실시예들을 통해 설명되었지만, 본 발명의 방법은 여러 다양한 대안적 형태로 구현될 수 있으며, 이 또한 본 발명의 범위에 포함된다. 이들 여러 실시예들 중 어떤 것도 매립형 극판 디바이스를 형성하기 위해 하나의 수직 패터닝 단계가 사용되는 한 본 발명의 범위에 포함된다. 또한, 비록 웨이퍼가 웨이퍼 상에 형성되거나 또는 트렌치 커패시터와는 다른 실리콘 기판내에 형성된 부가적 요소들을 포함하지 않는다 하더라도, 본 발명은 광범위한 위치 및 상호 방향으로 위치되는 다양한 요소들을 갖는 실리콘 기판내에 또는 웨이퍼상에 형성된 광범위한 요소들을 통합하는 다양한 특수 구성을 가질 수 있다는 것을 이해할 수 있을 것이다. 그러므로, 본 실시예들은 설명을 위해 그러나 그것에 재한되지 않도록 간주되어야 하며, 본 발명은 여기에 기술된 상세한 설명에 한정되지 않으며 첨부된 청구범위의 범위내에서 변형될 수 있다.
본 발명에 따르면, 폴리실리콘층(220), 질화물층(222), 및 커패시터의 제 2 극판으로 작용하는 비소 도핑 폴리실리콘 재료(230)로 형성된 매립형 극판 구조로 된 트렌치 커패시터를 형성하고, 비소 도핑 폴리실리콘 재료(230)가 제 2 극판을 형성하는 재료(230) 부분으로 전기적 통로를 제공하고, 이 전체 공정에 의해 칼라 산화물층(226), 폴리실리콘층(220) 및 질화물층(222)이 수직 방향으로 자기정렬된 트렌치 커패시터를 형성하여, 트렌치 커패시터를 생성하기 위해 단자 하나의 수직 패터닝 단계만이 수행됨으로써, 종래 기술에서 설명된 다수의 수직 패터닝 단계들을 가질 때의 문제점을 제거한다.
또한, 본 발명은 종래 기술의 공정에 비해 더 적은 수의 단계들을 가지며, 이 감소된 단계의 수 자체로 공정이 종래 기술 상의 공정에 비해 저비용화 및 단시간화된다. 예를 들어, 상기 설명된 종래 기술 상의 공정은 다수의 고온 어닐 단계들로 구분되는 다수의 에칭 단계들을 포함한다. 이 여러 단계들은 시간 소비적이어서 제조 공정의 작업처리량을 감소시켜 공정을 고비용화한다. 본 발명의 감소된 단계들과 에칭 단계를 그룹화함에 의해, 본 발명의 공정은 훨씬 시간 효율적이며 따라서 저가의 트렌치 커패시터 형성 공정을 제공한다.

Claims (25)

  1. 에칭된 깊은 트렌치를 갖는 실리콘 기판내에 매립형 극판을 형성하는 방법으로서, 상기 트렌치는 상기 트렌치의 깊이를 규정하는 측벽을 갖는, 매립형 극판 형성 방법에 있어서,
    상기 트렌치내에 고농도 도핑된 폴리실리콘층을 형성하는 단계;
    상기 폴리실리콘층 위로 상기 트렌치내에 질화물층을 형성하는 단계;
    상기 폴리실콘층 및 상기 질화물층을 형성한 후, 상기 트렌치의 측벽의 최상부로부터 상기 폴리실콘층 및 상기 질화물층을 에칭하여 상기 측벽의 최상부에서 상기 실리콘 기판을 노출시키는 단계; 및
    상기 실리콘 기판을 노출시킨 후, 상기 측벽의 최상부에서 상기 노출된 실길리콘 기판 위로 칼라 산화물층을 형성하여 상기 에칭단계에 의해 노출된 상기 폴리실리콘층의 가장자리를 보호하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서, 상기 고농도 도핑된 폴리실리콘층을 형성하기 전에 상기 트렌치내에 얇은 열산화물을 형성하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  3. 제 2항에 있어서, 상기 얇은 열산화물층은 약 15Å의 두께를 갖는 것을 특징으로 하는 방법.
  4. 제 1항에 있어서, 상기 고농도 도핑된 폴리실리콘층은 비소로 도핑된 것을 특징으로 하는 방법.
  5. 제 4항에 있어서, 상기 폴리실리콘층에서 상기 비소의 농도는 5 E19/㎤ 이상인 것을 특징으로 하는 방법.
  6. 제 1항에 있어서, 상기 폴리실리콘층은 약 300Å의 두께를 갖는 것을 특징으로 하는 방법.
  7. 제 4항에 있어서, 상기 폴리실리콘층은 화학기상증착 공정을 사용하여 형성되는 것을 특징으로 하는 방법.
  8. 제 1항에 있어서, 상기 질화물층은 약 6㎚의 두께를 갖는 것을 특징으로 하는 방법.
  9. 제 1항에 있어서, 상기 질화물층은 저압 화학기상증착 공정을 사용하여 형성되는 것을 특징으로 하는 방법.
  10. 제 2항에 있어서, 상기 폴리실리콘층 및 상기 질화물층을 에칭하는 단계는,
    상기 폴리실리콘층 및 질화물층을 에칭하기 전에, 상기 트렌치를 레지스트 재료로 채우는 단계;
    상기 트렌치내에 소정 레벨로 상기 레지스트 재료를 후퇴시키는 단계;
    상기 폴리실리콘층 및 질화물층을 에칭하는 단계;
    상기 트렌치의 측벽의 최상부에서 상기 실리콘 기판을 노출시키기 위하여 상기 열산화물층을 에칭하는 단계; 및
    상기 트렌치로부터 남아있는 레지스트 재료를 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제 10항에 있어서, 상기 트렌치는 상기 실리콘 기판내에 약 8 미크론 깊이로 형성되고 상기 레지스트 재료는 상기 트렌치의 바닥 위로 약 5.5 내지 6.5 미크론의 레벨로 후퇴되는 것을 특징으로 하는 방법.
  12. 제 10항에 있어서, 상기 폴리실리콘층은 건식 에칭 공정에서 에천트로서 NF3/Cl2를 사용하여 에칭되는 것을 특징으로 하는 방법.
  13. 제 1항에 있어서, 상기 칼라 산화물층은 약 30㎚의 두께를 갖는 것을 특징으로 하는 방법.
  14. DRAM 디바이스에 사용되는 실리콘 기판내에 트랜치 커패시터를 형성하는 방법으로서, 상기 실리콘 기판은 상기 실리콘 기판내에 에칭된 깊은 트렌치를 가지며 상기 트렌치는 상기 트렌치의 깊이를 규정하는 측벽을 갖는, 트렌치 커패시터 형성방법에 있어서,
    상기 트렌치내에 얇은 열산화물층을 형성하는 단계;
    상기 트렌치내에 상기 열산화물층 위로 고농도 도핑된 폴리실리콘층을 형성하는 단계를 포함하는데, 상기 폴리실리콘층의 일부는 상기 트렌치 커패시터의 일부를 형성하는 매립형 극판을 형성하기 위해 사용되며;
    상기 폴리실리콘층 위로 상기 트렌치내에 질화물층을 형성하는 단계를 포함하는데, 상기 질화물층의 일부는 상기 트렌치 커패시터에 대한 유전층을 형성하는데 사용되며;
    상기 열산화물층, 상기 폴리실리콘층, 및 상기 질화물층을 형성한 후, 상기 트렌치의 측벽의 임의의 최상부로부터 상기 질화물층, 상기 폴리실리콘층 및 상기 열산화물층을 에칭하여 상기 측벽의 최상부에서 상기 실리콘 기판을 노출시키는 단계;
    상기 실리콘 기판을 노출시킨 후, 상기 측벽의 최상부에서 상기 노출된 실리콘 기판 위로 칼라 산화물층을 형성하여 상기 에칭 공정에 의해 노출된 상기 폴리실리콘층의 가장자리를 보호하는 단계; 및
    상기 트렌치를 도핑된 폴리실리콘으로 채우는 단계를 포함하며, 상기 도핑된 폴리실리콘의 일부는 상기 트렌치 커패시터에 대하여 제 2 극판으로서 작용하는 것을 특징으로 하는 방법.
  15. 제 14항에 있어서, 상기 얇은 열산화물층은 약 15Å의 두께를 갖는 것을 특징으로 하는 방법.
  16. 제 14항에 있어서, 상기 고농도 도핑된 폴리실리콘층은 비소로 도핑된 것을 특징으로 하는 방법.
  17. 제 16항에 있어서, 상기 폴리실리콘층에서 상기 비소의 농도는 5 E19/㎤ 이상인 것을 특징으로 하는 방법.
  18. 제 14항에 있어서, 상기 폴리실리콘층은 약 300Å의 두께를 갖는 것을 특징으로 하는 방법.
  19. 제 14항에 있어서, 상기 폴리실리콘층은 화학기상증착 공정을 사용하여 형성되는 것을 특징으로 하는 방법.
  20. 제 14항에 있어서, 상기 질화물층은 약 6㎚의 두께를 갖는 것을 특징으로 하는 방법.
  21. 제 14항에 있어서, 상기 질화물층은 저압 화학기상증착 공정을 사용하여 형성되는 것을 특징으로 하는 방법.
  22. 제 14항에 있어서, 상기 열산화물층, 상기 폴리실리콘층 및 상기 질화물층을 에칭하는 단계는,
    상기 층들을 에칭하기 전에, 상기 트렌치를 레지스트 재료로 채우는 단계;
    상기 트렌치내에 소정 레벨로 상기 레지스트 재료를 후퇴시키는 단계;
    상기 폴리실리콘층 및 질화물층을 에칭하는 단계;
    상기 트렌치의 측벽의 최상부에서 상기 실리콘 기판을 노출시키기 위하여 상기 열산화물층을 에칭하는 단계; 및
    상기 트렌치로부터 남아있는 레지스트 재료를 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  23. 제 22항에 있어서, 상기 트렌치는 상기 실리콘 기판내에 약 8 미크론 깊이로 형성되고 상기 레지스트 재료는 상기 트렌치의 바닥 위로 약 5.5 내지 6.5 미크론의 레벨로 후퇴되는 것을 특징으로 하는 방법.
  24. 제 22항에 있어서, 상기 폴리실리콘층은 건식 에칭 공정에서 에천트로서 NF3/Cl2를 사용하여 에칭되는 것을 특징으로 하는 방법.
  25. 제 14항에 있어서, 상기 칼라 산화물층은 약 30㎚의 두께를 갖는 것을 특징으로 하는 방법.
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