KR20000020101A

KR20000020101A - 불 휘발성 반도체 메모리 장치

Info

Publication number: KR20000020101A
Application number: KR1019980038529A
Authority: KR
Inventors: 최기환; 임영호
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1998-09-17
Filing date: 1998-09-17
Publication date: 2000-04-15
Anticipated expiration: 2018-09-17
Also published as: US6111789A; TW525171B; JP3820330B2; KR100287545B1; JP2000100179A

Abstract

여기에 개시되는 플래시 메모리 장치는 다양한 고전압들을 발생하는 고전압 발생기에 연결된 챠지 세어링 회로를 포함하며, 상기 챠지 세어링 회로는 다음에 수행될 동작 모드에서의 워드 라인 전압이 이전에 수행된 동작 모드에서의 그것보다 낮을 때 워드 라인 전압이 챠지 세어링에 의해서 이전 동작 모드에서의 워드 라인 전압에서 상기 다음 동작 모드에 사용될 워드 라인 전압까지 낮아지게 한다. 이로써, 플래시 메모리 장치에서 소모되는 전력이 최소화될 수 있다.

Description

불 휘발성 반도체 메모리 장치(NONVOLATILE SEMICONDUCTOR MEMORY DEVICE)

본 발명은 불 휘발성 반도체 메모리 장치에 관한 것으로서, 구체적으로는 전기적으로 소거 및 프로그램 가능한 롬 셀들을 가지는 노어형 (NOR type) 플래시 메모리 장치에 관한 것이다.

최근 몇 년 사이에, 불 휘발성 반도체 메모리 장치, 프로그램 동작 및 소거 동작이 전기적으로 수행되는 플래시 메모리 장치 (flash memory device)는 배터리를 전원으로 사용하는 휴대 장치에 급속하게 적용되어 왔다. 휴대 장치에 사용되는 집적 회로 칩들은 점차적으로 낮은 동작 전압 하에서 동작되는 추세에 있기 때문에, 그것 내에 장착되는 플래시 메모리 장치가 적은 전력을 소모하는 것이 요구되고 있다. 또한, 낮은 동작 전압 하에서, 상기 플래시 메모리 장치의 소거 및 프로그램 동작이 빠르게 수행되는 것 역시 요구되고 있다.

상기 플래시 메모리 장치의 프로그램 동작 및 소거 동작이 수행될 때, 잘 알려진 바와 같이, 전원에 비해서 높은 전압 (이하 고전압 (Vpp) 이라 칭함)이 사용된다. 상기 고전압 (Vpp)은 상기 플래시 메모리 장치의 외부에서 공급되지 않고 그것 내에서 고전압 발생기 (예를 들면, 챠지 펌프 회로) (도 1의 18)를 이용하여 그것 내에서 생성된다. 이러한 경우, 펌핑 전류 (펌핑되는 전압)와 소비되는 전원 전류 (전압)의 비로 나타나는 펌핑 효율 (pumping efficiency)은 대략 10% 이다. 이는 낮은 펌핑 효율의 온 칩 고전압 발생기를 구비한 플래시 메모리 장치가 고전압을 발생할 때 많은 전원 전류를 소비하게 한다. 그러므로, 저전압 저전력 플래시 메모리 장치를 구현하기 위해서는, 플래시 메모리 장치의 프로그램 및 소거 동작 동안에 요구되는 고전압을 효과적으로 제어하는 방법이 필수적으로 요구된다.

도 1을 참조하면, 종래 기술에 따른 불 휘발성 반도체 메모리 장치로서 플래시 메모리 장치의 개략적인 구성을 보여주는 블록도가 도시되어 있다. 도 1에서, 참조 번호 (10)는 메모리 셀 어레이 (memory cell array)를 나타내고, 참조 번호들 (12), (14), 그리고 (16)는 어드레스 버퍼 회로 (address buffer circuit), 행 디코더 회로 (row decoder circuit), 그리고 열 디코더 회로 (column decoder circuit)를 각각 나타낸다. 참조 번호들 (18), (20), 그리고 (22)는 고전압 발생기 (high voltage generator),모드 설정 신호 발생기 (mode setting signal generator), 그리고 워드 라인 전압 스위칭 회로 (word line voltage switching circuit)를 각각 나타낸다.

상기 고전압 발생기 (18), 설정 신호 발생기 (20), 그리고 워드 라인 전압 스위칭 회로 (22)의 상세 회로 및 메모리 셀 어레이 (10)의 일부분을 보여주는 회로도가 행 디코더 회로 (14)와 함께 도 2에 도시되어 있다.

참조 번호 (11)는 매트릭스 형태로 배열된 메모리 셀들 (예를 들면, ETOX-type 셀들)을 나타내고, 참조 번호 (12)는 상기 메모리 셀 어레이 (10)의 동일한 행으로 배열된 메모리 셀들 (11)의 게이트들에 공통으로 연결된 워드 라인들을 나타낸다. 참조 번호 (13)는 상기 워드 라인들 (12)과 교차하도록 배열되고 상기 메모리 셀 어레이 (10)의 동일한 열로 배열된 메모리 셀들 (11)의 드레인 영역들에 공통으로 연결된 비트 라인들을 나타내고, 참조 번호 (14)는 상기 메모리 셀 어레이 (10)의 동일한 행으로 배열된 메모리 셀들 (11)의 소오스 영역들에 공통으로 연결된 소오스 라인들 (잘 알려진 바와 같이, 접지 전압이 공급된다)을 나타낸다.

상기 메모리 셀 어레이 (10)에 있어서, 독출 동작 모드 동안에는, 전원 전압 (예를 들면, 5V)이 선택된 워드 라인 (12)에 인가되고 중간 전압 (intermediate voltage) (예를 들면, 1V)가 선택된 비트 라인 (13)에 인가된다. 프로그램 (또는 기입) 동작 모드 동안에는, 고전압 (Vpp) (예를 들면, 10V)이 선택된 워드 라인 (12)에 인가되고 전원 전압 (5V)이 선택된 비트 라인 (13)으로 인가된다. 소거 동작 모드 동안에는, 음의 전압 (예를 들면, -10V)이 모든 워드 라인들 (12)에 인가되며, 모든 비트 라인들 (13)과 모든 소오스 라인들 (15)은 플로팅 상태로 유지된다.

다시 도 2를 참조하면, 프로그램 및 독출 동작 모드들에서 선택된 워드 라인 (12)에 인가되는 고전압 (Vpp)은 고전압 발생기 (18)에서 생성된다. 상기 고전압 발생기 (18)는 전원 전압 (VCC)을 받아들여서 각 동작 모드에서 요구되는 전압 레벨을 가지는 고전압 (Vpp)을 발생한다. 상기 고전압 발생기 (18)에서 생성된 전압은 워드 라인 전압 스위칭 회로 (22)를 통해서 행 디코더 회로 (14)에 의해서 선택되는 워드 라인 (12)으로 공급된다. 상기 워드 라인 전압 스위칭 회로 (22)는 모드 설정 신호 발생기 (20)로부터의 모드 설정 신호 (Mode)에 응답해서 상기 고전압 발생기 (18)로부터 공급되는 전압 (Vpp) 또는 전원 전압 (VCC)을 상기 행 디코더 회로 (14)를 통해서 상기 선택된 워드 라인 (12)으로 전달한다.

도 2에 도시된 바와 같이, 상기 모드 설정 신호 발생기 (20)는 2 개의 2-입력 NOR 게이트 회로들 (50) 및 (51)으로 구성된다. NOR 게이트 회로 (50)는 신호들 (PGM) 및 (PGMVFY)을 각각 받아들이는 입력 단자들을 가지며, NOR 게이트 회로 (51)는 상기 NOR 게이트 회로 (50)의 출력과 신호 (DIS)를 조합하여 상기 모드 설정 신호 (Mode)를 출력한다. 신호 (PGM)는 프로그램 동작 모드 (program mode of operation)를 나타내고, 신호 (PGMVFY)는 프로그램 검증 동작 모드 (program verification mode of operation)를 나타내며, 신호 (DIS)는 워드 라인 전압의 방전 동작을 알리는 신호이다. 상기 워드 라인 전압 스위칭 회로 (22)는 도 2에 도시된 바와 같이 연결된 2 개의 레벨 쉬프터 회로들 (52) 및 (53) 그리고 2 개의 PMOS 트랜지스터들 (54) 및 (55)으로 구성된다.

도 3은 불 휘발성 반도체 메모리 장치로서 노어형 플래시 메모리 장치에 대한 프로그램 동작의 처리 단계들을 보여주는 흐름도이다. 그리고, 도 4는 종래 기술에 따른 노어형 플래시 메모리 장치가, 도 3의 흐름도에 도시된 바와 같이, 프로그램 검증 동작 및 프로그램 동작에 따라 동작될 때 변화되는 워드 라인 전압을 보여주는 도면이다. 종래 기술의 프로그램 동작이 도면들 도 1 내지 도 4를 참조하여 이하 설명된다. 설명의 편의상, 하나의 메모리 셀 (11)에 대한 프로그램 동작이 설명된다.

프로그램 동작이 수행되면, 먼저, 선택되는 메모리 셀 (11)을 프로그램할 것인 지의 여부를 판별하기 위해서, 프로그램 검증 동작이 단계 (S10)에서 수행된다. 여기서, 상기 메모리 셀 (11)이 온 셀 (on cell)인 경우, 그것의 드레솔드 전압은 1V~3V 사이에 분포되고, 오프 셀인 경우, 그것의 드레솔드 전압은 6V~8V 사이에 분포된다. 상기 프로그램 검증 동작 동안에 상기 메모리 셀 (11)의 게이트에 연결된 워드 라인 (12)에는, 6V의 프로그램 검증 전압이, 예를 들면, 인가된다. 이와 동시에, 미도시된 감지 증폭기 회로로부터 상기 메모리 셀 (11)에 관련된 비트 라인 (13)으로 감지 전류가 공급된다.

도 2 및 도 4를 참조하여 좀 더 구체적으로 설명하면 다음과 같다. 상기 단계 (S12)에서, 신호들 (PGM), (PGMVFY), 그리고 (DIS)는, 도 4에 도시된 바와 같이, 로직 로우 레벨 (logic low level), 로직 하이 레벨 (logic high level), 그리고 로직 로우 레벨이 된다. 이는 모드 설정 신호 발생부 (20)가 로직 하이 레벨의 모드 설정 신호 (Mode)를 발생하게 한다. 그 결과, 워드 라인 전압 스위칭 회로 (22)의 PMOS 트랜지스터 (54)는 턴-오프 되고 PMOS 트랜지스터 (55)는 턴-온되며, 고전압 발생기 (18)에서 생성된 6V의 고전압 (Vpp) 즉, 프로그램 검증 전압이 그 다음에 턴-온된 트랜지스터 (55) 및 행 디코더 회로 (14)를 통해서 워드 라인 (12)으로 공급된다.

그 다음에, 단계 (S12)에서는, 프로그램 검증 동작의 결과로서 상기 메모리 셀 (11)이 오프 셀 (6V~8V의 드레솔드 전압을 가진 메모리 셀)이면 (즉, 비트 라인 상의 전압 레벨이 이전에 프리챠지된 전압 레벨에 비해서 높게 되면), 프로그램 동작이 종료된다.

이와 반대로, 상기 메모리 셀이 단계 (S12)에서 온 셀 (6V보다 낮은 1V~3V의 드레솔드 전압을 가진 메모리 셀)로 판별되면 (즉, 비트 라인 상의 전압 레벨이 이전에 프리챠지된 전압 레벨에 비해서 낮아지면), 다음 단계 (S14)가 수행된다. 상기 단계 (S14)에서는, 상기 메모리 셀 (11)이 오프 셀에 상응하는 6V~8V의 드레솔드 전압을 갖도록 프로그램 동작이 수행된다. 상기 프로그램 동작 동안에는, 고전압 발생기 (18)에서 생성된 10V의 고전압 즉, 프로그램 전압이 상기 메모리 셀 (11)에 관련된 워드 라인 (12)에 인가되고 5V의 전압이 그것에 관련된 비트 라인 (13)에 인가된다. 이때, 그것에 소오스에 연결된 소오스 라인 (15)은 접지 전압을 공급받는다.

이를 구체적으로 설명하면, 상기 신호들 (PGM), (PGMVFY), 그리고 (DIS)가, 도 4에 도시된 바와 같이, 로직 하이 레벨, 로직 로우 레벨, 그리고 로직 로우 레벨이 되기 때문에, 모드 설정 신호 발생기 (18)로부터 로직 하이 레벨의 모드 설정 신호 (Mode)가 발생된다. 이는 워드 라인 전압 스위칭 회로 (22)의 PMOS 트랜지스터 (54)가 턴-오프 되게 하고 PMOS 트랜지스터 (55)가 턴-온 되게 한다. 그 결과로서, 고전압 발생기 (18)에서 생성된 10V의 프로그램 전압이 턴-온된 트랜지스터 (55) 및 행 디코더 회로 (14)를 통해서 워드 라인 (12)으로 공급된다. 이러한 전압 조건은 정해진 시간 동안 계속해서 유지된다. 이때, 이 분야에 잘 알려진 바와 같이, 상기 메모리 셀 (11)의 드레인과 인접한 채널 영역에서 높은 에너지를 가지는 핫 일렉트론들 (hot electrons)이 부유 게이트 (floating gate)로 주입된다 (이는 핫 일렉트론 인젝션 프로그램 방식이라 불린다). 이는 메모리 셀 (11)의 드레솔드 전압이 높아지게 한다.

다음 단계 (S16)에서는, 앞서 설명된 바와 같은 프로그램 검증 동작이 다시 수행된다 (여기서, 워드 라인으로 공급되는 전압은, 도 4에 도시된 바와 같이, 10V에서 6V로 낮아진다). 만약 상기 메모리 셀 (11)이 6V~8V의 드레솔드 전압을 가지는 오프 셀이면 프로그램 동작이 종료된다. 그렇지 않으면, 다음 단계 (S20)가 수행된다. 상기 단계 (S20)에서는, 프로그램 동작이 정해진 최대 횟수만큼 수행되었는 지의 여부가 판별되며, 만약 정해진 횟수만큼 프로그램 동작이 수행되지 않았으면, 단계들 (S14) 및 (S16)이 정해진 최대 프로그램 횟수가 수행될 때까지 반복적으로 순환된다. 만약 그렇지 않으면, 프로그램 동작이 종료된다.

프로그램 동작이 앞서 설명된 일련의 과정을 통해서 수행되는 경우에 있어서, 노어형 플래시 메모리 장치의 동작 모드가 프로그램 동작 모드에서 프로그램 검증 동작 모드로 전환되기 이전에, 도 4에서 알 수 있듯이, 프로그램 동작 모드 동안에 워드 라인에 공급된 10V의 프로그램 전압은 전원 전압 (VCC)으로 방전되어야 한다 (낮아져야 한다). 그러한 방전 구간 동안에 신호들 (PGM), (PGMVFY), 그리고 (DIS)가, 도 4에 도시된 바와 같이, 각각 로직 로우 레벨, 로직 하이 레벨, 그리고 로직 하이 레벨이 된다. 이때, 도 2의 모드 설정 신호 발생기 (18)는 로직 로우 레벨의 모드 설정 신호 (Mode)를 발생하며, 이는 PMOS 트랜지스터 (55)가 턴-오프 되게 하고 PMOS 트랜지스터 (54)가 턴-온 되게 한다. 결국, 워드 라인에 공급된 10V의 프로그램 전압은 상기 턴-온된 트랜지스터 (54)를 통해서 전원 전압 (VCC)까지 낮아진다. 이후, 프로그램 검증 동작이 수행된다.

만약 프로그램 검증 동작이 수행되기 이전에, 워드 라인 (11) 상의 프로그램 전압 (10V)이 6V의 프로그램 검증 전압까지 낮아지지 않으면, 프로그램 검증 동작은 10V의 프로그램 전압이 저절로 6V의 프로그램 검증 전압으로 낮아질 때까지 수행될 수 없다. 비록 워드 라인 (12) 상의 전압이 6V의 프로그램 검증 동작까지 낮아지더라도, 그것은 여러 가지의 누설 전류들에 의한 것이다. 이는 플래시 메모리 장치의 전체적인 동작 속도가 길어지게 한다. 이러한 원인으로 인해서, 프로그램 동작이 수행되고 프로그램 검증 동작이 수행되기 이전에 워드 라인 상의 전압은 반드시 프로그램 검증 전압과 동일하거나 낮은 전압으로 방전되어야 한다. 이러한 문제는 이전 동작 모드의 고전압 레벨이 다음 동작 모드의 그것보다 높을 때 항상 야기될 수 있다.

앞서 설명된 방전 동작이 수행되는 경우, 프로그램 검증 동작에서 요구되는 고전압이 방전 전압보다 높기 때문에, 그것은 도 2의 고전압 발생기 (18)에 의해서 다시 발생되어야 한다. 이는 전술한 바와 같이 낮은 펌핑 효율의 고전압 발생기 (18)를 구비한 플래시 메모리 장치가 상당히 많은 전력을 소모하게 하는 원인이 된다. 도 4에서, 점선으로 표시된 부분은 종래 기술에 따른 방전 동작에 의해서 소모되는 전하량을 나타낸다. 그러므로, 반복되는 프로그램 횟수가 증가하면 할수록, 종래 기술에 따른 플래시 메모리 장치에 의해서 소모되는 전력은 더욱 증가한다.

따라서 본 발명의 목적은 프로그램 동작에서 프로그램 검증 동작으로 동작 모드가 변화될 때 전하 손실 없이 프로그램 검증 동작에 요구되는 프로그램 검증 전압을 얻을 수 있는 불 휘발성 반도체 메모리 장치를 제공하는 것이다.

도 1은 종래 기술에 따른 불 휘발성 반도체 메모리 장치의 개략적인 구성을 보여주는 블록도;

도 2는 종래 기술에 따른 도 1의 모드 설정 신호 발생기 및 워드 라인 전압 스위칭 회로의 상세 회로도;

도 3은 불 휘발성 반도체 메모리 장치로서 노어형 플래시 메모리 장치에 대한 프로그램 동작의 처리 단계들을 보여주는 흐름도;

도 4는 종래 기술에 따른 불 휘발성 반도체 메모리 장치가 일련의 프로그램 검증 동작 및 프로그램 동작에 따라 동작될 때 변화되는 워드 라인 전압을 보여주는 도면;

도 5는 본 발명에 따른 불 휘발성 반도체 메모리 장치의 개략적인 구성을 보여주는 블록도;

도 6은 본 발명의 바람직한 실시예에 따른 도 5의 모드 설정 신호 발생기, 워드 라인 전압 스위칭 회로, 그리고 챠지 세어링 회로의 상세 회로도; 그리고

도 7은 본 발명에 따른 불 휘발성 반도체 메모리 장치가 일련의 프로그램 검증 동작 및 프로그램 동작에 따라 동작될 때 변화되는 워드 라인 전압을 보여주는 도면이다.

*도면의 주요 부분에 대한 부호 설명

1 : 불 휘발성 반도체 메모리 장치 10, 100 : 메모리 셀 어레이

12, 120 : 어드레스 버퍼 회로 14, 140 : 행 디코더 회로

16, 160 : 열 디코더 회로 18, 180 : 고전압 발생기

20, 200 : 모드 설정 신호 발생기 22, 222 : 워드 라인 전압 스위칭 회로

240 : 챠지 세어링 회로

(구성)

상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 불 휘발성 반도체 메모리 장치는 다양한 동작 모드들, 예를 들면, 프로그램 동작 모드, 프로그램 검증 동작 모드, 독출 동작 모드, 소거 동작 모드 하에서 동작된다. 상기 불 휘발성 반도체 메모리 장치에는, 데이터 정보를 저장하는 복수 개의 메모리 셀들이 연결된 적어도 하나의 워드 라인가 제공되며, 전압 발생 회로, 전압 스위칭 회로, 그리고 챠지 세어링 회로를 포함한다. 상기 전압 발생 회로는 출력 노드를 가지며, 전원 전압을 받아들이고 상기 다양한 동작 모드들에 따라 상기 전원 전압보다 높은 다양한 전압들을 발생한다. 상기 전압 스위칭 회로는 하나의 선택된 동작 모드에 상응하는 상기 다양한 전압들 중 하나의 전압을 상기 적어도 하나의 워드 라인으로 전달한다. 그리고, 상기 챠지 세어링 회로는 상기 전압 발생 회로의 출력 노드에 연결되며, 다음에 수행될 동작 모드 시의 워드 라인 전압이 이전에 수행된 동작 모드 시의 그것보다 낮을 때, 워드 라인 전압이 챠지 세어링에 의해서 상기 이전 동작 모드의 워드 라인 전압에서 상기 다음 동작 모드의 워드 라인 전압까지 낮아지게 한다.

이 실시예에 있어서, 상기 챠지 세어링 회로는 상기 출력 노드에 연결된 일 전극 및 다른 전극을 가지는 커패시터와; 상기 일 전극과 상기 다른 전극 사이에 형성된 전류 통로 및 2 개의 직렬 연결된 인버터 회로들을 통해서 공급되는 제어 신호를 받아들이는 게이트를 가지는 제 1 트랜지스터 및; 상기 다른 전극 및 접지 사이에 형성된 전류 통로 및 상기 제어 신호를 받아들이는 게이트를 가지는 제 2 트랜지스터로 구성된다.

(작용)

이와 같은 장치에 의해서, 프로그램 동작 동안 공급된 프로그램 전압을 가지는 워드 라인의 로드 커패시터가 챠지 세어링 회로의 커패시터와 챠지 세어링 되도록 함으로써 워드 라인이 전하 손실 없이 프로그램 검증 전압으로 설정될 수 있다.

(실시예)

이하 본 발명의 실시예에 따른 참조도면에 의거하여 상세히 설명한다.

다음의 설명에서는 본 발명의 보다 철저한 이해를 제공하기 위해 노어형 플래시 메모리 장치를 예로서 자세하게 설명된다. 그러나, 이 분야에 통상적인 지식을 가진 자들에게 있어서는, 본 발명이 그것에 국한되지 않고 이전 동작 모드에서 공급되는 전압이 다음에 수행될 동작 모드의 전압보다 높은 경우 본 발명의 기술적 사상 및 범위가 적용될 수 있음은 자명하다.

도 6을 참조하면, 본 발명의 신규한 노어형 플래시 메모리 장치는 다양한 고전압들을 발생하는 고전압 발생기 (180)에 연결된 챠지 세어링 회로 (240)를 포함하며, 상기 챠지 세어링 회로 (240)는 다음에 수행될 동작 모드에서의 워드 라인 전압이 이전에 수행된 동작 모드에서의 그것보다 낮을 때 워드 라인 전압이 챠지 세어링에 의해서 이전 동작 모드에서의 워드 라인 전압에서 상기 다음 동작 모드에 사용될 워드 라인 전압까지 낮아지게 한다. 이로써, 플래시 메모리 장치에서 소모되는 전력이 최소화될 수 있다.

본 발명의 바람직한 실시예에 따른 노어형 플래시 메모리 장치의 개략적인 구성을 보여주는 블록도가 도 5에 도시되어 있다. 도 5에서, 참조 번호 (100)는 메모리 셀 어레이를 나타내고, 참조 번호들 (120), (140), 그리고 (160)는 어드레스 버퍼 회로, 행 디코더 회로, 그리고 열 디코더 회로를 각각 나타낸다. 참조 번호들 (180), (200), 그리고 (220)는 고전압 발생기, 모드 설정 신호 발생기, 그리고 워드 라인 전압 스위칭 회로를 각각 나타낸다. 참조 번호 (240)는 챠지 세어링 회로 (charge sharing circuit)를 나타낸다.

상기 고전압 발생기 (180), 설정 신호 발생기 (200), 워드 라인 전압 스위칭 회로 (220), 그리고 챠지 세어링 회로 (240)의 상세 회로 및 메모리 셀 어레이 (100)의 일부분을 보여주는 회로도가 행 디코더 회로 (140)와 함께 도 6에 도시되어 있다. 상기 메모리 셀 어레이 (100)는 도 2의 그것과 동일하기 때문에, 그것의 설명은 따라서 생략된다.

프로그램 및 독출 동작 모드들에서 선택된 워드 라인 (102)에 인가되는 고전압 (Vpp) (예를 들면, 10V의 프로그램 전압 및 6V의 프로그램 검증 전압)은 고전압 발생기 (180)에서 생성된다. 상기 고전압 발생기 (180)는 전원 전압 (VCC)을 받아들여서 각 동작 모드에서 요구되는 전압 레벨을 가지는 상기 고전압 (Vpp)을 발생한다. 상기 고전압 발생기 (180)에서 생성된 전압은 워드 라인 전압 스위칭 회로 (220)를 통해서 행 디코더 회로 (140)에 의해서 선택되는 워드 라인 (102)으로 공급된다. 상기 워드 라인 전압 스위칭 회로 (220)는 모드 설정 신호 발생기 (200)로부터의 모드 설정 신호 (Mode)에 응답해서 상기 고전압 발생기 (180)로부터 공급되는 전압 (Vpp) 또는 전원 전압 (VCC)을 상기 행 디코더 회로 (140)를 통해서 상기 선택된 워드 라인 (102)으로 전달한다. 상기 고전압 발생기 (180)에 연결된 상기 챠지 세어링 회로 (240)는 방전 인에이블 신호 (DIS)에 응답해서 고전압 발생기 (180)의 출력 노드 (OUTND)에서 워드 라인 쪽으로 보이는 로드 커패시터에 충전된 전하들 (그것 양단 전압) (예를 들면, 프로그램 전압)을 세어링 하여 (또는 분압하여) 워드 라인 상의 전압을 낮아지게 한다.

상기 모드 설정 신호 발생기 (200)는 하나의 NOR 게이트 회로 (105) 및 하나의 인버터 (106)로 구성된다. 상기 NOR 게이트 회로 (105)는 신호들 (PGM) 및 (PGMVFY)을 각각 받아들이는 입력 단자들을 가지며, 상기 인버터 (107)는 상기 NOR 게이트 회로 (105)의 출력을 반전시켜 상기 모드 설정 신호 (Mode)를 출력한다. 상기 신호 (PGM)는 프로그램 동작 모드를 나타내고, 상기 신호 (PGMVFY)는 프로그램 검증 동작 모드를 나타낸다.

상기 워드 라인 전압 스위칭 회로 (220)는 2 개의 레벨 쉬프터 회로들 (107) 및 (108)과 2 개의 PMOS 트랜지스터들 (109) 및 (110)으로 구성된다. 상기 PMOS 트랜지스터 (110)의 전류 통로는 상기 고전압 발생기 (180)의 출력 노드 (OUTND)와 행 디코더 회로 (140) 사이에 형성되며, 그것의 게이트는 레벨 쉬프터 회로 (107)를 통해서 상기 모드 설정 신호 (Mode)를 받아들인다. 상기 PMOS 트랜지스터 (109)의 전류 통로는 전원 전압 (VCC)과 행 디코더 회로 (140) (또는 트랜지스터 (110)를 통해서 출력 노드 (OUTND)) 사이에 형성되고, 그것의 게이트는 레벨 쉬프터 회로 (108)를 통해서 상기 회로 (107)의 출력을 받아들인다. 잘 알려진 바와 같이, 상기 레벨 쉬프터 회로들 (107) 및 (108)은 입력 신호의 위상과 상보적인 위상을 가지는 출력 신호를 출력하고, 상기 입력 신호의 전압 레벨 (예를 들면, 0V일 때)을 고전압 발생기 (180)의 출력 전압 (예를 들면, 프로그램 전압 또는 프로그램 검증 전압)으로 변환하기 위한 것이다.

계속해서, 본 발명에 따른 챠지 세어링 회로 (240)는 인버터 (111), 레벨 쉬프터 회로 (112), PMOS 트랜지스터 (113), NMOS 트랜지스터 (114), 그리고 커패시터 (115)로 구성되어 있다. 상기 커패시터 (115)는 상기 고전압 발생기 (180)의 출력 단자 (OUTND)에 연결된 일 전극을 가진다. 상기 NMOS 트랜지스터 (114)의 전류 통로는 상기 커패시터 (115)의 다른 전극과 접지 사이에 형성되고, 그것의 게이트는 방전 인에이블 신호 (DIS)를 받아들인다. 상기 PMOS 트랜지스터 (113)의 전류 통로는 상기 커패시터의 양전극들 사이에 형성되고, 그것의 게이트는 직렬 연결된 상기 인버터 (111)와 상기 레벨 쉬프터 회로 (112)를 통해서 상기 방전 인에이블 신호 (DIS)를 받아들인다. 상기 레벨 쉬프터 회로 (112)는 상기 워드 라인 전압 스위칭 회로 (220)의 그것과 동일한 기능을 수행한다.

이하 도 6에 도시된 모드 설정 신호 발생기 (200), 워드 라인 전압 스위칭 회로 (220), 그리고 챠지 세어링 회로 (240)를 이용한 프로그램 동작 및 프로그램 검증 동작이 도 7의 타이밍도 및 도 3의 흐름도와 함께 설명된다. 설명의 편의상, 하나의 메모리 셀 (101)에 대한 프로그램 동작이 설명되지만, 다른 메모리 셀들의 프로그램 동작 역시 동일하게 수행될 것이다.

프로그램 동작이 수행되면, 먼저, 선택되는 메모리 셀 (11)을 프로그램할 것인 지의 여부를 판별하기 위해서, 프로그램 검증 동작이 도 3의 단계 (S10)에서 수행된다. 여기서, 상기 메모리 셀 (101)이 온 셀 (on cell)인 경우, 그것의 드레솔드 전압은 1V~3V 사이에 분포되고, 오프 셀인 경우, 그것의 드레솔드 전압은 6V~8V 사이에 분포된다. 상기 프로그램 검증 동작 동안에 상기 메모리 셀 (101)의 게이트에 연결된 워드 라인 (102)에는, 6V의 프로그램 검증 전압이, 예를 들면, 인가된다. 이와 동시에, 미도시된 감지 증폭기 회로로부터 상기 메모리 셀 (101)에 관련된 비트 라인 (103)으로 감지 전류가 공급된다.

이를 좀 더 구체적으로 설명하면 다음과 같다. 상기 단계 (S12)에서, 신호들 (PGM), (PGMVFY), 그리고 (DIS)는, 도 7에 도시된 바와 같이, 로직 로우 레벨 (logic low level), 로직 하이 레벨 (logic high level), 그리고 로직 로우 레벨이 된다. 이는 모드 설정 신호 발생부 (200)가 로직 하이 레벨의 모드 설정 신호 (Mode)를 발생하게 한다. 그 결과, 워드 라인 전압 스위칭 회로 (220)의 PMOS 트랜지스터 (109)는 턴-오프 되고 PMOS 트랜지스터 (110)는 턴-온되며, 고전압 발생기 (180)에서 생성된 6V의 고전압 (Vpp) 즉, 프로그램 검증 전압이 턴-온된 트랜지스터 (110) 및 행 디코더 회로 (140)를 통해서 선택된 워드 라인 (102)으로 공급된다. 이와 동시에, 로직 로우 레벨의 방전 인에이블 신호 (DIS)는 PMOS 트랜지스터 (113)가 턴-온 되게 하고 NMOS 트랜지스터 (114)가 턴-오프 되게 하며, 커패시터 (115)의 각 전극은 턴-온된 트랜지스터 (113)를 통해서 상기 고전압 발생기 (180)에서 생성된 6V의 전압을 가진다. 즉, 커패시터 (115)의 양단 전압은 프로그램 검증 동작 동안에 워드 라인 전압에 영향을 미치지 않도록 동일하게 유지된다.

그 다음에, 단계 (S12)에서는, 상기 메모리 셀 (101)이 오프 셀인 지의 여부가 판별된다. 상기 프로그램 검증 동작의 결과로서 상기 메모리 셀 (101)이 오프 셀 (6V~8V의 드레솔드 전압을 가진 메모리 셀)이면 (즉, 비트 라인 상의 전압 레벨이 이전에 프리챠지된 전압 레벨에 비해서 높게 되면), 프로그램 동작이 종료된다.

이와 반대로, 상기 메모리 셀 (101)이 단계 (S12)에서 온 셀 (6V보다 낮은 1V~3V의 드레솔드 전압을 가진 메모리 셀)로 판별되면 (즉, 비트 라인 상의 전압 레벨이 이전에 프리챠지된 전압 레벨에 비해서 낮아지면), 다음 단계 (S14)가 수행된다. 상기 단계 (S14)에서는, 상기 메모리 셀 (101)이 오프 셀에 상응하는 6V~8V의 드레솔드 전압을 갖도록 프로그램 동작이 수행된다. 상기 프로그램 동작 동안에는, 고전압 발생기 (180)에서 생성된 10V의 고전압 즉, 프로그램 전압이 상기 메모리 셀 (101)에 관련된 워드 라인 (102)에 인가되고 5V의 전압이 그것에 관련된 비트 라인 (103)에 인가된다. 이때, 상기 메모리 셀 (101)의 소오스에 연결된 소오스 라인 (104)은 접지 전압을 공급받는다.

이를 구체적으로 설명하면, 상기 신호들 (PGM), (PGMVFY), 그리고 (DIS)가, 도 7에 도시된 바와 같이, 로직 하이 레벨, 로직 로우 레벨, 그리고 로직 로우 레벨이 되기 때문에, 모드 설정 신호 발생기 (180)로부터 로직 하이 레벨의 모드 설정 신호 (Mode)가 발생된다. 이는 워드 라인 전압 스위칭 회로 (220)의 PMOS 트랜지스터 (109)가 턴-오프 되게 하고 PMOS 트랜지스터 (110)가 턴-온 되게 한다. 그 결과로서, 고전압 발생기 (180)에서 생성된 10V의 프로그램 전압이 턴-온된 트랜지스터 (110) 및 행 디코더 회로 (140)를 통해서 상기 선택된 워드 라인 (102)으로 공급된다. 이러한 전압 조건은 정해진 시간 동안 계속해서 유지된다. 이때, 이 분야에 잘 알려진 바와 같이, 상기 메모리 셀 (101)의 드레인과 인접한 채널 영역에서 높은 에너지를 가지는 핫 일렉트론들이 메모리 셀 (101)의 부유 게이트로 주입된다 (이는 핫 일렉트론 인젝션 프로그램 방식이라 불린다). 이는 메모리 셀 (101)의 드레솔드 전압이 높아지게 한다.

단계 (S14)의 프로그램 동작이 종료되기 이전에 워드 라인 전압의 방전 동작이 수행된다. 상기 방전 구간 동안에는, 상기 신호들 (PGM) 및 (PGMVFY)이 로직 하이 레벨과 로직 로우 레벨로 계속해서 유지되고, 도 7에 도시된 바와 같이, 상기 신호 (DIS)가 로직 로우 레벨에서 로직 하이 레벨로 변화될 때, 도 6의 챠지 세어링 회로 (240)의 PMOS 트랜지스터 (113)는 턴-오프 되고, 그것의 NMOS 트랜지스터 (114)는 턴-온된다. 이는 상기 출력 노드 (OUTND)에서 보이는 로드 커패시터에 충전된 전하들 (프로그램 전압에 상응하는 전하들)이, 일 전극이 접지 되고 다른 전극이 출력 노드 (OUTND)에 연결된, 챠지 세어링 회로 (240)의 커패시터 (115)로 이동하게 한다 (커패시터 (115)와 로드 커패시터 (미도시된) 사이에 챠지 세어링 동작이 생긴다). 상기 출력 노드 (OUTND)에서 보이는 로드 커패시터의 커패시턴스가 증가되기 때문에 (비록 도면에는 도시되지 않았지만, 이는 커패시터 (115)와 워드 라인의 로드 커패시터가 병렬로 연결되어 있기 때문이다), 출력 노드 (OUTND)의 전압 즉, 상기 선택된 워드 라인 (102) 상의 프로그램 전압 (10V)은 ΔV=Q/ΔC만큼 즉, 다음에 수행될 프로그램 검증 전압까지 낮아진다. 여기서, 비록 도면에는 도시되지 않았지만, 방전 구간 동안에 고전압 발생기 (180)로부터 고전압이 출력되지 않도록 상기 고전압 발생기 (180)가 구현되었음에 주의해야 한다. 상기 선택된 워드 라인 (102) 상의 전압이 상기 커패시터 (115)의 커패시턴스를 가변 시킴으로써 방전 인에이블 신호 (DIS)가 활성화되는 동안에 용이하게 조절될 수 있음은 자명하다.

도 7에서 알 수 있듯이, 방전 구간 동안, 종래의 플래시 메모리 장치와 달리 본 발명의 플래시 메모리 장치는 챠지 세어링 회로 (240)를 통해서 전하 손실 없이 프로그램 검증 동작에서 요구되는 6V의 프로그램 검증 전압을 얻을 수 있다.

다음 단계 (S16)에서는, 앞서 설명된 바와 같은 프로그램 검증 동작이 다시 수행된다. 상기 프로그램 검증 동작 동안에, 신호들 (PGM), (PGMVFY), 그리고 (DIS)가, 도 7에 도시된 바와 같이, 로직 로우 레벨, 로직 하이 레벨, 그리고 로직 로우 레벨이 되면, 모드 설정 신호 발생기 (200)로부터의 모드 설정 신호 (Mode)는 프로그램 동작 모드와 동일한 로직 하이 레벨을 가진다. 이때, 상기 워드 라인 전압 스위칭 회로 (220) 및 상기 챠지 세어링 회로 (240)의 동작은 프로그램 동작 모드와 동일하게 동작한다. 그 결과, 고전압 발생기 (180)에서 생성된 6V의 프로그램 검증 전압이 턴-온된 트랜지스터 (110) 및 행 디코더 회로 (140)를 통해서 상기 선택된 워드 라인 (102)으로 전달된다.

프로그램 검증 동작이 완료된 후, 단계 (18)에서 상기 메모리 셀 (101)이 오프 셀인 지의 여부가 판별된다. 만약 상기 메모리 셀 (101)이 6V~8V의 드레솔드 전압을 가지는 오프 셀로 판별되면, 프로그램 동작은 종료된다. 그렇지 않으면, 다음 단계 (S20)가 수행된다. 상기 단계 (S20)에서는, 프로그램 동작이 정해진 최대 횟수만큼 수행되었는 지의 여부가 판별되며, 만약 정해진 횟수만큼 프로그램 동작이 수행되지 않았으면, 단계들 (S14) 및 (S16)이 정해진 최대 프로그램 횟수가 수행될 때까지 반복적으로 순환된다. 만약 그렇지 않으면, 프로그램 동작이 종료된다.

예시적인 바람직한 실시예를 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형예들 및 그 유사한 구성들을 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구 범위는 그러한 변형예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.

앞서 설명된 바와 같이, 프로그램 동작이 수행된 후 프로그램 검증 동작이 수행될 때, 워드 라인 전압은 프로그램 검증 전압으로 또는 그 보다 낮은 전압으로 낮아져야 한다 (방전되어야 한다). 종래의 경우, 이는 PMOS 트랜지스터 (54)를 턴-온시켜 워드 라인을 전원 전압까지 방전함으로써 구현되었다 (PMOS 트랜지스터 (55)는 턴-오프된다). 반면에, 본 발명의 경우, 챠지 세어링 회로 (240)에 제공되는 커패시터 (115)를 이용하여 이전 동작에서 사용된 워드 라인 상의 프로그램 전압은 워드 라인의 로드 커패시터와 상기 커패시터 (115) 사이의 챠지 세어링에 의해서 프로그램 검증 전압까지 낮아진다. 이로써, 종래 기술의 플래시 메모리 장치에서 야기된 문제점 즉, 소모 전력의 증가가 방지될 수 있고, 빠른 시간 내에 원하는 레벨을 가지는 고전압이 워드 라인에 설정될 수 있다.

Claims

다양한 동작 모드들 하에서 동작되는 반도체 메모리 장치에 있어서:

데이터 정보를 저장하는 복수 개의 메모리 셀들이 연결된 적어도 하나의 워드 라인과;

출력 노드를 가지며, 전원 전압을 받아들이고 상기 다양한 동작 모드들에 따라 상기 전원 전압보다 높은 다양한 전압들을 발생하는 전압 발생 회로와;

하나의 선택된 동작 모드에 상응하는 상기 다양한 전압들 중 하나의 전압을 상기 적어도 하나의 워드 라인으로 전달하는 전압 스위칭 회로 및;

상기 전압 발생 회로의 출력 노드에 연결되며, 다음에 수행될 동작 모드 시의 워드 라인 전압이 이전에 수행된 동작 모드 시의 그것보다 낮을 때, 워드 라인 전압이 챠지 세어링에 의해서 상기 이전 동작 모드의 워드 라인 전압에서 상기 다음 동작 모드의 워드 라인 전압까지 낮아지게 하는 챠지 세어링 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 출력 노드에 연결된 일 전극 및 다른 전극을 가지는 커패시터와;

상기 일 전극과 상기 다른 전극 사이에 형성된 전류 통로 및 2 개의 직렬 연결된 인버터 회로들을 통해서 공급되는 제어 신호를 받아들이는 게이트를 가지는 제 1 트랜지스터 및;

상기 다른 전극 및 접지 사이에 형성된 전류 통로 및 상기 제어 신호를 받아들이는 게이트를 가지는 제 2 트랜지스터를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
제 2 항에 있어서,

상기 제 1 트랜지스터의 게이트에 직접 연결된 상기 직렬 연결된 인버터 회로들 중 하나는 레벨 쉬프터 회로로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
제 2 항에 있어서,

상기 커패시터의 양전극들은 상기 제어 신호가 비활성화될 때 동일한 전위를 가지는 것을 특징으로 하는 반도체 메모리 장치.
제 4 항에 있어서,

상기 제어 신호가 활성화될 때, 상기 커패시터의 일 전극은 상기 전압 발생 회로의 출력 노드 상의 전압을 갖고 상기 커패시터의 다른 전극은 상기 제 2 트랜지스터를 통해서 접지 되는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 메모리 셀들 각각은 플래시 전기적으로 프로그램 가능한 독출 전용 메모리로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
제 1 항에 있어서,

상기 메모리 셀들 각각은 플래시 전기적으로 소거 및 프로그램 가능한 독출 전용 메모리로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
복수 개의 워드 라인들, 상기 워드 라인들과 교차하도록 배열된 복수 개의 비트 라인들, 그리고 상기 워드 라인 및 상기 비트 라인들의 교차 영역들에 각각 배열되고 데이터 정보를 저장하는 복수 개의 메모리 셀들을 가지는 메모리 셀 어레이와;

하나의 선택된 메모리 셀에 관련된 상기 워드 라인들 중 하나를 선택하여 프로그램, 프로그램 검증, 독출 동작 모드들에 따른 워드 라인 전압으로 상기 선택된 워드 라인을 구동하는 워드 라인 디코더 회로와;

출력 노드를 가지며, 전원 전압을 받아들이고 상기 다양한 동작 모드들에 따라 상기 전원 전압보다 높은 다양한 전압들을 발생하는 전압 발생 회로와;

하나의 선택된 동작 모드에 상응하는 상기 다양한 전압들 중 하나의 전압을 상기 적어도 하나의 워드 라인으로 전달하는 전압 스위칭 회로 및;

상기 전압 발생 회로의 출력 노드에 연결되며, 다음에 수행될 동작 모드 시의 워드 라인 전압이 이전에 수행된 동작 모드 시의 그것보다 낮을 때, 워드 라인 전압이 챠지 세어링에 의해서 상기 이전 동작 모드의 워드 라인 전압에서 상기 다음 동작 모드의 워드 라인 전압까지 낮아지게 하는 챠지 세어링 회로를 포함하는 플래시 메모리 장치.
제 8 항에 있어서,

상기 메모리 셀들 각각은 플래시 전기적으로 프로그램 가능한 독출 전용 메모리로 구성되는 플래시 메모리 장치.
제 8 항에 있어서,

상기 메모리 셀들 각각은 플래시 전기적으로 소거 및 프로그램 가능한 독출 전용 메모리로 구성되는 플래시 메모리 장치.
제 8 항에 있어서,

상기 출력 노드에 연결된 일 전극 및 다른 전극을 가지는 커패시터와;

상기 일 전극과 상기 다른 전극 사이에 형성된 전류 통로 및 2 개의 직렬 연결된 인버터 회로들을 통해서 공급되는 방전 인에이블 신호를 받아들이는 게이트를 가지는 제 1 트랜지스터 및;

상기 다른 전극 및 접지 사이에 형성된 전류 통로 및 상기 방전 인에이블 신호를 받아들이는 게이트를 가지는 제 2 트랜지스터를 포함하는 플래시 메모리 장치.
제 11 항에 있어서,

상기 제 1 트랜지스터의 게이트에 직접 연결된 상기 직렬 연결된 인버터 회로들 중 하나는 레벨 쉬프터 회로로 구성되는 플래시 메모리 장치.
제 11 항에 있어서,

상기 커패시터의 양전극들은 상기 방전 인에이블 신호가 비활성화될 때 동일한 전위를 가지는 플래시 메모리 장치.
제 11 항에 있어서,

상기 방전 인에이블 신호가 활성화될 때, 상기 커패시터의 일 전극은 상기 전압 발생 회로의 출력 노드 상의 전압을 갖고 상기 커패시터의 다른 전극은 상기 제 2 트랜지스터를 통해서 접지 되는 플래시 메모리 장치.
제 8 항에 있어서,

상기 전압 스위칭 회로는,

프로그램 인에이블 신호 및 프로그램 검증 인에이블 신호에 응답해서 상기 프로그램, 프로그램 검증, 그리고 독출 동작 모드들 중 하나를 나타내는 모드 설정 신호를 발생하는 모드 설정 신호 발생기와;

상기 모드 설정 신호 발생기의 출력에 연결된 제 1 레벨 쉬프터 회로와;

상기 전압 발생 회로의 출력 노드와 상기 행 디코더 회로 사이에 형성된 전류 통로 및 상기 제 1 레벨 쉬프터 회로의 출력에 연결된 게이트를 가지는 제 1 트랜지스터와;

상기 제 1 레벨 쉬프터 회로의 출력에 연결된 제 2 레벨 쉬프터 회로 및;

상기 전원 전압과 상기 행 디코더 회로 사이에 형성된 전류 통로 및 상기 제 2 레벨 쉬프터 회로의 출력에 연결된 게이트를 가지는 제 2 트랜지스터를 포함하는 플래시 메모리 장치.
복수 개의 워드 라인들, 상기 워드 라인들과 교차하도록 배열된 복수 개의 비트 라인들, 그리고 상기 워드 라인 및 상기 비트 라인들의 교차 영역들에 각각 배열되고 데이터 정보를 저장하는 복수 개의 메모리 셀들을 가지는 메모리 셀 어레이와;

상기 각 메모리 셀은 대응하는 워드 라인에 연결된 제어 게이트, 상기 제어 게이트와 절연된 플로팅 게이트, 접지에 연결된 소오스 단자, 그리고 대응하는 비트 라인에 연결된 드레인을 가지며;

하나의 선택된 메모리 셀에 관련된 상기 워드 라인들 중 하나를 선택하여 프로그램, 프로그램 검증, 독출 동작 모드들에 따른 워드 라인 전압으로 상기 선택된 워드 라인을 구동하는 워드 라인 디코더 회로와;

출력 노드를 가지며, 전원 전압을 받아들이고 상기 다양한 동작 모드들에 따라 상기 전원 전압보다 높은 다양한 전압들을 발생하는 전압 발생 회로와;

프로그램 인에이블 신호 및 프로그램 검증 인에이블 신호에 응답해서 상기 프로그램, 프로그램 검증, 그리고 독출 동작 모드들 중 하나를 나타내는 모드 설정 신호를 발생하는 모드 설정 신호 발생 회로와;

상기 모드 설정 신호에 응답해서, 하나의 선택된 동작 모드에 상응하는 상기 다양한 전압들 및 상기 전원 전압 중 하나의 전압을 상기 적어도 하나의 워드 라인으로 전달하는 전압 스위칭 회로 및;

상기 전압 발생 회로의 출력 노드에 연결되며, 다음에 수행될 동작 모드에서 요구되는 워드 라인 전압이 이전에 수행된 동작 모드에서 사용된 워드 라인 전압보다 낮을 때, 워드 라인 전압이 챠지 세어링에 의해서 상기 이전 동작 모드의 워드 라인 전압에서 상기 다음 동작 모드의 워드 라인 전압까지 낮아지게 하는 챠지 세어링 회로를 포함하는 플래시 메모리 장치.
제 16 항에 있어서,

상기 출력 노드에 연결된 일 전극 및 다른 전극을 가지는 커패시터와;

상기 일 전극과 상기 다른 전극 사이에 형성된 전류 통로 및 2 개의 직렬 연결된 인버터 회로들을 통해서 공급되는 방전 인에이블 신호를 받아들이는 게이트를 가지는 제 1 트랜지스터 및;

상기 다른 전극 및 접지 사이에 형성된 전류 통로 및 상기 방전 인에이블 신호를 받아들이는 게이트를 가지는 제 2 트랜지스터를 포함하는 플래시 메모리 장치.
제 17 항에 있어서,

상기 제 1 트랜지스터의 게이트에 직접 연결된 상기 직렬 연결된 인버터 회로들 중 하나는 레벨 쉬프터 회로로 구성되는 플래시 메모리 장치.
제 17 항에 있어서,

상기 커패시터의 양전극들은 상기 방전 인에이블 신호가 비활성화될 때 동일한 전위를 가지는 플래시 메모리 장치.
제 17 항에 있어서,

상기 방전 인에이블 신호가 활성화될 때, 상기 커패시터의 일 전극은 상기 전압 발생 회로의 출력 노드 상의 전압을 갖고 상기 커패시터의 다른 전극은 상기 제 2 트랜지스터를 통해서 접지 되는 플래시 메모리 장치.