KR20000040586A - 회로배선이 형성된 기판을 갖는 멀티 칩 패키지 - Google Patents

회로배선이 형성된 기판을 갖는 멀티 칩 패키지 Download PDF

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Abstract

본 발명은 다양한 형태의 반도체 칩을 복수 개 수용하는 멀티 칩 패키지(MCP; Multi Chip Package)에 관한 것으로서, ⒜상면으로부터 소정의 깊이로 파여져 단차를 갖는 와이어 본딩면이 그리고 그 와이어 본딩면으로부터 하면을 관통하도록 개구부가 형성되어 있으며, 와이어 본딩면에 노출된 부분을 갖도록 하는 배선을 포함하는 회로배선들이 내재되어 있는 기판과, ⒝기판의 상면에서 회로배선과 전기적으로 연결되도록 접합되어 있는 외부 접속 단자와, ⒞본딩패드가 기판의 개구부에 위치하도록 기판의 하면에 부착되는 베이스 칩과, ⒟베이스 칩의 비활성면에 부착되는 탑재 칩과, ⒠와이어 본딩면에 노출된 배선을 포함하는 회로배선들과 그에 대응되는 베이스 칩과 탑재 칩들에 형성되어 있는 본딩패드들을 전기적으로 연결하는 본딩 와이어, 및 ⒡베이스 칩과 탑재 칩의 활성면과 본딩 와이어를 봉지시키는 봉지부를 포함하는 것을 특징으로 한다. 이에 따르면, 다이 본딩면을 기판의 상면이나 하면보다 낮은 위치에 형성하도록 하여 보다 박형의 구조를 가질 수 있으며, 전기적 연결 구조에 있어서 개구부를 통하여 기판의 상면으로부터 소정의 깊이로 형성되는 와이어 본딩면에 노출된 회로배선과 기판의 하부에서 동시에 이루어지도록 하여 기판 상면에 배열되어 있는 외부 접속단자가 전기적 연결이 이루어지도록 하여 다핀화와 다기능화 및 고성능화에 대응될 수 있다.

Description

회로배선이 형성된 기판을 갖는 멀티 칩 패키지(Multi Chip Package having substrate on which circuit lines are formed)
본 발명은 반도체 칩 패키지(semiconductor chip package)에 관한 것으로서, 더욱 상세하게는 다양한 형태의 반도체 칩을 복수 개 수용하는 멀티 칩 패키지(MCP; Multi Chip Package)에 관한 것이다.
최근에 반도체 산업의 발전 그리고 사용자의 요구에 따라 전자 기기는 더욱 더 소형화 및 경량화가 요구되고 있다. 이에 주로 적용되는 기술중의 하나가 복수의 반도체 칩을 리드프레임에 탑재하여 하나의 패키지로 구성한 멀티 칩 패키징(multi chip packaging) 기술이다.
이 멀티 칩 패키징 기술은 특히 소형화와 경량화가 요구되는 휴대용 전화기 등에서 실장면적의 축소와 경량화를 위해 많이 적용되고 있다. 예를 들어, 메모리 기능을 수행하는 플래시 메모리(flash memory)와 에스램(SRAM; Synchronous RAM) 칩을 하나의 TSOP(Thin Small Outline Package)로 구성하면 각각의 반도체 칩을 내재하는 단위 반도체 칩 패키지 두 개를 이용하는 것보다 크기나 무게 및 실장면적에서 소형화와 경량화에 유리하다.
일반적으로 두 개의 반도체 칩을 하나의 패키지 내에 구성하는 방법에는 두 개의 반도체 칩을 적층하는 방법과 병렬로 배열하는 방법이 있다. 전자의 경우 반도체 칩을 적층하는 구조이므로 공정이 복잡하고 한정된 두께에서 안정된 공정을 확보하기 어려운 단점이 있고, 후자의 경우 평면상에 두 개의 반도체 칩을 배열하는 구조이므로 사이즈 감소에 의한 소형화의 장점을 얻기가 어렵다. 보통 소형화와 경량화가 필요한 패키지에 적용되는 형태로서 반도체 칩을 적층하는 형태가 많이 사용된다. 이 형태의 멀티 칩 패키지의 예를 소개하면 다음과 같다.
도 1은 종래 기술에 의한 멀티 칩 패키지의 일 예를 나타낸 단면도이다.
도 1을 참조하면, 이 멀티 칩 패키지(160)는 제 1칩(161)의 본딩패드(bonding pad;164)가 형성된 활성면(active layer)에 그보다 크기가 작은 제 2칩(163)의 본딩패드(164)가 형성되어 있지 않은 비활성면(non-active layer)이 부착되어 있고, 제 1칩(161)의 비활성면이 리드프레임의 다이패드(171)에 부착되어 있는 구조이다. 다이패드(171)의 주변에는 리드(165)가 배열되어 있으며, 각각의 반도체 칩(161,163)과 이 리드(165)가 와이어 본딩(wire bonding)에 의해 본딩 와이어(166,167)로 접속되어 전기적인 연결이 이루어지고 있다. 제 1칩(161)과 제 2칩(163), 제 1칩(161)과 다이패드(171)의 부착에는 모두 접착제(169,170)가 사용되고 있다. 제 1칩(161)과 제 2칩(163) 및 리드(165)의 소정 부분이 수지 봉지재로 형성된 패키지 몸체(168)에 의해 외부 환경으로부터 보호된다.
이와 같은 구조의 멀티 칩 패키지는 제조 공정이 하나의 반도체 칩을 내재하는 일반적인 패키지의 제조 공정과 가장 가까워 기존의 공정 설비를 그대로 이용할 수 있으며 비용 면에서도 가장 유리한 구조이다.
그러나, 종래의 멀티 칩 패키지의 경우 시스템 요구 특성에 따라 두 개 이상의 동종의 반도체 칩이나 서로 다른 이종의 반도체 칩들의 운용이 필요할 경우에 적합한 구조의 멀티 칩 패키지를 구성하는 데에 어려운 점이 있다. 각 소자와 단자의 전기적 연결을 고려한 복수의 반도체 칩을 배치하는 데에 문제가 있기 때문이다. 리드프레임을 이용하여 여러 개의 칩들을 포함하는 멀티 칩 패키지를 구성하는 경우에 필요한 만큼의 접속단자를 배치 구성하기가 어렵고, 각각의 칩 본딩패드와 접속단자와의 전기적 연결에 어려우며, 적층되는 구조 자체가 불안정하게 되는 패키지 내부의 구조적 불균형이 초래될 수 있다.
또한, 종래의 멀티 칩 패키지에 있어서 문제로 대두되고 있는 것이 두께의 제약이다. 현재 8인치, 12인치 등으로 웨이퍼가 점차 대구경화 되면서 휨과 자중에 의한 깨짐 등 취급상의 문제가 있어서 웨이퍼 뒷면에 대한 랩핑(lapping)이 한계에 다다르고 있다. 이에 따라 반도체 칩 자체에 대한 두께의 감소는 한정된다. 그리고, 칩 두께의 감소에 대한 제약은 소형화와 경량화된 멀티 칩 패키지 제조에 대한 제약으로 이어진다.
만일 소형화된 멀티 칩 패키지를 얻기 위하여 제조 공정중 수지 성형 공정에서 칩 상부의 봉지 수지의 두께를 얇게 할 경우에 반도체 칩과 리드의 전기적 연결에 사용되는 도전성 금속선이 패키지 몸체의 외부로 노출되는 불량이 발생될 수 있다.
본 발명의 목적은 여러 개의 반도체 칩들을 내재하며 전기적인 연결 구조나 칩 배치 구조에 안정성을 갖는 멀티 칩 패키지를 제공하는 데 있다.
또한 본 발명의 다른 목적은 두께와 크기가 감소된 멀티 칩 패키지를 제공하는 데에 있다.
도 1은 종래기술에 따른 멀티 칩 패키지의 실시예를 나타낸 단면도,
도 2a와 도 2b는 본 발명에 따른 멀티 칩 패키지의 제 1실시예를 나타낸 단면도와 절단 사시도,
도 3a와 도 3b는 본 발명에 따른 멀티 칩 패키지의 제 2실시예를 나타낸 단면도와 절단 사시도,
도 4내지 도 20은 본 발명에 따른 멀티 칩 패키지의 제 3실시예 내지 제 19실시예를 나타낸 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명 *
10,50~67; 멀티 칩 패키지 11,13; 반도체 칩
12,14; 본딩패드 21,22; 기판
23a,23b; 회로배선 25; 와이어 본딩면
27; 다이 본딩면 28; 하부 와이어 본딩면
29; 개구부 31,32; 접착제
33a,33b; 본딩 와이어 35; 솔더 볼(solder ball)
37a,37b; 봉지부
상기 목적을 달성하기 위한 본 발명에 따른 멀티 칩 패키지는 ⒜상면으로부터 소정의 깊이로 파여져 단차를 갖는 적어도 하나 이상의 와이어 본딩면이 형성되어 있고, 그 와이어 본딩면으로부터 하면을 관통하도록 개구부가 형성되어 있으며, 와이어 본딩면에 노출된 부분을 갖도록 하는 배선을 포함하는 회로배선들이 내재되어 있는 기판과; ⒝기판의 상면에서 회로배선과 전기적으로 연결되도록 접합되어 있는 외부 접속 단자와; ⒞본딩패드가 기판의 개구부에 위치하도록 기판의 하면에 부착되는 적어도 하나 이상의 베이스 칩과; ⒟베이스 칩에 본딩패드가 형성된 면의 반대면인 비활성면에 부착되는 적어도 하나 이상의 탑재 칩과; ⒠와이어 본딩면에 노출된 배선을 포함하는 회로배선들과 그에 대응되는 베이스 칩과 탑재 칩들에 형성되어 있는 본딩패드들을 전기적으로 연결하는 본딩 와이어; 및 ⒡베이스 칩과 탑재 칩의 활성면과 본딩 와이어를 외부환경으로부터 보호하도록 봉지시키는 봉지부;를 포함하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명에 따른 멀티 칩 패키지의 실시예를 설명하고자 한다.
도 2a와 도 2b는 본 발명에 따른 멀티 칩 패키지의 제 1실시예를 나타낸 단면도와 절단 사시도이다.
도 2a와 도 2b를 참조하면, 제 1실시예의 멀티 칩 패키지(10)는 두 개의 반도체 칩(11,13)을 내재하는 멀티 칩 패키지로서, 와이어 본딩 캐버티(wire bonding cavity)와 개구부(29)가 형성된 기판(22)을 이용하고 있는 형태이다.
기판(22)은 상면 중앙부로부터 소정의 깊이로 파여져 형성되는 와이어 본딩 캐버티에 의해 단차를 갖는 와이어 본딩면(25)이 형성되어 있고, 그 와이어 본딩면(25)으로부터 하면을 관통하도록 개구부(29)가 형성되어 있다. 기판(22)은 일측단부가 와이어 본딩면(25)에 노출되는 회로배선(23a)과 하면에 노출되는 회로배선(23b)으로 이루어진 회로배선들이 형성되어 있으며, 글래스-에폭시(glass-epoxy) 재질의 인쇄회로필름(Printed Circuit Film; PCF)이다. 각 배선(23a,23b)들의 타측단은 기판(22)의 상면에 노출되어 있다.
두 개의 반도체 칩 중에서 기판(22) 하면에 부착되는 반도체 칩(11)을 베이스 칩이라 하고, 그 베이스 칩에 부착되는 반도체 칩(13)을 탑재 칩이라 칭한다. 베이스 칩(11)은 본딩패드(12)가 활성면의 중앙부에 형성되어 있는 센터패드형이고, 베이스 칩(13)은 본딩패드(14)가 활성면의 가장자리에 형성되어 있는 에지패드형이다.
이 멀티 칩 패키지(10)는 베이스 칩(11)이 본딩패드(12)가 기판(22)의 개구부(29)에 위치되도록 하여 기판(22)의 하면에 접착제(31)로 부착되어 있고, 탑재 칩(13)이 베이스 칩(11)의 비활성면에 접착제(32)로 부착되어 있다. 와이어 본딩면(25)에 노출되어 있는 배선(23a)과 베이스 칩(11)의 본딩패드(12)가 본딩 와이어(33a)에 의해 와이어 본딩되어 있고, 기판(22) 하면에 노출되어 있는 배선(23b)과 탑재 칩(13)의 본딩패드(14)가 본딩 와이어(33b)에 의해 와이어 본딩되어 있으며, 기판(22)의 상면에서 외부 접속단자로서 솔더 볼(35)이 회로배선들(23a,23b)과 접합되도록 하여 배열되어 있다. 베이스 칩(11)과 탑재 칩(13) 및 본딩 와이어(33a,33b)들은 에폭시 성형 수지(Epoxy Molding Compound; EMC)와 같은 수지 봉지재로 형성된 봉지부(37a,37b)에 의해 봉지되어 외부환경으로부터 보호되는 구조를 갖고 있다.
이와 같은 멀티 칩 패키지(10)는 베이스 칩(11)과의 전기적 연결에 와이어 본딩면(25)에 형성된 배선(23a)을 이용하고 탑재 칩(13)의 전기적 연결에 기판(22) 하면에 형성된 배선(23b)을 이용하며, 각각의 회로배선(23a,23b)이 기판 상면에 형성된 솔더 볼(35)과 전기적으로 연결되기 때문에 핀 수의 증가에 대응하기에 적합한 구조를 갖게 된다. 또한, 와이어 본딩 캐버티에 의해 형성되는 와이어 본딩면(25)이 기판(22)의 상면으로부터 단차를 갖고 형성되기 때문에 베이스 칩(11)과 접합되는 본딩 와이어(33a)가 기판(22) 상면보다 아래쪽에 위치하게 되어 전체적인 패키지 두께를 감소시킬 수 있다.
이 멀티 칩 패키지(10)는 베이스 칩(11)을 활성면이 기판(22)의 밑면에 부착시키고, 탑재 칩(13)의 밑면을 접착제(32)를 이용하여 베이스 칩(11)의 밑면에 부착시키며, 탑재 칩(13)과 기판(22)의 회로배선(23b)을 와이어 본딩한 후에 봉지하고, 기판(22) 상부의 와이어 본딩면(25)에 노출된 회로배선(23a)과 베이스 칩(11)을 와이어 본딩하고 봉지한 후 솔더 볼(35)을 부착하는 일련의 공정으로 얻어 질 수 있다.
도 3a와 도 3b는 본 발명에 따른 멀티 칩 패키지의 제 2실시예를 나타낸 단면도와 절단 사시도이다.
도 3a와 도 3b를 참조하면, 제 2실시예의 멀티 칩 패키지(50)는 제 1실시예와 같이 베이스 칩(11)으로 센터패드형 반도체 칩과 탑재 칩(13)으로 에지패드형 반도체 칩을 각각 하나씩 내재하는 형태의 것으로서, 제 1실시예와 달리 회로배선(23a,23b)을 갖는 기판(21)을 비티 레진(BT resin)재질의 인쇄회로기판(PCB)을 이용하고 있으며, 기판(21)은 상면으로부터 단차를 갖고 형성된 와이어 본딩면(25)과 하면으로부터 단차를 갖고 형성된 다이 본딩면(27)이 형성되어 있는 것이 특징이다.
기판(21)에 다이 캐버티(die cavity)에 의해 형성되는 다이 본딩면(27)에 베이스 칩(11)을 부착시킴으로써, 베이스 칩(11)의 부착이 기판(21)의 하면으로부터 더 안쪽에 이루어지도록 하고 있다. 그리고, 베이스 칩(11)의 본딩패드(12)를 개구부(29)를 통하여 와이어 본딩면(25)에 노출된 회로배선(23a)에 본딩 와이어(33a)로 연결하고 탑재 칩(13)의 본딩패드(14)를 기판(21)의 하면에 노출된 회로배선(23b)에 본딩 와이어(33b)로 연결하여 베이스 칩(11)과 탑재 칩(13)을 기판(21) 상면에 형성된 솔더 볼(35)에 전기적으로 연결되도록 하고 있다. 베이스 칩(11)과 탑재 칩(13) 및 본딩 와이어(33a,33b)들은 봉지부(37a,37b)에 의해 봉지되어 외부환경으로부터 보호된다.
제 2실시예의 멀티 칩 패키지(50)는 베이스 칩(11)이 다이 본딩면(27)에 부착되고 탑재 칩(13)이 그 베이스 칩(11)에 부착되어 봉지부(37b)가 형성되었을 때 전체적인 패키지의 두께가 감소될 수 있다.
위에 소개된 제 1실시예와 제 2실시예는 인쇄회로기판이나 인쇄회로필름으로 기판을 구성하고, 그 기판에 와이어 본딩 캐버티를 형성하거나 이에 더하여 다이 캐버티를 형성하여 와이어 본딩면과 기판 하면에서 각각의 전기적인 연결이 이루어지도록 하여 기판의 상면에 형성된 외부 접속단자와 전기적인 연결이 되도록 하는 구조를 갖고 있다. 이 멀티 칩 패키지들은 서로 다른 종류의 이종 칩을 각각 베이스 칩과 탑재 칩으로 하나씩 내재하는 형태이다. 그러나, 동종의 칩을 이용하는 멀티 칩 패키지 구조에도 적용이 가능하다.
도 4는 본 발명에 따른 멀티 칩 패키지의 제 3실시예를 나타낸 단면도이다.
도 4를 참조하면, 제 3실시예의 멀티 칩 패키지(51)는 동일한 크기와 종류로 이루어진 동종의 반도체 칩을 각각 베이스 칩(11a)과 탑재 칩(11b)으로 하여 멀티 칩 패키지(51)를 구현하는 것도 가능하다. 이때, 베이스 칩(11a)과 탑재 칩(11b)은 모두 센터패드형으로 베이스 칩(11a)과 탑재 칩(11b)은 비활성면이 부착되어 있고, 베이스 칩(11a)이 기판(21)의 다이 본딩면(27)에 부착되어 있다. 베이스 칩(11a)은 와이어 본딩면(25)에 노출된 회로배선(23a)에 연결되도록 하고, 탑재 칩(11b)은 기판(21)의 하면에 노출된 회로배선(23b)에 연결되도록 하여 각각의 칩들과 솔더 볼의 전기적인 연결이 이루어지고 있다.
이상 소개한 제 1실시예로부터 제 3실시예의 멀티 칩 패키지들은 모두 베이스 칩 하나와 탑재 칩 하나로 구성되나 와이어 본딩 캐버티와 개구부 및 다이 캐버티를 형성하는 기판 구조로 인하여 보다 많은 수와 다양한 종류의 반도체 칩을 내재하여 패키지화 하기에 적합하다. 다음에 소개되는 실시예들을 통하여 그 변형 양태를 살펴보기로 한다. 단, 그 설명에 있어서 특징부에 대하여 설명하기로 한다.
도 5내지 도 7은 본 발명에 따른 멀티 칩 패키지의 제 4실시예부터 제 7실시예를 나타낸 단면도이다.
도 5를 참조하면, 제 4실시예의 멀티 칩 패키지(52)는 기판(22)의 하면에 베이스 칩(15a,15b)으로서 두 개의 반도체 칩이 부착되어 있다. 이 반도체 칩은 본딩패드가 한쪽 가장자리에 형성되어 있는 반에지패드형의 반도체 칩이다. 그리고 그 반도체 칩의 하면에 탑재 칩(13)으로서 에지패드형의 반도체 칩이 부착되어 있다.
도 6을 참조하면, 제 5실시예의 멀티 칩 패키지(53)는 기판(22)의 하면에 부착된 베이스 칩들(15a,15b)은 두 개의 반에지패드형 반도체 칩이고, 탑재 칩(13)은 하나의 센터패드형 반도체 칩이다. 베이스 칩(15a,15b)간 소정의 간격으로 이격되어 있고, 그 사이에 베이스 칩들(15a,15b)의 본딩패드(16a,16b)가 위치한다. 베이스 칩들(15a,15b)과 탑재 칩(13)은 모두 와이어 본딩면(25)에 노출된 회로배선(23a)과 와이어 본딩되어 솔더 볼(35)과 전기적인 연결을 이루고 있다.
도 7을 참조하면, 제 6실시예의 멀티 칩 패키지(54)는 기판(22)의 하면으로부터 단차를 갖고 형성된 다이 본딩면(27)에 두 개의 반에지패드형 베이스 칩(15a,15b)이 본딩패드(16a,16b)가 개구부(29)에 위치하도록 하여 부착되어 있다. 그리고, 그 두 개의 베이스 칩(15a,15b) 하면에 에지패드형의 탑재 칩(13)이 부착되어 있다.
이상의 제 4실시예와 제 6실시예는 모두 3개의 반도체 칩을 내재하는 멀티 칩 패키지의 예들로서, 베이스 칩으로 한쪽 가장자리에 본딩패드가 형성된 두 개의 반도체 칩을 이용하고 탑재 칩으로서 에지패드형이나 센터패드형 등 어느 것이나 그 적용이 가능하다.
도 8내지 도 11은 본 발명에 따른 멀티 칩 패키지의 제 7실시예부터 제 10실시예를 나타낸 단면도이다.
도 8을 참조하면, 제 7실시예의 멀티 칩 패키지(55)는 기판(21)의 밑면에 부착되는 두 개의 반에지패드형 베이스 칩(15a,15b)이 부착되어 있고, 그 베이스 칩들(15a,15b)의 밑면에 역시 반에지패드형인 두 개의 탑재 칩(15c,15d)이 각각의 베이스 칩(15a,15b) 밑면에 부착되어 있는 형태이다. 두 개의 베이스 칩(15a,15b)의 하면과 탑재 칩의 하면이 접합된다. 각 베이스 칩과 탑재 칩들(15a,15b,15c,15d)의 본딩패드들(16a,16b,16c,16d)들은 모두 와이어 본딩면(25)에 노출된 회로배선(23a)과 와이어 본딩된다.
도 9를 참조하면, 제 8실시예의 멀티 칩 패키지(56)는 기판(21)의 밑면에 두 개의 반에지패드형 베이스 칩(15a,15b)이 부착되어 있고, 그 베이스 칩들(15a,15b)의 밑면에 역시 반에지패드형의 탑재 칩(15c,15d) 두 개가 각각의 베이스 칩(15a,15b) 밑면에 부착되어 있는 형태이다. 이때, 탑재 칩들(15c,15d)은 활성면이 베이스 칩들(15a,15b)의 밑면에 부착되어 있다. 베이스 칩들(15a,15b)은 와이어 본딩면(25)에 노출된 회로배선(23a)과 와이어 본딩되고, 탑재 칩들(15c,15d)은 기판(21)의 밑면에 노출된 회로배선(23b)과 와이어 본딩된다.
도 10을 참조하면, 제 9실시예의 멀티 칩 패키지(57)는 기판(21)의 밑면에 두 개의 반에지패드형 베이스 칩(15a,15b)이 부착되어 있고, 그 베이스 칩들(15a,15b)의 밑면에 센터패드형의 제 1탑재 칩(11)이 부착되어 있다. 이때 제 1탑재 칩(11)의 하부에 에지패드형의 제 2탑재칩(13)이 부착되어 있다. 베이스 칩들(15a,15b)과 제 1탑재 칩(11)의 부착은 베이스 칩들(15a,15b)의 밑면과 제 1탑재 칩의 활성면이 부착되고, 제 1탑재 칩(11)과 제 2탑재 칩(13)은 서로 밑면이 부착되어 있다. 베이스 칩들(15a,15b)과 제 1탑재 칩(11)은 와이어 본딩면(25)에 노출된 회로배선(23a)에 와이어 본딩되고, 제 2탑재 칩(13)은 기판(21)의 하면에 노출된 회로배선(23b)에 와이어 본딩된다.
도 11을 참조하면, 제 10실시예의 멀티 칩 패키지(58)는 기판(21)에 형성된 다이 본딩면(27)에 두 개의 반에지패드형 베이스 칩(15a,15b)이 부착되어 있고, 그 베이스 칩들(15a,15b)의 밑면에 센터패드형의 제 1탑재 칩(11)이 부착되어 있고, 그 제 1탑재 칩(11)의 하부에 에지패드형의 제 2탑재칩(13)이 부착되어 있다. 베이스 칩들(15a,15b)과 제 1탑재 칩(11)의 부착은 베이스 칩들(15a,15b)의 밑면과 제 1탑재 칩(11)의 활성면이 부착되어 있고, 제 1탑재 칩(11)과 제 2탑재 칩(13)은 서로 밑면이 부착되어 있다. 베이스 칩들(15a,15b)과 제 1탑재 칩(11)은 와이어 본딩면(25)에 노출된 회로배선(23a)에 와이어 본딩되고, 제 2탑재 칩(13)은 기판(21)의 하면에 노출된 회로배선(23b)에 와이어 본딩된다.
이상 소개한 제 7실시예 내지 제 10실시예는 모두 4개의 칩을 내재하는 멀티 칩 패키지의 실시예들이다. 제 7실시예와 제 8실시예는 각각 반에지패드형의 두 개의 베이스 칩과 탑재 칩이 2단으로 적층되어 있는 형태이고, 제 9실시예와 제 10실시예는 반에지패드형의 두 개의 베이스 칩과 제 1탑재 칩과 제 2탑재 칩이 3단으로 적층되어 있는 형태이다.
도 12내지 도 17은 본 발명에 따른 멀티 칩 패키지의 제 11실시예부터 제 16실시예를 나타낸 단면도이다.
도 12를 참조하면, 제 11실시예의 멀티 칩 패키지(59)는 기판(21)의 밑면에 부착되는 반에지패드형의 두 개의 베이스 칩(15a,15b)이 부착되어 있고, 그 베이스 칩들(15a,15b)의 밑면에 제 1탑재 칩(15c,15d)으로서 역시 반에지패드형의 반도체 칩 두 개가 각각의 베이스 칩(15a,15b) 밑면에 부착되어 있으며, 제 1탑재 칩(15c,15d)의 밑면에 에지패드형의 제 2탑재칩(13)이 부착되어 있는 형태이다. 베이스 칩들(15a,15b)과 제 1탑재 칩(15c,15d)은 와이어 본딩면(25)에 노출된 회로배선(23a)과 와이어 본딩되고, 제 2탑재 칩(13)은 기판(21)의 하면에 노출된 회로배선(23b)과 와이어 본딩된다.
도 13을 참조하면, 제 12실시예의 멀티 칩 패키지(60)는 기판(21)에 형성된 다이 본딩면(27)에 두 개의 반에지패드형 베이스 칩(15a,15b)이 부착되어 있고, 그 베이스 칩들(15a,15b)의 밑면에 두 개의 반에지패드형의 제 1탑재 칩(15c,15d)이 부착되어 있으며, 제 1탑재 칩들(15c,15d)의 밑면에 에지패드형의 제 2탑재 칩(13)이 부착되어 있다. 베이스 칩들(15a,15b)과 제 1탑재 칩들(15c,15d)은 와이어 본딩면(25)에 노출된 회로배선(23a)과 와이어 본딩되고, 제 2탑재 칩(13)은 기판(21)의 하면에 노출된 회로배선(23b)과 와이어 본딩된다.
도 14를 참조하면, 제 13실시예의 멀티 칩 패키지(61)는 기판(21)에 형성된 다이 본딩면(27)에 두 개의 반에지패드형 베이스 칩(15a,15b)이 부착되어 있고, 그 베이스 칩들(15a,15b)의 밑면에 센터패드형의 제 1탑재 칩(11)이 부착되어 있고, 그 제 1탑재 칩(11)의 하부에 반에지패드형의 두 개의 제 2탑재칩(15c,15d)이 부착되어 있다. 베이스 칩들(15a,15b)과 제 1탑재 칩(11)은 베이스 칩들(15a,15b)의 밑면과 제 1탑재 칩(11)의 활성면이 부착되고, 제 1탑재 칩(11)과 제 2탑재 칩들(15c,15d)은 서로 밑면이 부착되어 있다. 베이스 칩들(15a,15b)과 제 1탑재 칩(11)은 와이어 본딩면(25)에 노출된 회로배선(23a)에 와이어 본딩되고, 제 2탑재 칩들(15c,15d)은 기판(21)의 하면에 노출된 회로배선(23b)에 와이어 본딩된다.
도 15를 참조하면, 제 14실시예의 멀티 칩 패키지(62)는 기판(21)에 형성된 다이 본딩면(27)에 두 개의 반에지패드형 베이스 칩(15a,15b)이 부착되어 있고, 에지패드형의 제 1탑재 칩(13)이 부착되어 있고, 그 제 1탑재 칩(13)의 하부에 반에지패드형의 두 개의 제 2탑재칩(15c,15d)이 부착되어 있다. 이때, 기판(21)은 다이 본딩면(27)과 하부 와이어 본딩면(28)이 형성되어 있다. 베이스 칩들(15a,15b)과 제 1탑재 칩(13)은 베이스 칩들(15a,15b)의 밑면과 제 1탑재 칩(13)의 활성면이 부착되고, 제 1탑재 칩(13)과 제 2탑재 칩들(15c,15d)은 서로 밑면이 부착되어 있다. 베이스 칩들(15a,15b)은 와이어 본딩면(25)에 노출된 회로배선(23a)에 와이어 본딩되고, 제 1탑재 칩(13)은 하부 와이어 본딩면(28)에 노출된 회로배선(23c)과 와이어 본딩되며, 제 2탑재 칩들(15c,15d)은 기판(21)의 하면에 노출된 회로배선(23b)에 와이어 본딩된다.
도 16을 참조하면, 제 15실시예의 멀티 칩 패키지(63)는 기판에 형성된 다이 본딩면(27)에 두 개의 반에지패드형 베이스 칩(15a,15b)의 활성면이 부착되어 있고, 그 밑면에 센터패드형의 제 1탑재 칩(11)의 활성면이 부착되어 있으며, 제 1탑재 칩(11)의 밑면에 에지패드형의 제 2탑재 칩(13a) 밑면이 부착되어 있고, 제 2탑재 칩(13a)의 활성면에 그보다는 크기가 작은 에지패드형의 제 3탑재 칩(13b)이 부착되어 있다. 이때, 기판(21)에는 와이어 본딩면(25)이 형성되어 있고, 기판(21) 하부에는 다이 본딩면(27)과 하부 와이어 본딩면(28)이 형성되어 있다. 베이스 칩들(15a,15b)과 제 1탑재 칩(11)은 와이어 본딩면(25)에 노출된 회로배선(23a)에 와이어 본딩되고, 제 2탑재 칩(13a)은 하부 와이어 본딩면(28)에 노출된 회로배선(23c)과 와이어 본딩되며, 제 3탑재 칩(13b)은 기판(21) 밑면에 노출된 회로배선(23b)에 와이어 본딩된다.
도 17을 참조하면, 제 16실시예의 멀티 칩 패키지(64)는 기판(21)에 형성된 다이 본딩면(27)에 두 개의 반에지패드형 베이스 칩(15a,15b)의 활성면이 부착되어 있고, 그 베이스 칩(15a,15b)의 밑면에 에지패드형의 제 1탑재 칩(13a)의 밑면이 부착되어 있으며, 제 1탑재 칩(13a)의 활성면에 그 보다는 크기가 작은 에지패드형의 제 2탑재 칩(13b)의 밑면이 부착되어 있고, 제 2탑재 칩(13b)의 활성면에 에지패드형의 제 3탑재 칩(13c)이 부착되어 있다. 베이스 칩들(15a,15b)은 와이어 본딩면(25)에 노출된 회로배선(23a)에 와이어 본딩되고, 제 1탑재 칩(13a)과 제 2탑재 칩(13c)은 하부 와이어 본딩면(28)에 노출된 회로배선(23c)과 와이어 본딩되며, 제 3탑재 칩(13c)은 기판(21) 밑면에 노출된 회로배선(23b)에 와이어 본딩된다.
이상 소개한 제 11실시예 내지 제 16실시예는 모두 5개의 칩을 내재하는 멀티 칩 패키지의 실시예들이다. 제 11실시예와 제 14실시예는 베이스 칩과 탑재 칩이 3단으로 적층되어 있는 형태이고, 제 15실시예와 제 16실시예는 4단으로 적층되어 있는 형태이다.
도 18내지 도 20은 본 발명에 따른 멀티 칩 패키지의 제 17실시예부터 제 19실시예를 나타낸 단면도이다.
도 18을 참조하면, 제 17실시예의 멀티 칩 패키지(65)는 기판(21)에 형성된 다이 본딩면(27)에 두 개의 반에지패드형 베이스 칩(15a,15b)의 활성면이 부착되어 있고, 그 베이스 칩들(15a,15b)의 밑면에 에지패드형의 제 1탑재 칩(13a) 밑면이 부착되어 있으며, 제 1탑재 칩(13a)의 활성면에 그 보다 크기가 작은 에지패드형의 제 2탑재 칩(13b)의 밑면이 부착되어 있고, 제 2탑재 칩(13b)의 활성면에 반에지패드형의 두 개의 제 3탑재 칩(15c,15d) 밑면이 부착되어 있다. 베이스 칩들(15a,15b)은 기판(21) 상부에 형성된 와이어 본딩면(25)에 노출된 회로배선(23a)에 와이어 본딩되고, 제 1탑재 칩(13a)과 제 2탑재 칩(13b)은 각각 제 1, 제 2하부 와이어 본딩면(28a,28b)에 노출된 회로배선(23c,23d)과 와이어 본딩되며, 제 3탑재 칩들(15c,15d)은 기판(21) 밑면에 노출된 회로배선(23b)에 와이어 본딩된다.
도 19를 참조하면, 제 18실시예의 멀티 칩 패키지(66)는 기판(21)에 형성된 다이 본딩면(27)에 두 개의 반에지패드형 베이스 칩(15a,15b)의 활성면이 부착되어 있고, 그 베이스 칩(15a,15b)의 밑면에 에지패드형 제 1탑재 칩(13a)의 밑면이 부착되어 있으며, 제 1탑재 칩(13a)의 활성면에 에지패드형의 제 2탑재 칩(13b), 제 3탑재 칩(13c), 제 4탑재 칩(13d)이 차례로 적층 형태로 부착되어 있다. 베이스 칩들(15a,15b)은 기판(21)의 상부에 형성된 와이어 본딩면(25)에 노출된 회로배선(23a)에 와이어 본딩되고, 제 1탑재 칩(13a)은 제 1하부 와이어 본딩면(28a)에 노출된 회로배선(23d)에, 제 2탑재 칩(13b)과 제 3탑재 칩(13c)은 제 2하부 와이어 본딩면(28b)에 노출된 회로배선(21c)과 와이어 본딩되며, 제 4탑재 칩(13d)은 기판(21) 밑면에 노출된 회로배선(23b)에 와이어 본딩된다.
도 20을 참조하면, 제 19실시예의 멀티 칩 패키지(67)는 기판에 형성된 다이 본딩면에 두 개의 반에지패드형 베이스 칩(15a,15b)의 활성면이 부착되어 있고, 그 베이스 칩들(15a,15b)의 밑면에 센터패드형 제 1탑재 칩(11)의 활성면이 부착되어 있으며, 제 1탑재 칩(11)의 밑면에 에지패드형의 제 2탑재 칩(13a)의 밑면이 부착되어 있고, 에지패드형의 제 3탑재 칩, 제 4탑재 칩이 적층 형태로 부착되어 있다. 베이스 칩들(15a,15b)과 제 1탑재 칩(11)은 와이어 본딩면(25)에 노출된 회로배선(23a)에 와이어 본딩되고, 제 2탑재 칩(13a)과 제 3탑재 칩(13b)은 하부 와이어 본딩면(28)에 노출된 회로배선(23c)과, 그리고 제 4탑재 칩(13c)은 기판(21) 밑면에 노출된 회로배선(23b)에 와이어 본딩된다.
이상 소개한 제 17실시예 내지 제 19실시예는 모두 6개의 칩을 내재하는 멀티 칩 패키지의 실시예들이다. 제 17실시예는 베이스 칩과 탑재 칩이 4단으로 적층되어 있는 형태이고, 제 18실시예와 제 19실시예는 5단으로 적층되어 있는 형태이다.
이상에서 살펴본 바와 같은 본 발명에 따른 멀티 칩 패키지는 다이 본딩면을 기판의 상면이나 하면보다 낮은 위치에 형성하도록 하여 보다 박형의 구조를 가질 수 있으며, 전기적 연결 구조에 있어서 개구부를 통하여 기판의 상면으로부터 소정의 깊이로 형성되는 와이어 본딩면에 노출된 회로배선과 기판의 하부에서 동시에 이루어지도록 하여 기판 상면에 배열되어 있는 외부 접속단자가 전기적 연결이 이루어지도록 함으로써 다핀화와 다기능화 및 고성능화에 대응될 수 있다.

Claims (14)

  1. 상면과 하면을 가지고 있으며, 상면으로부터 소정의 깊이로 파여져 단차를 갖는 적어도 하나 이상의 와이어 본딩면이 형성되어 있고, 상기 와이어 본딩면으로부터 하면을 관통하도록 개구부가 형성되어 있으며, 상기 와이어 본딩면에 노출된 부분을 갖도록 하는 회로배선을 포함하는 회로배선들이 내재되어 있는 기판;
    상기 기판의 상면에서 상기 회로배선들과 전기적으로 연결되도록 접합되어 있는 외부 접속단자;
    본딩패드가 상기 기판의 개구부에 위치하도록 상기 기판의 하면에 부착되는 적어도 하나 이상의 베이스 칩;
    상기 베이스 칩에 본딩패드가 형성된 면의 반대면이 밑면에 부착되는 적어도 하나 이상의 탑재 칩;
    상기 와이어 본딩면에 노출된 회로배선을 포함하는 회로배선들과 그에 대응되는 상기 베이스 칩과 상기 탑재 칩들에 형성되어 있는 본딩패드들을 전기적으로 연결시키는 본딩와이어; 및
    상기 베이스 칩과 상기 탑재 칩과의 전기적인 연결 부분을 외부 환경으로부터 보호하도록 봉지시키는 봉지부;
    를 포함하는 것을 특징으로 하는 멀티 칩 패키지.
  2. 제 1항에 있어서, 상기 기판은 하면으로부터 소정의 깊이로 파여져 단차를 갖는 다이 본딩면이 형성되어 있는 것을 특징으로 하는 멀티 칩 패키지.
  3. 제 1항에 있어서, 상기 베이스 칩은 하나이고 중앙부에 본딩패드가 배열되어 있는 센터패드형인 것을 특징으로 하는 멀티 칩 패키지.
  4. 제 1항에 있어서, 상기 베이스 칩은 각각 본딩패드가 활성면의 한쪽 가장자리 부분에 배열된 반에지패드형의 두 개의 반도체 칩인 것을 특징으로 하는 멀티 칩 패키지.
  5. 제 1항에 있어서, 상기 베이스 칩과 상기 탑재 칩의 본딩패드들은 모두 상기 와이어 본딩면에 노출된 회로배선에 와이어 본딩되는 것을 특징으로 하는 멀티 칩 패키지.
  6. 제 1항에 있어서, 상기 탑재 칩은 상기 기판의 하면에 노출되는 회로배선과 와이어 본딩되는 것을 특징으로 하는 멀티 칩 패키지.
  7. 제 1항 또는 제 6항에 있어서, 상기 탑재 칩은 에지패드형인 것을 특징으로 하는 멀티 칩 패키지.
  8. 제 1항에 있어서, 상기 탑재 칩은 각각 본딩패드가 활성면의 한쪽 가장자리 부분에 배열된 형태를 갖는 두 개의 반도체 칩이며 모두 상기 베이스 칩에 부착되어 있는 것을 특징으로 하는 멀티 칩 패키지.
  9. 제 2항에 있어서, 상기 기판은 상기 다이 본딩면의 외측으로 단차를 갖는 적어도 하나 이상의 하부 와이어 본딩면이 형성되어 회로배선이 노출되어 있는 것을 특징으로 하는 멀티 칩 패키지.
  10. 제 1항에 있어서, 상기 베이스 칩과 상기 탑재 칩은 각각 본딩패드가 활성면의 한쪽 가장자리 부분에 배열된 형태를 갖는 각각 두 개씩의 반도체 칩이며, 두 개의 상기 베이스 칩들은 상기 와이어 본딩면에 노출된 회로배선에 와이어 본딩되고, 두 개의 상기 탑재 칩들은 상기 기판 하면에서 상기 회로배선과 와이어 본딩되는 것을 특징으로 하는 멀티 칩 패키지.
  11. 제 1항에 있어서, 상기 베이스 칩과 상기 탑재 칩은 동종 칩인 것을 특징으로 하는 멀티 칩 패키지.
  12. 제 1항에 있어서, 상기 탑재 칩은 적층형태로 부착되어 적어도 하나 이상의 단을 형성하는 것을 특징으로 하는 멀티 칩 패키지.
  13. 제 1항에 있어서, 상기 기판은 회로배선이 내재된 글래스-에폭시 재질의 인쇄회로필름(Printed Circuit Film)인 것을 특징으로 하는 멀티 칩 패키지.
  14. 제 1항에 있어서, 상기 기판은 회로배선이 내재된 비티 레진(BT Resin) 재질의 인쇄회로기판(Printed Circuit Board)인 것을 특징으로 하는 멀티 칩 패키지.
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