KR20010063473A - 반도체 소자의 게이트 전극 형성 방법 - Google Patents

반도체 소자의 게이트 전극 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 유전 상수가 높은 티타늄 산화막(TiO2)과 누설 특성 및 계면 특성이 우수한 알루미늄 산화막을 혼합한 (TiO2)x(Al2O3)x-1를 게이트 절연막으로 형성함으로써 반도체 소자의 누설 전류 특성을 향상시킬 수 있을 뿐만 아니라 향후 고밀도의 고속 소자의 개발을 조기에 달성할 수 있는 반도체 소자의 게이트 전극 형성 방법이 제시된다.

Description

반도체 소자의 게이트 전극 형성 방법{Method of forming a gate electrode in a semiconductor device}
본 발명은 반도체 소자의 게이트 전극 형성 방법에 관한 것으로, 특히 게이트 절연막으로 티타늄 산화막(TiO2)의 높은 유전 상수와 누설 특성 및 계면 특성이우수한 알루미늄 산화막을 혼합한 (TiO2)x(Al2O3)x-1를 형성하는 반도체 소자의 게이트 전극 형성 방법에 관한 것이다.
현재 양산중인 DRAM 또는 로직등의 반도체 소자에서 게이트 절연막(gate dielectric layer)으로 열공정 또는 급속 열공정으로 성장된 실리콘 산화막(SiO2)을 주로 사용하고 있다. 디자인 룰이 작아짐에 따라 실리콘 산화막의 두께는 터널링의 한계가 되는 25∼30Å 이하로 줄어드는 추세에 있으며 0.1㎛ 기술의 게이트 절연막으로 15∼20Å의 두께가 예상된다. 그러나, 직접 터널링에 의한 오프 전류(off current)의 증가로 인해 소자의 동작에 악영향이 우려되며, 특히 메모리 소자의 경우 누설 전류를 감소하기 위한 노력이 많이 경주되고 있다. 최근 이러한 노력의 일환으로 높은 유전 상수의 절연 물질을 게이트 절연막으로 채용하는 연구가 진행되고 있다. 그중의 대표적이 예로 캐패시터의 유전체막으로 사용되던 탄탈륨 산화막(Ta2O5)을 게이트 절연막으로 사용하는 연구가 활발하다. 그러나 탄탈륨 산화막을 게이트 절연막으로 사용하고 게이트 전극으로 폴리실리콘막을 적용할 때 탄탈륨 산화막과 폴리실리콘막의 계면에서 탄탈륨 산화막과 폴리실리콘막과의 반응에 의해 실리콘 산화막이 형성되어 전체 산화막의 두께를 증가시키는 결과를 초래한다. 또한, 이러한 반응을 방지하고자 TiN과 같은 베리어 금속층과 텅스텐의 금속 구조를 사용하는데, 이러한 경우 문턱 전압 천이와 같은 변화가 생기게 되어 채널내에 카운터 도핑(counter doping)과 같은 여러 형태의 최적화(optimization)가 필요한 실정이며, 기존의 기술을 적용함에 있어 한계를 보이고 있다.
한편, 최근에 연구가 진행되고 있는 알루미늄 산화막(Al2O3)을 사용한 캐패시터의 유전체막 또는 게이트 절연막의 경우 누설 전류 특성이 <10-9A/㎠로 우수하고, 계면 특성(Dit<1×1011eV-1㎝-1) 또한 양호한 효과를 보이고 있으며, 고온 공정에서도 안정한 특성을 보이고 있다. 한편, 유전 상수(dielectric constant)가 25∼35에 가까운 티타늄 산화막(TiO2)의 경우 높은 유전 상수를 갖는 장점이 있으나, 박막내 벌크 트랩이나 계면 결함이 높아서 누설 전류가 큰 단점이 있다.
따라서, 본 발명은 높은 유전 상수를 갖는 게이트 절연막을 형성함으로써 차세대 고속 고밀도 소자에 적용할 수 있는 반도체 소자의 게이트 전극 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판 상부에 (TiO2)x(Al2O3)x-1막을 형성하는 단계와, 전체 구조 상부에 도전체막을 형성하는 단계와, 상기 도전체막 및 (TiO2)x(Al2O3)x-1막을 패터닝하여 게이트 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 : 반도체 기판 12 : (TiO2)x(Al2O3)x-1막
13 : 도전체막
본 발명에서는 반도체 소자의 게이트 절연막으로 실리콘 산화막(k=3.85)보다 유전 상수가 7배 이상인 티타늄 산화막(TiO2)의 높은 유전 상수와 누설 특성 및 계면 특성이 우수한 알루미늄 산화막을 혼합한 (TiO2)x(Al2O3)x-1를 형성한다. 티타늄 산화막은 에너지 밴드 갭이 3.25eV 정도이며, 유전 상수가 50에 가깝게 높은 장점이 있으나 누설 특성이 열악하고, 알루미늄 산화막은 에너지 밴드 갭이 9eV 정도이며, 유전 상수도 7∼10정도로 높고 특히 도프트 알루미늄을 이용한 리액티브 스퍼터링시 계면 특성이 뛰어나고 열안정성이 높다. 따라서, 알루미늄 산화막과 티타늄 산화막을 임의의 조성에서 혼합하여 누설 특성과 계면 특성이 우수하고 높은 유전 상수를 갖는 게이트 절연막을 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(c)는 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)는 반도체 기판(11)의 소정 영역에 소자 분리막(도시안됨)을 형성한 후 전체 구조 상부에 TiAlx를 타겟으로 O2/Ar 분위기에서 리액티브 스퍼터링을 실시하여 10∼250Å의 두께로 (TiO2)x(Al2O3)x-1막(12)을 형성한 상태의 단면도이다.
(TiO2)x(Al2O3)x-1막은 전력 밀도 0.14∼7W/㎠(8인치 웨이퍼에 100W∼5㎾)의DC 마그네트론 플라즈마 또는 RF 플라즈마를 이용한 리액티브 스퍼터링으로 형성한다. RF 플라즈마를 이용할 때 RF 코일로는 Al 또는 Ti을 사용하며 이때 코일과 기판과의 바이어스 조절을 위한 전력은 -300∼300W 정도로 한다. 또한 리액티브 스퍼터링 공정은 10∼100sccm의 O2와 10∼45sccm의 Ar 분위기 실시하며, 증착 온도는 -25℃∼750℃로 한다.
(TiO2)x(Al2O3)x-1막을 형성하기 위한 타겟으로는 TiAlx 이외에 도프트 TiAlx를 사용할 수 있는데, 이때의 도펀트로는 0.1∼7mole% 농도의 Si, Zr, HF, Y, W을 사용한다.
한편, (TiO2)x(Al2O3)x-1막은 리액티브 스퍼터링 이외의 공정으로도 형성할 수 있다. 즉 TiO2와 Al2O3를 혼합한 타겟을 Ar 분위기에서 DC 마그네트론 또는 RF 전력을 이용하여 증착할 수 있다. 또한 무기물 소오스(inorganic source)를 이용한 CVD 방법으로 증착할 수 있는데, AlCl3(또는 DEMA)와 TiCl3전구체를 H2, H20 증기와 함께 이용하며, 200∼850℃의 플라즈마 CVD 또는 LPCVD를 이용한다. 그리고 금속 유기물 소오스를 이용한 CVD 방법으로 증착할 수 있는데, TDMAT, TDEAT 및 Ti(CH3)3(trimethyl Ti)의 Ti 전구체와 Al(CH3)3(trimethyl Al)의 Al 전구체를 H2, H2O의 증기와 함께 이용하며, 150∼750℃의 플라즈마 CVD 또는 LPCVD를 이용한다.
(TiO2)x(Al2O3)x-1막을 형성한 후 막질을 향상시키기 위해 열처리 공정을 실시할 수 있는데, 450∼850℃ 온도의 산소 또는 질소 분위기에서 30분간 퍼니스 어닐링 공정을 실시할 수 있고, 급속 열처리 공정을 O2또는 N2O 분위기에서 20∼80℃/sec의 램프업 조건으로 450∼950℃에서 10∼120초 동안 실시한다.
도 1(b)는 전체 구조 상부에 도전체막(13)을 형성한 상태의 단면도이다. 도전체막(13)으로는 폴리실리콘, 폴리사이드 및 금속 물질이 사용된다. 폴리사이드로는 W-폴리사이드, Ti-폴리사이드 및 Mo-폴리사이드가 사용되며, 금속 물질로는 W, Ta, WN, TaN등이 사용된다.
도 1(c)는 도전체막(13) 및 (TiO2)x(Al2O3)x-1막(12)을 패터닝하여 게이트 전극을 형성한 상태의 단면도이다.
본 발명의 다른 실시 예로서 (TiO2)x(Al2O3)x-1막을 증착하기 전에 2∼10Å의 매우 얇은 실리콘 산화막을 형성하여 반도체 기판과 (TiO2)x(Al2O3)x-1막의 계면 특성을 향상시킬 수 있다.
또한, 본 발명은 게이트 절연막 형성 방법에만 국한되는 것이 아니라 DRAM 소자의 캐패시터에서 유전체막으로도 사용할 수 있다.
상술한 바와 같이 본 발명에 의하면 게이트 절연막으로 (TiO2)x(Al2O3)x-1막을형성함으로써 반도체 소자의 누설 전류 특성을 향상시킬 수 있을 뿐만 아니라 향후 고밀도의 고속 소자의 개발을 조기에 달성할 수 있을 것으로 기대된다.

Claims (21)

  1. 반도체 소자의 게이트 전극 형성 방법에 있어서,
    반도체 기판 상부에 (TiO2)x(Al2O3)x-1막을 형성하는 단계와,
    전체 구조 상부에 도전체막을 형성하는 단계와,
    상기 도전체막 및 (TiO2)x(Al2O3)x-1막을 패터닝하여 게이트 전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  2. 제 1 항에 있어서, 상기 (TiO2)x(Al2O3)x-1막의 x는 0.05 내지 0.85의 범위를 갖는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  3. 제 1 항에 있어서, 상기 (TiO2)x(Al2O3)x-1막은 TiAlx를 타겟으로 O2및 Ar 분위기에서 리액티브 스퍼터링을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  4. 제 1 항에 있어서, 상기 (TiO2)x(Al2O3)x-1막은 10 내지 250Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  5. 제 3 항에 있어서, 상기 리액티브 스퍼터링은 전력 밀도 0.14 내지 7W/㎠의 DC 마그네트론 플라즈마 또는 RF 플라즈마를 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  6. 제 5 항에 있어서, 상기 RF 플라즈마를 이용한 리액티브 스퍼터링은 RF 코일로 Al 또는 Ti을 사용하며 코일과 기판과의 바이어스 조절을 위해 -300∼300W의 전력을 인가하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  7. 제 3 항에 있어서, 상기 O2는 10 내지 100sccm의 양으로 유입시키고, 상기 Ar은 10 내지 45sccm의 양으로 유입시키는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  8. 제 3 항에 있어서, 상기 리랙티브 스퍼터링은 -25℃ 내지 750℃의 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  9. 제 3 항에 있어서, 상기 TiAlx 대신에 도프트 TiAlx를 사용하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  10. 제 3 항에 있어서, 상기 도프트 TiAlx의 도펀트는 0.1 내지 7mole% 농도의 Si, Zr, HF, Y 및 W중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  11. 제 1 항에 있어서, 상기 (TiO2)x(Al2O3)x-1막은 TiO2와 Al2O3를 혼합한 타겟을 Ar 분위기에서 DC 마그네트론 또는 RF 전력을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  12. 제 1 항에 있어서, 상기 (TiO2)x(Al2O3)x-1막은 AlCl3또는 DEMA와 TiCl3전구체를 H2, H20 증기와 함께 이용하여 200 내지 850℃의 플라즈마 CVD 방법 또는 LPCVD 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  13. 제 1 항에 있어서, 상기 (TiO2)x(Al2O3)x-1막은 TDMAT, TDEAT 또는 Ti(CH3)3의 Ti 전구체와 Al(CH3)3의 Al 전구체를 H2, H2O의 증기와 함께 이용하여 150 내지 750℃의 플라즈마 CVD 방법 또는 LPCVD 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  14. 제 1 항에 있어서, 상기 (TiO2)x(Al2O3)x-1막을 형성한 후 열처리 공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  15. 제 14 항에 있어서, 상기 열처리 공정은 450 내지 850℃ 온도의 산소 분위기에서 30분간 실시하는 퍼니스 어닐링 공정인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  16. 제 14 항에 있어서, 상기 열처리 공정은 O2또는 N2O 분위기에서 20 내지 80℃/sec의 램프업 조건으로 450 내지 950℃에서 10 내지 120초 동안 실시하는 급속 열처리 공정인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  17. 제 1 항에 있어서, 상기 도전체막은 폴리실리콘, 폴리사이드 및 금속 물질중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  18. 제 17 항에 있어서, 상기 폴리사이드는 W-폴리사이드, Ti-폴리사이드 및 Mo-폴리사이드 중 어느 하나인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  19. 제 17 항에 있어서, 상기 금속 물질은 W, Ta, WN 및 TaN중 어느 하나인 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  20. 제 1 항에 있어서, 상기 (TiO2)x(Al2O3)x-1막을 형성하기 전 실리콘 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
  21. 제 20 항에 있어서, 상기 실리콘 산화막은 2 내지 10Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 게이트 전극 형성 방법.
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