KR20020002004A - 이에스디 보호 회로의 트랜지스터 및 그의 제조 방법 - Google Patents

Abstract

본 발명은 국부적 에피택셜(Epitaxial)층 성장 공정을 사용하여 드레인 영역의 높이를 증가시키므로 이에스디(Electro Static Discharge : ESD) 보호 회로에서 요하는 드레인 저항을 확보하고 누설 전류 및 열방출의 발생을 방지하기 위한 ESD 보호 회로의 트랜지스터 및 그의 제조 방법에 관한 것이다.

본 발명의 ESD 보호 회로의 트랜지스터 및 그의 제조 방법은 국부적 에피택셜층 성장 공정을 사용하여 드레인 영역의 높이를 조절하므로, 공정 횟수를 줄이고, ESD 보호 회로에서 요하는 드레인 저항을 확보하며 드레인 영역의 면적의 증가로 인하여 열방출의 발생을 방지하므로 ESD 특성을 향상시키는 특징이 있다.

Description

이에스디 보호 회로의 트랜지스터 및 그의 제조 방법{Transistor in ESD protection circuit and method for manufacturing the same}

본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 국부적 에피택셜(Epitaxial)층 성장 공정으로 이에스디(Electro Static Discharge : ESD) 보호 회로의 드레인 영역의 높이를 높여 ESD 보호 회로의 전기적 특성을 향상시키는 반도체 소자 및 그의 제조 방법에 관한 것이다.

도 1은 일반적인 ESD 보호 회로를 나타낸 블록도이고, 도 2는 일반적인 ESD의 파괴 전압을 나타낸 도면이다.

일반적으로 반도체 장치에 있어서, ESD 보호 회로는 약 200 ~ 2000 V의 정전기 등으로부터 내부회로가 파괴되는 것을 막기 위한 보호 회로이다.

즉, ESD 보호 회로는 도 1에서와 같이, ESD 보호 회로(2)를 패드(1)와 메인칩(Main Chip)(3) 사이의 입력 핀에 구성하여 메인칩(3)의 내부로 가해지는 ESD를 적절한 경로로 방전시키므로 입력 단과 출력 단에 걸리는 전압을 일정 범위 내로 유지되도록 하고 정전파괴 현상이 일어나지 않도록 입력 단 및 출력 단을 보호한다.

현재 반도체 제품들은 회로동작 속도를 증가시키기 위해 셀리사이드 (Salicide) 공정을 사용하고 있으나, ESD 보호 회로는 파괴 전압이 다른 회로보다 높기 때문에 안정적인 회로 동작을 위한 저항이 필요하고, 상기 저항을 갖기 위해서 또는 도 2에서와 같이, 셀리사이드층이 형성되면 ESD가 급격히 감소(A)되기 때문에 ESD 보호 회로에는 상기 셀리사이드층이 형성되지 않도록 셀리사이드 보호 공정이 필요하다.

도 3은 종래의 ESD 보호 회로의 트랜지스터를 나타낸 구조 단면도이다.

종래의 ESD 보호 회로의 트랜지스터는 도 3에서와 같이, 격리 영역의 p형 반도체 기판(11)에 형성되는 필드 산화막(12), 상기 활성 영역의 반도체 기판(11)상에 게이트 산화막(13)을 개재하며 형성되는 게이트 전극(14), 상기 게이트 전극(14) 양측의 반도체 기판(11)상에 형성되는 산화막 측벽(16), 상기 산화막 측벽(16)을 포함한 게이트 전극(14) 양측의 반도체 기판(11) 표면내에 제 1, 제 2 불순물 영역(15,17)으로 엘디디(Lightly Doped Drain : LDD) 구조를 갖으며 형성되는 소오스/드레인 불순물 영역으로 구성된다.

여기서, 상기 ESD 보호 회로의 트랜지스터 이외 영역의 게이트 전극(14)과 소오스/드레인 불순물 영역의 표면부에 셀리사이드층이 형성된다.

도 4a 내지 도 4b는 종래 기술에 따른 ESD 보호 회로의 트랜지스터의 제조 방법을 나타낸 공정 단면도이고, 도 5는 종래 기술에 따른 ESD 보호 회로의 트랜지스터의 누설 전류 증가를 나타낸 도면이다.

종래 기술에 따른 ESD 보호 회로의 트랜지스터의 제조 방법은 도 4a에서와같이, p형 반도체 기판(11)상의 격리 영역에 일반적인 에스티아이(Shallow Trench Isolation : STI) 방법에 의해 필드 산화막(12)을 형성한다.

그리고, 상기 반도체 기판(11)상에 열산화 공정으로 제 1 산화막을 성장시킨 다음, 상기 제 1 산화막상에 다결정 실리콘과 제 1 감광막(도시하지 않음)을 차례로 형성한다.

이어 상기 제 1 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 다결정 실리콘과 제 1 산화막을 선택적으로 식각하여 게이트 산화막(13) 및 게이트 전극(14)을 형성하고, 상기 제 1 감광막을 제거한다.

도 4b에서와 같이, 상기 게이트 전극(14)을 마스크로 전면에 저농도 n형 불순물 이온의 주입 및 드라이브 인(Drive in) 확산함으로써 제 1 불순물 영역(15)을 형성한 다음, 상기 게이트 전극(14)을 포함한 전면에 산화막을 형성하고, 상기 산화막을 에치백하여 상기 게이트 전극(14) 양측에 산화막 측벽(16)을 형성한다.

그리고, 상기 게이트 전극(14)과 산화막 측벽(16)을 마스크로 고농도 n형 불순물 이온의 주입 및 드라이브 인 확산함으로써 제 2 불순물 영역(17)을 형성한다. 여기서 상기 형성된 제 1, 제 2 불순물 영역(15,17)으로 상기 게이트 전극(14) 양측의 반도체 기판(11) 표면내에 LDD 구조의 소오스/드레인 불순물 영역을 형성한다.

여기서, 상기 ESD 보호 회로의 트랜지스터 이외 영역의 게이트 전극(14)과 소오스/드레인 불순물 영역의 표면부에 셀리사이드층을 형성한다.

상술한 바와 같이, ESD 보호 회로에는 상기 셀리사이드층(18)이 형성되지 않도록 하기 위한 셀리사이드 보호 공정과 부과된 전세 공정 등에 의해 상기 필드 산화막(12)이 과도 식각되어 도 5에서와 같이 누설 전류가 증가(B)한다.

그러나 종래의 반도체 소자 및 그의 제조 방법은 파괴 전압에 대해 회로의 안정적인 동작에 필요한 저항 확보를 위한 셀리사이드 보호 공정과 전세 공정 등이 부과되므로, 공정 횟수가 증가되어 생산비용이 증가하고 상기 부과된 공정에 의해 상기 필드 산화막이 과도 식각되어 누설 전류가 증가되고 또한 드레인 영역의 면적의 증가로 인하여 열방출이 발생되므로 ESD 보호 회로의 동작 특성이 저하되는 문제점이 있다.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 국부적 에피택셜층 성장 공정을 사용하여 드레인 영역의 높이를 증가시키므로 ESD 보호 회로에서 요하는 드레인 저항을 확보하고 누설 전류 및 열방출의 발생을 방지하는 ESD 보호 회로의 트랜지스터 및 그의 제조 방법을 제공하는데 그 목적이 있다.

도 1은 일반적인 ESD 보호 회로를 나타낸 블록도

도 2는 일반적인 ESD의 파괴 전압을 나타낸 도면

도 3은 종래의 ESD 보호 회로의 트랜지스터를 나타낸 구조 단면도

도 4a 내지 도 4c는 종래 기술에 따른 ESD 보호 회로의 트랜지스터의 제조 방법을 나타낸 공정 단면도

도 5는 종래 기술에 따른 ESD 보호 회로의 트랜지스터의 누설 전류 증가를 나타낸 도면

도 6은 본 발명의 실시 예에 따른 ESD 보호 회로의 트랜지스터를 나타낸 구조 단면도

도 7a 내지 도 7f는 본 발명의 실시 예에 따른 ESD 보호 회로의 트랜지스터의 제조 방법을 나타낸 공정 단면도

< 도면의 주요부분에 대한 부호의 설명 >

31 : SOI 기판 32 : 실리콘 기판

33 : 매립 산화막 34 : 제 1 에피택셜층

35 : PSG층 36 : 제 2 감광막

37 : 기판 전극 콘택홀 38 : 제 3 감광막

40 : 소오스 영역 41 : 제 2 에피택셜층

42 : 채널 영역 43 : 드레인 영역

44 : 게이트 산화막 45 : 게이트 전극

본 발명의 ESD 보호 회로의 트랜지스터는 실리콘 기판상에 전극 콘택홀을 갖으며 형성되는 매립 산화막과 제 1 에피택셜층이 순차적으로 적층되어 형성된 SOI 기판, 상기 제 1 에피택셜층내에 형성되는 소오스 영역, 상기 전극 콘택홀과 상기 전극 콘택홀에 인접한 제 1 에피택셜층상에 제 2 에피택셜층의 성장 공정으로 형성되는 채널 영역, 상기 채널 영역 양측의 제 1 에피택셜층상에 게이트 절연막을 개재하며 형성되는 게이트 전극 및 상기 채널 영역과 게이트 전극상에 형성되는 드레인 영역을 포함하여 구성됨을 특징으로 한다.

본 발명의 ESD 보호 회로의 트랜지스터의 제조 방법은 실리콘 기판상에 전극 콘택홀을 갖으며 형성되는 매립 산화막과 제 1 에피택셜층이 순차적으로 적층되어 형성되며 NMOS와 PMOS가 형성될 부위가 각각 정의된 SOI 기판을 마련하는 단계, 상기 SOI 기판상에 제 1 도전형 불순물 이온이 주입된 절연막을 형성하는 단계, 상기 절연막, 제 1 에피택셜층, 매립 산화막 및 실리콘 기판을 선택 식각하여 트렌치 형태의 기판 전극 콘택홀을 형성하는 단계, 상기 기판 전극 콘택홀에 인접한 절연막을 선택 식각하여 채널 영역을 정의하는 단계, 전면의 열처리에 의해 상기 절연막에 주입된 제 1 도전형 이온이 상기 제 1 에피택셜층에 주입되어 소오스 영역을 형성하는 단계, 상기 기판 전극 콘택홀(37)과 채널 영역(39) 및 드레인 영역이 형성될 부위에 제 2 에피택셜층을 성장시켜 채널 영역을 형성하는 단계, 상기 절연막상의 제 2 에피택셜층에 고농도 제 1 도전형 불순물 이온을 주입하여 드레인 영역을 형성한 후, 상기 절연막을 제거하는 단계 및 상기 채널 영역 양측의 드레인 영역 하측에 게이트 절연막을 개재한 게이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.

상기와 같은 본 발명에 따른 ESD 보호 회로의 트랜지스터 및 그의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

도 6은 본 발명의 실시 예에 따른 ESD 보호 회로의 트랜지스터를 나타낸 구조 단면도이고, 도 7a 내지 도 7f는 본 발명의 실시 예에 따른 ESD 보호 회로의 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.

본 발명의 실시 예에 따른 ESD 보호 회로의 트랜지스터는 도 6에서와 같이, 실리콘(Si) 기판(32)상에 전극 콘택홀을 갖으며 형성되는 매립 산화막(33)과 제 1 에피택셜층(34)이 순차적으로 적층되어 형성된 SOI(Silicon On Insulator) 기판(31), 상기 제 1 에피택셜층(34)내에 형성되는 소오스 영역(40), 상기 기판 전극 콘택홀(37)과 상기 기판 전극 콘택홀(37)에 인접한 제 1 에피택셜층(34)상에 제 2 에피택셜층(41)의 성장 공정으로 형성되는 채널 영역(42), 상기 채널 영역(42) 양측의 제 1 에피택셜층(34)상에 게이트 산화막(44)을 개재하며 형성되는 게이트 전극(45), 상기 채널 영역(42)과 게이트 전극(45)상에 형성되는 드레인 영역(43)으로 구성된다.

본 발명의 실시 예에 따른 ESD 보호 회로의 트랜지스터의 제조 방법은 도 7a에서와 같이, NMOS와 PMOS가 형성될 부위가 각각 정의된 에스오아이(Silicon On Insulator : SOI) 기판(31)상에 피에스지(Phospho Silicate Glass : PSG)층(35)을 형성한다.

여기서, 상기 SOI(Silicon On Insulator) 기판(31)은 실리콘(Si) 기판(32)상에 매립 산화막(33)과 에피택셜층(34)이 순차적으로 적층되어 형성된다.

도 7b에서와 같이, 상기 PSG층(35)상에 제 2 감광막(36)을 도포한 후, 상기 제 2 감광막(36)을 기판 전극 콘택이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.

그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막(36)을 마스크로 상기PSG층(35), 에피택셜층(34), 매립 산화막(33) 및 실리콘 기판(32)을 선택 식각하여 트렌치(Trench) 형태의 기판 전극 콘택홀(37)을 형성한다.

도 7c에서와 같이, 상기 제 2 감광막(36)을 제거하고, 상기 전극 콘택홀(37)을 포함한 전면에 제 3 감광막(38)을 도포한 후, 상기 제 3 감광막(38)을 채널 영역이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한다.

그리고, 상기 선택적으로 노광 및 현상된 제 3 감광막(38)을 마스크로 상기 PSG층(35), 에피택셜층(34) 및 매립 산화막(33)을 선택 식각하여 채널 영역을 정의한다.

도 7d에서와 같이, 상기 제 3 감광막(38)을 제거하고, 전면의 열처리 공정에 의해 상기 PSG층(35)에 주입된 인 이온이 상기 에피택셜층(34)에 주입되어 소오스 영역(40)을 형성한다.

도 7e에서와 같이, 상기 노출된 실리콘 기판(32)상의 전극 콘택홀(37)과 채널 영역(39)에 제 2 에피택셜층(41)을 성장시킨다.

여기서, 상기 정의된 채널 영역의 제 2 에피택셜층(41) 성장 공정으로 채널 영역(42)을 형성한다.

그리고, 상기 PSG층(35)상의 드레인 영역이 형성될 부위의 제 2 에피택셜층(41)을 100 ∼ 1000㎚의 높이로 그리고 10¹⁹∼ 10²²㎤의 도핑(Doping) 농도로 형성한다.

도 7f에서와 같이, 상기 PSG층(35)상의 제 2 에피택셜층(41)에 고농도 n형불순물 이온을 주입하여 드레인 영역(43)을 형성한 후, 상기 PSG층(35)을 제거한다.

그리고, 상기 드레인 영역(43)을 포함한 전면의 열산화 공정에 의해 상기 노출된 제 1, 제 2 에피택셜층(34,41) 표면상에 게이트 산화막(44)을 성장시킨다.

이어, 상기 게이트 산화막(44)을 포함한 전면에 제 2 다결정 실리콘층을 형성하고, 선택 식각하여 상기 채널 영역(42) 양측의 드레인 영역(43) 하측에 게이트 전극(45)을 형성한다.

본 발명의 ESD 보호 회로의 트랜지스터 및 그의 제조 방법은 국부적 에피택셜층 성장 공정을 사용하여 드레인 영역의 높이를 조절하므로, 공정 횟수를 줄이고, ESD 보호 회로에서 요하는 드레인 저항을 확보하며 드레인 영역의 면적의 증가로 인하여 열방출의 발생을 방지하므로 ESD 특성을 향상시키는 특징이 있다.

Claims (3)

1. 실리콘 기판상에 전극 콘택홀을 갖으며 형성되는 매립 산화막과 제 1 에피택셜층이 순차적으로 적층되어 형성된 SOI 기판;

   상기 제 1 에피택셜층내에 형성되는 소오스 영역;

   상기 전극 콘택홀과 상기 전극 콘택홀에 인접한 제 1 에피택셜층상에 제 2 에피택셜층의 성장 공정으로 형성되는 채널 영역,

   상기 채널 영역 양측의 제 1 에피택셜층상에 게이트 절연막을 개재하며 형성되는 게이트 전극;

   상기 채널 영역과 게이트 전극상에 형성되는 드레인 영역을 포함하여 구성됨을 특징으로 하는 ESD 보호 회로의 트랜지스터.
2. 실리콘 기판상에 전극 콘택홀을 갖으며 형성되는 매립 산화막과 제 1 에피택셜층이 순차적으로 적층되어 형성되며 NMOS와 PMOS가 형성될 부위가 각각 정의된 SOI 기판을 마련하는 단계;

   상기 SOI 기판상에 제 1 도전형 불순물 이온이 주입된 절연막을 형성하는 단계;

   상기 절연막, 제 1 에피택셜층, 매립 산화막 및 실리콘 기판을 선택 식각하여 트렌치 형태의 기판 전극 콘택홀을 형성하는 단계;

   상기 기판 전극 콘택홀에 인접한 절연막을 선택 식각하여 채널 영역을 정의하는 단계;

   전면의 열처리에 의해 상기 절연막에 주입된 제 1 도전형 이온이 상기 제 1 에피택셜층에 주입되어 소오스 영역을 형성하는 단계;

   상기 기판 전극 콘택홀(37)과 채널 영역(39) 및 드레인 영역이 형성될 부위에 제 2 에피택셜층을 성장시켜 채널 영역을 형성하는 단계;

   상기 절연막상의 제 2 에피택셜층에 고농도 제 1 도전형 불순물 이온을 주입하여 드레인 영역을 형성한 후, 상기 절연막을 제거하는 단계;

   상기 채널 영역 양측의 드레인 영역 하측에 게이트 절연막을 개재한 게이트 전극을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 ESD 보호 회로의 트랜지스터의 제조 방법.
3. 제 2 항에 있어서,

   상기 절연막상의 드레인 영역이 형성될 부위의 제 2 에피택셜층을 100 ∼ 1000㎚의 높이로 그리고 10¹⁹∼ 10²²㎤의 도핑(Doping) 농도로 형성함을 특징으로 하는 ESD 보호 회로의 트랜지스터의 제조 방법.