KR20020002012A - 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 엘디디(Lightly Doped Drain : LDD) 영역 하측의 기판내에 비오엑스(Buried Oxide : BOX)층을 형성하므로 소자의 반도체 기판의 플로팅(Floating)을 방지하기 위한 트랜지스터 및 그 제조 방법에 관한 것이다.
본 발명의 트랜지스터 및 그 제조 방법은 LDD 영역 하측의 기판내에 BOX층을 형성하므로, 반도체 기판의 플로팅을 방지하여 바디(Body) 효과와 킹크(Kink) 효과의 발생을 방지하고 소오스/드레인 영역의 깊이를 종래 기술보다 얕게 형성하여 누설 전류의 발생을 방지하고 숏 채널 마진(Shot channel margin)을 증가시켜 소자의 특성 및 신뢰성을 향상시키는 특징이 있다.
Description
본 발명은 트랜지스터 및 그 제조 방법에 관한 것으로, 특히 엘디디(Lightly Doped Drain : LDD) 영역 하측의 기판내에만 비오엑스(Buried Oxide : BOX)층을 형성하여 소자의 특성 및 신뢰성을 향상시키는 트랜지스터 및 그 제조 방법에 관한 것이다.
도 1은 종래 기술에 따른 트랜지스터를 나타낸 구조 단면도이다.
종래의 트랜지스터는 도 1에서와 같이, 격리 영역의 p형 반도체 기판(11)에 형성되는 필드 산화막(12), 상기 활성 영역의 반도체 기판(11)상에 게이트 산화막(13)을 개재하며 형성되는 게이트 전극(14), 상기 게이트 전극(14) 양측의 반도체 기판(11)상에 형성되는 산화막 측벽(16), 상기 산화막 측벽(16)을 포함한 게이트 전극(14) 양측의 반도체 기판(11) 표면내에 제 1, 제 2 불순물 영역(15,17)으로 LDD(Lightly Doped Drain) 구조를 갖으며 형성되는 소오스/드레인 불순물 영역과, 상기 게이트 전극(14)과 소오스/드레인 불순물 영역의 표면부에 형성되는 셀리사이드(Salicide)층(18)으로 구성된다.
도 2a 내지 도 2c는 종래 기술에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.
종래 기술에 따른 트랜지스터의 제조 방법은 도 2a에서와 같이, p형 반도체 기판(11)상의 격리 영역에 일반적인 에스티아이(Shallow Trench Isolation : STI) 방법에 의해 필드 산화막(12)을 형성한다.
그리고, 상기 반도체 기판(11)상에 열산화 공정으로 제 1 산화막을 성장시킨 다음, 상기 제 1 산화막상에 다결정 실리콘과 제 1 감광막(도시하지 않음)을 차례로 형성한다.
이어 상기 제 1 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 다결정 실리콘과 제 1 산화막을 선택적으로 식각하여 게이트 산화막(13) 및 게이트 전극(14)을 형성하고, 상기 제 1 감광막을 제거한다.
도 2b에서와 같이, 상기 게이트 전극(14)을 마스크로 전면에 저농도 n형 불순물 이온의 주입 및 드라이브 인(Drive in) 확산함으로써 제 1 불순물 영역(15)을 형성한 다음, 상기 게이트 전극(14)을 포함한 전면에 산화막을 형성하고, 상기 산화막을 에치백하여 상기 게이트 전극(14) 양측에 산화막 측벽(16)을 형성한다.
그리고, 상기 게이트 전극(14)과 산화막 측벽(16)을 마스크로 고농도 n형 불순물 이온의 주입 및 드라이브 인 확산함으로써 제 2 불순물 영역(17)을 형성한다. 여기서 상기 형성된 제 1, 제 2 불순물 영역(15,17)으로 상기 게이트 전극(14) 양측의 반도체 기판(11) 표면내에 LDD 구조의 소오스/드레인 불순물 영역을 형성한다.
도 2c에서와 같이, 상기 게이트 전극(14)을 포함한 전면에 금속층을 형성하고, 전면을 열처리하면 상기 금속층과 실리콘이 반응을 일으켜 상기 게이트 전극(14)과 소오스/드레인 불순물 영역의 표면부에 셀리사이드층(18)이 발생한다.
그러나 종래의 트랜지스터 및 그 제조 방법은 소자의 반도체 기판이 플로팅(Floating)되기 때문에 바디(Body) 효과와 킹크(Kink) 효과 등이 발생되어소자의 특성 및 신뢰성을 저하시키는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 LDD 영역 하측의 기판내에 BOX층을 형성하므로 소자의 반도체 기판의 플로팅을 방지하는 트랜지스터 및 그 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술에 따른 트랜지스터를 나타낸 구조 단면도
도 2a 내지 도 2c는 종래 기술에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도
도 3은 본 발명의 실시 예에 따른 트랜지스터를 나타낸 구조 단면도
도 4a 내지 도 4e는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도
< 도면의 주요 부분에 대한 부호의 설명 >
31 : 반도체 기판 32 : 필드 산화막
33 : 게이트 산화막 34 : 게이트 전극
35 : 저농도 불순물 영역 36 : 산화막 측벽
38 : BOX층 40 : 채널 영역
41 : 셀리사이드층
본 발명의 트랜지스터는 제 1 도전형 기판, 상기 기판상에 게이트 절연막을 개재하며 형성되는 게이트 전극, 상기 게이트 전극 양측의 기판 표면내에 형성되는 저농도 제 2 도전형 불순물 영역, 상기 게이트 전극 양측의 기판상에 형성되는 절연막 측벽 및 상기 저농도 제 2 도전형 불순물 영역 하측의 기판내에 형성되며 고농도 제 2 도전형 불순물 이온이 주입된 BOX층을 포함하여 구성됨을 특징으로 한다.
그리고 본 발명의 트랜지스터의 제조 방법은 기판상에 게이트 절연막을 개재한 게이트 전극을 형성하는 단계, 상기 게이트 전극 양측의 기판 표면내에 저농도 제 2 도전형 불순물 영역을 형성하는 단계, 상기 게이트 전극 양측의 기판상에 절연막 측벽을 형성하는 단계, 상기 절연막 측벽을 포함한 전면에 SIMOX 이온주입 공정을 하여 상기 게이트 전극의 상부부위 및 상기 저농도 불순물 영역의 하측에 BOX층을 형성하는 단계 및 상기 게이트 전극과 절연막 측벽을 마스크로 상기 BOX층에 고농도 제 2 도전형 불순물 이온을 주입하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 트랜지스터 및 그 제조 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시 예에 따른 트랜지스터를 나타낸 구조 단면도이다.
본 발명의 실시 예에 따른 트랜지스터는 도 3에서와 같이, 격리 영역의 p형 반도체 기판(31)에 형성되는 필드 산화막(32), 상기 활성 영역의 반도체 기판(31)상에 게이트 산화막(33)을 개재하며 형성되는 게이트 전극(34), 상기 게이트 전극(34) 양측의 반도체 기판(31) 표면내에 형성된 저농도 불순물 영역(35), 상기 게이트 전극(34) 양측의 반도체 기판(31)상에 형성되는 산화막 측벽(36), 상기 저농도 불순물 영역(35) 하측의 반도체 기판(31)내에 형성되는 BOX층(38), 상기 산화막 측벽(36)을 포함한 게이트 전극(34) 양측의 반도체 기판(31) 표면내에 저농도 불순물 영역(35)과 고농도 n형 불순물 이온이 주입된 BOX층(38)으로 LDD 구조를 갖으며 형성되는 소오스/드레인 불순물 영역과, 상기 게이트 전극(34)과 소오스/드레인 불순물 영역의 표면부에 형성되는 실리사이드층(41)으로 구성된다.
도 4a 내지 도 4e는 본 발명의 실시 예에 따른 트랜지스터의 제조 방법을 나타낸 공정 단면도이다.
본 발명의 실시 예에 따른 트랜지스터의 제조 방법은 도 4a에서와 같이, p형 반도체 기판(31)상의 격리 영역에 일반적인 STI 방법에 의해 필드 산화막(32)을 형성한다.
그리고, 상기 반도체 기판(31)상에 열산화 공정으로 제 1 산화막을 성장시킨 다음, 상기 제 1 산화막상에 다결정 실리콘과 제 1 감광막(도시하지 않음)을 차례로 형성한다.
이어 상기 제 1 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 다결정 실리콘과 제 1 산화막을 선택적으로 식각하여 게이트 산화막(33) 및 게이트 전극(34)을 형성하고, 상기 제 1 감광막을 제거한다.
도 4b에서와 같이, 상기 게이트 전극(34)을 마스크로 전면에 저농도 n형 불순물 이온의 주입 및 드라이브 인 확산함으로써 저농도 불순물 영역(35)을 형성한 다음, 상기 게이트 전극(34)을 포함한 전면에 산화막을 형성하고, 상기 산화막을 에치백하여 상기 게이트 전극(34) 양측에 산화막 측벽(36)을 형성한다.
도 4c에서와 같이, 상기 산화막 측벽(36)을 포함한 전면에 에스아이엠오엑스(Separation by Implanted Oxygen : SIMOX) 이온주입 공정(37)을 하여 상기 게이트 전극(34)의 상부부위 및 상기 저농도 불순물 영역(35)의 하측에 비이오엑스(Buried Oxide : BOX)층(38)을 형성한다.
여기서, 상기 BOX층(38)을 상기 반도체 기판(31)의 표면으로부터 100 ∼ 1000Å의 깊이로 형성한다.
도 4d에서와 같이, 상기 게이트 전극(34)을 포함한 전면에 티지이아이(Through Gate Implant : TGI) 이온주입 공정(39)을 하여 상기 게이트 전극(34)의 하측의 반도체 기판(31) 표면내에 채널 영역(40)을 형성한다.
도 4e에서와 같이, 상기 게이트 전극(34)과 산화막 측벽(36)을 마스크로 상기 BOX층(38)에 고농도 n형 불순물 이온을 주입한다.
그리고, 상기 게이트 전극(34)을 포함한 전면에 금속층을 형성하고, 전면을열처리하면 상기 금속층과 실리콘이 반응을 일으켜 상기 게이트 전극(34)과 소오스/드레인 불순물 영역의 표면부에 셀리사이드층(41)을 형성시킨 후, 상기 금속층을 제거한다.
여기서, 상기 형성된 저농도 불순물 영역(35)과 고농도 n형 불순물 이온이 주입된 BOX층(38)으로 상기 게이트 전극(34) 양측의 반도체 기판(31) 표면내에 LDD 구조의 소오스/드레인 불순물 영역을 형성한다.
본 발명의 트랜지스터 및 그 제조 방법은 LDD 영역 하측의 기판내에 BOX층을 형성하므로 다음과 같은 이유에 의해 소자의 특성 및 신뢰성을 향상시키는 효과가 있다.
첫째, 반도체 기판의 플로팅을 방지하여 바디 효과와 킹크 효과의 발생을 방지한다.
둘째, 소오스/드레인 영역의 깊이를 종래 기술보다 얕게 형성하여 누설 전류의 발생을 방지하고 숏 채널 마진(Shot channel margin)을 증가시킨다.
Claims (3)
- 제 1 도전형 기판;상기 기판상에 게이트 절연막을 개재하며 형성되는 게이트 전극;상기 게이트 전극 양측의 기판 표면내에 형성되는 저농도 제 2 도전형 불순물 영역;상기 게이트 전극 양측의 기판상에 형성되는 절연막 측벽;상기 저농도 제 2 도전형 불순물 영역 하측의 기판내에 형성되며 고농도 제 2 도전형 불순물 이온이 주입된 BOX층을 포함하여 구성됨을 특징으로 하는 트랜지스터.
- 기판상에 게이트 절연막을 개재한 게이트 전극을 형성하는 단계;상기 게이트 전극 양측의 기판 표면내에 저농도 제 2 도전형 불순물 영역을 형성하는 단계;상기 게이트 전극 양측의 기판상에 절연막 측벽을 형성하는 단계;상기 절연막 측벽을 포함한 전면에 SIMOX 이온주입 공정을 하여 상기 게이트 전극의 상부부위 및 상기 저농도 불순물 영역의 하측에 BOX층을 형성하는 단계;상기 게이트 전극과 절연막 측벽을 마스크로 상기 BOX층에 고농도 제 2 도전형 불순물 이온을 주입하는 단계를 포함하여 이루어짐을 특징으로 하는 트랜지스터의 제조 방법.
- 제 2 항에 있어서,상기 BOX층을 상기 기판의 표면으로부터 100 ∼ 1000Å의 깊이로 형성함을 특징으로 하는 트랜지스터의 제조 방법.
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| KR1020000036405A KR20020002012A (ko) | 2000-06-29 | 2000-06-29 | 트랜지스터 및 그 제조 방법 |
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| KR1020000036405A Ceased KR20020002012A (ko) | 2000-06-29 | 2000-06-29 | 트랜지스터 및 그 제조 방법 |
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|---|---|
| KR (1) | KR20020002012A (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6667516B2 (en) * | 2000-07-18 | 2003-12-23 | Institute Of Microelectronics | RF LDMOS on partial SOI substrate |
| US7602004B2 (en) | 2005-10-24 | 2009-10-13 | Samsung Electronics Co., Ltd. | Semiconductor device and methods for forming the same |
| US7741673B2 (en) | 2006-12-13 | 2010-06-22 | Samsung Electronics Co., Ltd. | Floating body memory and method of fabricating the same |
| US7851859B2 (en) | 2006-11-01 | 2010-12-14 | Samsung Electronics Co., Ltd. | Single transistor memory device having source and drain insulating regions and method of fabricating the same |
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2000
- 2000-06-29 KR KR1020000036405A patent/KR20020002012A/ko not_active Ceased
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|---|---|---|---|---|
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| US7602004B2 (en) | 2005-10-24 | 2009-10-13 | Samsung Electronics Co., Ltd. | Semiconductor device and methods for forming the same |
| US7851859B2 (en) | 2006-11-01 | 2010-12-14 | Samsung Electronics Co., Ltd. | Single transistor memory device having source and drain insulating regions and method of fabricating the same |
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