KR20020002176A - 반도체장치의 금속 게이트전극 제조방법 - Google Patents

Abstract

반도체장치의 금속 게이트전극 제조방법에 대해 개시하고 있다. 본 발명의 제조 방법은 반도체 기판 상부에 게이트절연막을 형성하고 그 위에 WN을 증착하여 배리어 메탈막을 형성하고, 배리어 메탈막 상부에 실리콘 소스가스 분위기에서 플라즈마로 어닐링하여 식각 정지용 WSiN박막을 형성한 후에, WSiN 박막 상부에 W막을 증착하고, 적층된 W막과 WSiN박막 및 배리어 메탈막을 패터닝하여 게이트전극을 형성한다. 이에 따라, 본 발명은 저저항, 중대역-갭 일함수 특성과 양호한 GOI 특성을 갖는 W/WN 구조의 게이트전극 제조 공정시 WN을 증착한 후에 Si 소스 가스 분위기에서 플라즈마로 어닐링하여 WN 표면에 WSiN을 형성함으로써 W의 식각시 WSiN막을 식각 정지 타겟으로 삼아 W의 과도 식각으로 인한 하부의 게이트절연막의 과도 식각을 방지할 수 있다.

Description

반도체장치의 금속 게이트전극 제조방법{Method for manufacturing gate electrode of semiconductor device}

본 발명은 반도체장치의 제조방법에 관한 것으로서, 특히 고집적 소자의 저항성을 낮추기 위한 반도체장치의 금속 게이트전극 제조방법에 관한 것이다.

반도체 디자인 룰이 점점 미세화됨에 따라 반도체소자를 다층 및 복잡한 구조로 제조하고 있다. 더욱이, 반도체소자의 고집적화에 따른 고속 동작을 달성하기 위해서는 도프트 폴리실리콘의 단일막으로 이루어진 배선 대신에 도프트 폴리실리콘과 금속 실리사이드, 예컨대 텅스텐 실리사이드가 순차 적층된 폴리사이드 구조의 배선으로 대체되고 있다.

최근에는, 저저항성을 갖으며 텅스텐의 고온 열안정성이 높으며 소자의 고집적화에 따른 신호처리 속도의 개선 측면에서 종래 텅스텐 폴리사이드(텅스텐/폴리실리콘) 구조의 게이트전극을 대체하기 위하여 도프트 폴리실리콘막/배리어 메탈막(WN 또는 TiN)/텅스텐막(W)이 적층된 금속 게이트전극이 차세대 반도체소자에 사용되고 있다. 여기서, 텅스텐막 또는 배리어 메탈막(WN 또는 TiN)은 중대역 갭(mid-band gap)의 일함수(work function)를 갖고 있어 비저항(Rs)이 낮기 때문에 소자의 고속 동작이 가능하다. 대개 텅스텐질화막(WN)은 텅스텐(W)보다 양호한 GOI(Gate Oxide Integrity) 특성을 갖기 때문에 소자의 전기적 특성을 향상시킨다.

이와 같은 텅스텐 게이트전극은 대개 반도체기판으로서 실리콘기판 상부에 게이트산화막을 성장시키고 그 위에 배리어 메탈(barrier metal)로서텅스텐질화막(WNx)을 증착한다. 그리고, 그 위에 텅스텐(W)을 증착하고 게이트 마스크를 이용한 사진 및 식각 공정을 진행하여 게이트전극의 패턴을 형성한다. 이때, 식각 공정은 대개 패턴 정렬이 우수한 플라즈마를 이용한 건식 식각 공정을 이용한다.

그러나, 이와 같은 W/WN 구조의 금속 게이트전극의 제조 공정시 W에 대한 WN의 식각 선택비가 거의 없어 식각 조절이 어려울 뿐만 아니라 W 패터닝시 하부의 WN이 과도 식각된다. 또한, WN과 게이트산화막의 식각 선택비가 3:1정도이기 때문에 남아 있는 WN의 식각시 게이트산화막이 과도식각되어 기판 손실을 유발하게 된다.

이러한 식각 손상으로 인해 고성능 금속 게이트전극을 갖는 반도체소자의 접합 누설 특성을 불량하게 만들어 반도체소자의 전기적 특성 및 수율을 저하시키는 문제점이 있었다.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 W/WN구조의 게이트전극 제조 공정시 W과 WN의 식각 선택비를 높일 수 있도록 WN을 증착한 후에 Si 소스 가스 분위기에서 플라즈마로 어닐링하여 WN 표면에 WSiN을 형성함으로써 이후 WSiN막이 W의 식각 정지막으로 작용하여 게이트절연막의 과도 식각을 방지할 수 있는 반도체장치의 금속 게이트전극 제조방법을 제공하는데 있다.

도 1 내지 도 7은 본 발명에 따른 W/WN을 사용한 금속 게이트전극의 제조 방법을 설명하기 위한 공정 순서도.

* 도면의 주요부분에 대한 부호의 설명 *

10: 실리콘 기판

12: 소자분리막

14: 게이트 절연막

14a: 게이트전극 패터닝시 잔여된 게이트 절연막

16: WN의 배리어 메탈막

18: WSiN박막

20: W막

22: 하드 마스크

24: 포토레지스트 패턴

상기 목적을 달성하기 위하여 본 발명은 반도체장치의 WN 및 W이 적층된 금속 게이트전극을 형성함에 있어서, 반도체 기판에 소자의 활성 영역과 비활성 영역을 정의하는 소자분리막을 형성하는 단계와, 기판 상부에 게이트절연막을 형성하는 단계와, 게이트절연막 상부에 WN을 증착하여 배리어 메탈막을 형성하는 단계와, 배리어 메탈막 상부에 실리콘 소스가스 분위기에서 플라즈마로 어닐링하여 식각 정지용 WSiN박막을 형성하는 단계와, WSiN 박막 상부에 W막을 증착하는 단계와, 적층된 W막과 WSiN박막 및 배리어 메탈막을 패터닝하여 게이트전극을 형성하는 단계를 포함한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명한다.

도 1 내지 도 7은 본 발명에 따른 W/WN을 사용한 금속 게이트전극의 제조 방법을 설명하기 위한 공정 순서도로서, 이를 참조하면 본 발명의 제조 방법은 다음과 같다.

우선, 도 1에 도시된 바와 같이, 반도체 기판으로서 실리콘 기판(10)에 소자의 활성 영역과 비활성 영역을 정의하고자 STI(Shallow Trench Isolation) 공정을 적용하여 소자분리막(12)을 형성한다.

그리고, 기판 상부에 30∼50Å 두께의 게이트절연막(14)을 형성한다. 이때, 게이트절연막(14)은 통상의 열산화 공정으로 성장된 산화막이거나, Ta₂O₅또는 Al₂O₃를 증착할 수도 있다.

그 다음, 도 2에 도시된 바와 같이, 게이트절연막(14) 상부에 WN을 증착하여 배리어 메탈막(16)을 형성한다. 이때, 배리어 메탈막(16)의 두께는 100∼300Å으로 얇게 증착한다.

그리고, 도 3에 도시된 바와 같이, 배리어 메탈막(16) 상부에 실리콘 소스가스 분위기에서 플라즈마(plasma)로 어닐링하여 식각 정지용 WSiN박막(18)을 형성한다. 이때, 실리콘 소스가스는 SiH₄또는 Si₂H₆을 이용한다.

그 다음, 도 4에 도시된 바와 같이, WSiN 박막(18) 상부에 W막(20)을 500∼2000Å정도 증착한다. 그리고, 상기 W막(20)에 절연을 위한 하드 마스크(22)로서 질화막을 두껍게 증착한다.

그 다음, 도 5에 도시된 바와 같이, 게이트 마스크를 이용한 사진 공정을 진행하여 하드 마스크(22) 상부에 포토레지스트 패턴(24)을 형성하고, 식각 공정을 진행하여 적당한 식각률로 포토레지스트 패턴(24)에 맞추어 하드 마스크(22')와 W막(20')을 식각한다. 이때, W막(20)의 식각시 W(20)과 WSiN(18)의 식각 선택비가 10:1이상이 되도록 한다. 이로 인해, WSiN박막(18)이 W막(20)의 식각 정지용으로 작용하여 WSiN(18) 표면에서 식각이 정지된다.

그리고, 식각 가스를 바꾼 후에 도 6에 도시된 바와 같이, WSiN박막(18)을 식각한다. 이때, WSiN박막(18)의 식각시 WSiN막(18)과 WN(16)의 식각 선택비가 1:1∼10:1이 되도록 한다. 이에 따라, WSiN(18)이 과도 식각될 때 하부의 WN(16)이 어느 정도 식각되어 남아 있는 WN(16)의 두께가 100Å이하가 되도록 한다. 그 이유는 이후 게이트절연막의 식각시 과도 식각으로 인한 기판 손상을 방지하기 위함이다.

계속해서, 배리어 메탈막인 WN(16)을 식각한다. 이때, WN박막(16)의 식각시 WN과 게이트절연막(14)과의 식각 선택비가 3:1이상이 되도록 한다. 이로 인해, 남아 있는 WN박막(16')의 두께가 얇아서 식각이 진행되는 동안 게이트절연막이 모두 식각되지 않고 참조 부호 14a와 같이 기판 표면에 어느 정도 남아 있게 된다.

그리고나서, 포토레지스트 패턴(24)을 제거하고 나면 기판 표면에는 하드 마스크(22'), W막(20'), WSiN(18') 및 WN(16')이 패터닝되어 게이트전극(G)을 구성하게 된다.

그러므로, 본 발명은 W과 WN의 식각 선택비를 높일 수 있도록 WN을 증착한 후에 Si 소스 가스 분위기에서 플라즈마로 어닐링하여 WN 표면에 식각 정지용 WSiN을 형성함으로써 게이트전극 패터닝시 게이트전극(G)을 제외한 기판 표면에 게이트절연막이 모두 식각되지 않고 남아 있어 기판 표면을 보호한다.

상술한 바와 같이, 본 발명은 저저항, 중대역-갭 일함수 특성과 양호한 GOI 특성을 갖는 W/WN 구조의 게이트전극 제조 공정에 적용할 경우 WN을 증착한 후에 Si 소스 가스 분위기에서 플라즈마로 어닐링하여 WN 표면에 WSiN을 형성함으로써 W의 식각시 WSiN막을 식각 정지 타겟으로 삼기 때문에 W의 과도 식각으로 인한 하부의 게이트절연막의 과도 식각을 방지할 수 있어 기판의 식각 손상을 줄일 수 있다.

따라서, 본 발명은 게이트전극 패터닝시 기판 손상에 의한 고성능 반도체소자의 접합 누설 특성의 불량을 억제할 수 있어 반도체소자의 전기적 특성 및 수율을 향상시킬 수 있다.

Claims (9)

1. 반도체장치의 WN 및 W이 적층된 금속 게이트전극을 형성함에 있어서,

   반도체 기판에 소자의 활성 영역과 비활성 영역을 정의하는 소자분리막을 형성하는 단계;

   상기 기판 상부에 게이트절연막을 형성하는 단계;

   상기 게이트절연막 상부에 WN을 증착하여 배리어 메탈막을 형성하는 단계;

   상기 배리어 메탈막 상부에 실리콘 소스가스 분위기에서 플라즈마로 어닐링하여 식각 정지용 WSiN박막을 형성하는 단계;

   상기 WSiN 박막 상부에 W막을 증착하는 단계; 및

   상기 적층된 W막과 WSiN박막 및 배리어 메탈막을 패터닝하여 게이트전극을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체장치의 금속 게이트전극 제조방법.
2. 제 1항에 있어서, 상기 W막 상부에 절연물질로된 하드 마스크를 추가 형성하는 것을 특징으로 하는 반도체장치의 금속 게이트전극 제조방법.
3. 제 1항에 있어서, 상기 게이트절연막은 열산화막, Ta₂O₅, Al₂O₃중에서 어느 하나를 사용하는 것을 특징으로 하는 반도체장치의 금속 게이트전극 제조방법.
4. 제 1항에 있어서, 상기 배리어메탈의 두께는 100∼300Å인 것을 특징으로 하는 반도체장치의 금속 게이트전극 제조방법.
5. 제 1항에 있어서, 상기 실리콘 소스가스는 SiH₄또는 Si₂H₆인 것을 특징으로 하는 반도체장치의 금속 게이트전극 제조방법.
6. 제 1항에 있어서, 상기 W의 증착 두께는 500∼2000Å인 것을 특징으로 하는 반도체장치의 금속 게이트전극 제조방법.
7. 제 1항에 있어서, 상기 W막을 패터닝할 때 W과 WSiN박막의 식각 선택비가 10:1이상이 되도록 하는 것을 특징으로 하는 반도체장치의 금속 게이트전극 제조방법.
8. 제 1항에 있어서, 상기 WSiN박막을 패터닝할 때 WSiN막과 WN의 식각 선택비가 1:1∼10:1이 되도록 하는 것을 특징으로 하는 반도체장치의 금속 게이트전극 제조방법.
9. 제 1항에 있어서, 상기 WN박막을 패터닝할 때 WN과 게이트절연막과의 식각 선택비가 3:1이상이 되도록 하는 것을 특징으로 하는 반도체장치의 금속 게이트전극 제조방법.