KR20020002574A - 반도체 소자의 콘택플러그 형성방법 - Google Patents

반도체 소자의 콘택플러그 형성방법 Download PDF

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Abstract

본 발명은 층간절연막 증착시 발생된 보이드로 인한 소자의 오류를 방지하는데 적합한 반도체소자의 제조 방법에 관한 것으로, 소정 공정이 완료된 반도체기판상에 제 1 콘택플러그를 형성하는 제 1 단계; 상기 제 1 콘택플러그상에 최상층에 하드마스크층을 포함하는 적층구조의 다수의 비트라인을 형성하는 제 2 단계; 상기 제 2 단계의 결과물상에 플러그용 폴리실리콘을 증착하고 상기 비트라인 사이에 매립되어 돌출되도록 상기 플러그용 폴리실리콘을 선택적으로 패터닝하는 제 3 단계; 상기 패터닝된 플러그용 폴리실리콘을 상기 비트라인의 상부까지 전면 에치백하여 서로 분리된 제 2 콘택플러그를 형성하는 제 4 단계; 및 상기 제 2 콘택플러그상에 층간절연막을 형성한 후, 상기 층간절연막대 상기 제 2 콘택플러그의 연마선택비가 큰 세리아계 슬러리를 이용하여 상기 제 2 콘택플러그의 상부까지 상기 층간절연막을 화학적기계적연마하는 제 5 단계를 포함하여 이루어진다.

Description

반도체 소자의 콘택플러그 형성방법{METHOD FOR FORMING CONTACT PLUG IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 콘택플러그를 형성하기 위해 소자를 분리하고, 후속 금속 확산방지막을 형성하는 방법에 관한 것이다.
이하, 첨부도면 도 1 및 도 2a 내지 도 2f를 참조하여 종래기술에 따른 콘택플러그 및 스토리지노드의 형성 방법을 설명한다.
도 1 은 종래기술에 따라 형성된 반도체 소자를 도시한 레이아웃도로서, 워드라인패턴(16)과 비트라인패턴(21)이 서로 교차하는 방향으로 형성되며, 상기 워드라인패턴(16) 사이의 제 1 콘택플러그(도시되지 않음)상에 제 2 콘택플러그(22a)가 형성된다. 여기서, 상기 비트라인패턴(21) 사이에 증착된 플러그용 폴리실리콘상에 제 2 층간절연막(23)을 증착한 다음, 상기 제 2 층간절연막(23)을 화학적기계적연마하여 상기 플러그용 폴리실리콘을 분리시켜 제 2 콘택플러그(22a)를 형성한다. 이 때, 상기 제 2 콘택플러그(22a) 형성시, 상기 제 2 층간절연막(23)의 증착시 발생된 보이드(24)가 노출되어 있으므로 후속 스토리지노드 형성시 기생캐패시턴스가 증가하게 된다.
도 2는 도 1의 A-A'선에 따른 반도체소자의 단면도로서, 제 2 층간절연막의화학적기계적연마공정을 실시하기 전 단계를 도시하고 있으며, 도 3a 내지 도 3b는 도 1의 B-B'선에 따른 반도체소자의 단면도이고, 도 4a 내지 도 4b는 도 1의 C-C'선에 따른 반도체소자의 단면도이다.
도 2에 도시된 바와 같이, 반도체 기판(11)에 소자격리막(도시 생략)을 형성한 후, 상기 반도체 기판(11) 상부에 게이트산화막(12), 폴리실리콘 (13), 텅스텐실리사이드(14), 마스크산화막(15)을 순차적으로 증착한 다음, 상기 마스크산화막(15), 텅스텐실리사이드(14), 폴리실리콘(13), 게이트산화막(12)을 식각하여 워드라인패턴(16)을 형성한다. 이어 상기 워드라인패턴(16)을 포함한 전면에 측벽용산화막을 증착한 다음, 전면식각하여 상기 워드라인패턴(16)의 측벽에 접하는 측벽스페이서(17)를 형성한다. 이어 상기 워드라인패턴(16) 및 측벽스페이서 (17)를 마스크로 이용한 불순물 이온주입으로 소오스/드레인 영역(18)을 형성한다.
이어 상기 워드라인패턴(16)을 포함한 전면에 제 1 층간절연막(19)를 증착한 다음, 상기 제 1 층간절연막을 선택적으로 식각하여 콘택홀을 형성하고, 상기 콘택홀에 매립되어 상기 소오스/드레인 영역(18)에 접속되는 제 1 콘택플러그(20)를 형성한다.
이어 상기 제 1 콘택플러그(20)를 통해 상기 소오스/드레인 영역(18)과 전기적으로 연결되는 비트라인패턴(21)을 형성하되, 상기 비트라인패턴(21)은 상기 워드라인패턴(16)과 직교하는 방향으로 형성되고, 상기 비트라인패턴(21)은 Ti/TiN(21a), 텅스텐(21b), 하드마스크용 산화막(21c)의 적층구조로 이루어지고 그 측면에 측벽스페이서(21d)가 형성된다.
이어 상기 비트라인패턴(21) 형성후, 전면에 제 2 플러그용 폴리실리콘(22)을 증착한 다음, 콘택플러그가 형성될 부분만을 패터닝한 다음, 상기 제 2 플러그용 폴리실리콘(22)을 포함한 전면에 제 2 층간절연막(23)으로서 고밀도플라즈마산화막을 형성한다.
여기서, 도면부호 '24'는 상기 제 2 플러그용 폴리실리콘(22)을 분리하기 위한 상기 제 2 층간절연막(23)의 화학적기계적연마의 연마타겟으로서, 상기 제 2 층간절연막(23)의 증착시 비트라인패턴(21) 사이에는 보이드(Void)(25)가 발생되고, 상기 연마타겟(24)으로 화학적기계적연마공정을 진행하면, 상기 보이드(25)가 드러나게 된다.
도 3a에 도시된 바와 같이, 상기 비트라인패턴(21) 사이에 증착된 제 2 플러그용 폴리실리콘(22)은 상기 비트라인패턴(21)를 충분히 덮도록 증착되며, 상기 제 2 플러그용 폴리실리콘(22)는 상기 비트라인패턴(21)의 상부로 돌출되고 그 사이를 매립하도록 선택적으로 패터닝된다.
도 3b에 도시된 바와 같이, 상기 제 2 층간절연막(23)은 산화막슬러리를 이용하여 연마타겟(24)까지 화학적기계적연마를 실시하여 제 2 콘택플러그(22a)를 형성한다. 이어 상기 제 2 콘택플러그(22a)를 포함한 전면에 스토리지노드용 금속확산방지막(26)으로서 Ti/TiN을 증착한다. 이 때, 도면부호 '27'은 상기 금속확산방지막(26)의 연마타겟을 나타낸다.
도 4a에 도시된 바와 같이, 상기 제 2 플러그용 폴리실리콘(22)상에 제 2 층간절연막(23)으로서 고밀도플라즈마산화막을 증착할 시, 상기 고밀도플라즈마산화막의 증착특성으로 인해 비트라인패턴(21) 사이에 보이드(25)가 형성된다.
도 4b에 도시된 바와 같이, 상기 제 2 층간절연막(23)을 연마타겟('24')만큼 화학적기계적연마하여 제 2 콘택플러그(22a)(도 3b)를 형성하나, 상기 제 2 층간절연막(23) 증착시 발생된 보이드(25)가 드러나게 된다. 이어 상기 드러난 보이드(25)를 포함한 전면에 스토리지 노드용 금속확산방지막(26)을 증착한다.
그러나, 상술한 바와 같은 종래기술은 제 2 층간절연막(23)으로 사용되는 고밀도플라즈마 산화막의 증착특성 및 제 2 콘택플러그(22a)의 식각 프로파일 특성으로 인해 비트라인패턴(21) 사이에 증착된 제 2 층간절연막(23)에 보이드(25)가 발생된다. 상기 보이드(25)의 위치가 후속 콘택플러그의 분리를 위해 진행되는 제 2 층간절연막(23)의 화학적기계적연마공정의 연마타겟(24)보다 상측에 존재할 경우는, 제 2 층간절연막(23)의 화학적기계적연마후 보이드(25)가 표면으로 드러나게 된다. 결국, 후속 제 2 콘택플러그용 폴리실리콘(22)의 리세스(Recess) 공정과 금속확산방지막의 증착과정에서 상기 보이드(25)에 금속확산방지막(26)이 채워지게 되고, 상기 금속확산방지막(26)은 후속 스토리지노드(Storage node; SN) 형성시 스토리지노드간의 브릿지(Bridge)를 형성함에 따라 소자의 동작 오류를 발생시키는 문제점이 있다.
또한, 산화막슬러리를 이용하여 상기 제 2 층간절연막(23)의 화학적기계적연마공정을 실시하므로써 제 2 콘택플러그(22a)를 분리시키나, 상기 산화막슬러리를 이용하여 제 2 층간절연막(23)을 화학적기계적연마하면 산화막대 폴리실리콘의 연마선택비가 거의 없어 하부에 화학적기계적연마공정의 연마정지막이 존재하지 않아연마종점을 결정하기가 매우 어려워 화학적기계적연마공정의 마진이 감소되고 하드마스크용 산화막의 손실도 증대되는 문제점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 콘택플러그를 분리시키기 위한 화학적기계적연마공정의 공정마진을 확보하고, 비트라인사이의 층간절연막의 보이드로 인한 기생캐패시턴스를 감소시키는데 적합한 반도체 소자의 제조 방법을 제공함에 그 목적이 있다.
도 1은 종래기술에 따른 반도체소자의 제조 방법을 나타낸 평면도,
도 2는 도 1의 A-A'선에 따른 반도체소자의 공정단면도,
도 3a 내지 도 3b는 도 1의 B-B'선에 따른 반도체소자의 공정단면도,
도 4a 내지 도 4b는 도 1의 C-C'선에 따른 반도체소자의 공정단면도,
도 5a 내지 도 5d는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정단면도,
도 6a 내지 도 6c는 도 5c의 Ⅰ-Ⅰ선에 따른 반도체소자의 제조 공정 단면도,
*도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 37 : 소스/드레인 영역
38 : 제 1 층간절연막 39 : 제 1 콘택플러그
40a : Ti/TiN 40b : 텅스텐
40c : 하드마스크용 산화막 41 : 제 2 콘택플러그용 폴리실리콘
41a : 제 2 콘택플러그 42 : 제 2 층간절연막
상기의 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 소정 공정이 완료된 반도체기판상에 제 1 콘택플러그를 형성하는 제 1 단계; 상기 제 1 콘택플러그상에 하드마스크층을 포함하는 적층구조의 다수의 비트라인을 형성하는 제 2 단계; 상기 제 2 단계의 결과물상에 플러그용 폴리실리콘을 증착하고 상기 비트라인 사이에 매립되어 돌출되도록 상기 플러그용 폴리실리콘을 선택적으로 패터닝하는 제 3 단계; 상기 패터닝된 플러그용 폴리실리콘을 상기 비트라인의 상부까지 전면 에치백하여 서로 분리된 제 2 콘택플러그를 형성하는 제 4 단계; 및 상기 제 2 콘택플러그상에 층간절연막을 형성한 후, 상기 층간절연막대 상기 제 2 콘택플러그의 연마선택비가 큰 세리아계 슬러리를 이용하여 상기 제 2 콘택플러그의 상부까지 상기 층간절연막을 화학적기계적연마하는 제 5 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명은 콘택플러그를 분리하기 위해 화학적기계적연마공정과 폴리실리콘의 에치백공정을 혼합하여 적용하는 방법으로, 하부에 질화막과 같이 연마선택비가 있는 연마정지막없이 콘택플러그를 분리하는 공정을 진행해야 할 경우에 적용될 수 있다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 도면으로서, 워드라인 사이의 제 1 콘택플러그상에 제 2 콘택플러그를 형성하는 방법을 도시하고 있다.
도 5a에 도시된 바와 같이, 반도체 기판(31)에 소자격리막(도시 생략)을 형성한 후, 상기 반도체 기판(31) 상부에 게이트산화막(32), 폴리실리콘(33), 텅스텐실리사이드(34), 마스크산화막(35)을 순차적으로 증착한 다음, 상기 마스크산화막 (35), 텅스텐실리사이드(34), 폴리실리콘(33), 게이트산화막(32)을 식각하여 워드라인패턴을 형성한다. 이어 상기 워드라인패턴을 포함한 전면에 측벽용산화막을 증착한 다음, 전면식각하여 상기 워드라인패턴의 측벽에 접하는 측벽스페이서(36)를 형성한다. 이어 상기 워드라인패턴 및 측벽스페이서를 마스크로 이용한 불순물 이온주입으로 소오스/드레인 영역(37)을 형성한다.
이어 상기 워드라인패턴을 포함한 전면에 제 1 층간절연막(38)을 증착한 다음, 상기 제 1 층간절연막(38)을 선택적으로 식각하여 플러그용 콘택홀을 형성하고, 상기 콘택홀에 매립되어 상기 소오스/드레인 영역(37)에 접속되는 제 1 콘택플러그(39)를 형성한다.
이어 도 6a에 도시되겠지만, 상기 제 1 콘택플러그(39)를 통해 상기 소오스/드레인 영역(37)과 전기적으로 연결되는 비트라인패턴을 형성하되, 상기 비트라인패턴은 상기 워드라인패턴과 직교하는 방향으로 형성되며, 상기 비트라인패턴은 Ti/TiN(40a), 텅스텐(40b), 하드마스크용 산화막(40c)의 적층구조로 이루어지고 그 측면에 측벽스페이서(40d)가 형성된다.
이어 상기 측벽스페이서(40d)를 포함하는 비트라인패턴 형성후, 전면에 제 2 콘택플러그용 폴리실리콘(41)을 증착한 다음, 제 2 콘택플러그가 형성될 부분만을 패터닝하되, 상기 비트라인패턴 사이를 충분히 덮고 그 상부로 돌출되는 형상으로 패터닝된다.
도 5b에 도시된 바와 같이, 전면에 블랭킷 에치백공정(Blanket etchback)을 이용하되 즉, 도 5a의 '43'을 식각타겟으로 하여 상기 비트라인패턴의 상부로 돌출된 제 2 콘택플러그용 폴리실리콘(41)만을 제거하여 서로 분리된 제 2 콘택플러그 (41a)를 형성한다. 이 때, 상기 폴리실리콘을 제거하는 식각레시피(Etch recipe)는 상기 비트라인패턴의 하드마스크용 산화막(40c)에 대한 선택비가 10:1∼15:1의 식각가스를 사용하여 블랭킷 에치백시 상기 하드마스크용 산화막(40c)의 손실을 최소화한다.
이어 상기 구조 전면에 제 2 층간절연막(42)으로 고밀도플라즈마산화막을 증착한다.
도 5c에 도시된 바와 같이, 상기 제 2 콘택플러그(41a)의 표면이 드러날때까지 제 2 층간절연막(42)의 연마공정을 진행하는데, 상기 연마공정시 제 2 콘택플러그(41a)의 상부를 연마타겟(43)으로 하여 상기 제 2 층간절연막(42)을 연마한다 (42a). 이 때, 상기 제 2 층간절연막(42)의 증착시, 상기 비트라인패턴의 하드마스크용 산화막(40c)의 상부에 존재하던 폴리실리콘을 제거하였기 때문에, 제 2 층간절연막(42)의 증착두께를 감소시켜 보이드의 형성을 방지하고, 후속 화학적기계적연마공정의 부담을 감소시킨다.
또한, 상기 제 2 콘택플러그(41a)에 대한 연마선택비가 100:1이상의 세리아계 슬러리를 사용하여 상기 제 2 콘택플러그(41a)를 상기 제 2 층간절연막(42)의 화학적기계적연마공정의 연마정지막으로 이용하므로써 연마공정의 공정마진을 확보하고, 제 2 층간절연막(42)의 연마시 하부에 존재하는 제 2 콘택플러그(41a)의 디싱이 발생되는 것을 방지한다. 여기서 도면부호 42a는 연마된 제 2 층간절연막을 나타낸다.
도 5d에 도시된 바와 같이, 상기 제 2 콘택플러그(41a)상에 후속 확산방지막이 형성될 부분을 형성하기 위해 상기 비트라인패턴 사이의 제 2 콘택플러그(41a)를 리세스 에치백하여 소정깊이만큼 제거한다. 이 때, 상기 제 2 콘택플러그(41a)의 리세스에치백시, 하드마스크용 산화막(40c)와 제 2 층간절연막(42a)에 대해 10:1이상의 충분한 선택비를 가지는 식각가스를 사용하여 실시한다.
이어 상기 리세스된 제 2 콘택플러그(41a)상에 확산방지막으로서 금속층을증착한 다음, 화학적기계적연마하여 상기 확산방지막(44)을 분리시킨다.
도 6a 내지 도 6c는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 도면으로서, 도 5d의 Ⅰ-Ⅰ'선에 따른 비트라인사이에 제 2 콘택플러그를 형성하는 방법을 나타내고 있다.
도 6a에 도시된 바와 같이, 워드라인패턴을 형성한 후, 상기 워드라인패턴을 포함한 전면에 제 1 층간절연막(38)을 형성한다. 이어 상기 제 1 층간절연막(38)을 선택적으로 식각하여 콘택홀을 형성한 후, 상기 콘택홀에 매립되어 상기 소오스/드레인 영역(37)에 접하는 제 1 콘택플러그(39)을 형성한다. 이어 상기 제 1 콘택플러그(39)상에 Ti/TiN(40a), 텅스텐(40b), 하드마스크용 산화막(40c)의 적층구조로 이루어지고 그 측면에 측벽스페이서(40d)가 접속되는 비트라인패턴을 형성한다.
이어 상기 비트라인패턴 형성후, 전면에 제 2 콘택플러그용 폴리실리콘(41)을 증착한 다음, 후속 제 2 콘택플러그가 형성될 부분만을 패터닝하되, 상기 비트라인패턴 사이를 충분히 덮고 그 상부로 돌출되는 형상으로 패터닝한다.
도 6b에 도시된 바와 같이, 상기 하드마스크용 산화막(40c)의 상부까지(43) 전면에 블랭킷 에치백공정을 실시하여 상기 비트라인패턴의 상부로 돌출된 폴리실리콘만을 제거하여 서로 분리된 제 2 콘택플러그(41a)를 형성한다. 이 때, 상기 폴리실리콘을 제거하는 식각레시피(Etch recipe)는 상기 비트라인패턴의 하드마스크용 산화막(40c)에 대한 선택비가 10:1이상의 식각가스를 사용하여 블랭킷 에치백시 상기 하드마스크용 산화막(40c)의 손실을 최소화한다.
이어 상기 구조 전면에 제 2 층간절연막(42)으로 고밀도플라즈마산화막을 증착한다.
도 6c에 도시된 바와 같이, 상기 제 2 콘택플러그(41a)의 표면이 드러날때까지 제 2 층간절연막(42)의 화학적기계적연마공정을 진행하는데, 상기 연마공정시 상기 제 2 층간절연막(42)과 상기 제 2 콘택플러그(41a)의 연마선택비가 100:1이상인 세리아계 슬러리를 이용하여 상기 제 2 콘택플러그(41a)의 상부를 연마타겟(43)으로 하여 상기 제 2 층간절연막(42)을 연마한다. 이 때, 상기 제 2 층간절연막 (42)의 증착시, 상기 비트라인패턴의 하드마스크용 산화막(40c)의 상부에 존재하던 폴리실리콘을 제거하였기 때문에, 제 2 층간절연막(42)의 증착두께를 감소시켜 보이드의 형성을 방지하고, 후속 화학적기계적연마공정의 부담을 감소시킨다.
또한, 상기 제 2 콘택플러그(41a)에 대한 연마선택비가 100:1이상의 세리아계 슬러리를 사용하여 상기 제 2 콘택플러그(41a)를 상기 제 2 층간절연막(42)의 화학적기계적연마공정의 연마정지막으로 이용하므로써 연마공정의 공정마진을 확보하고, 제 2 층간절연막(42)의 연마시 하부에 존재하는 제 2 콘택플러그(41a)의 디싱이 발생되는 것을 방지한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명의 반도체소자의 제조 방법은 제 2 층간절연막의 형성전에 전면 에치백공정으로 제 2 콘택플러그를 분리하므로써, 후속 제 2 층간절연막의 화학적기계적연마공정의 연마균일도를 향상시킬 수 있고, 이로 인해 제 2 층간절연막과 후속 확산방지막의 화학적기계적연마공정의 공정마진을 확보하므로써 비트라인의 하드마스크로 증착되는 산화막의 두께가 감소시킬 수 있는 효과가 있다.
또한, 하드마스크용 산화막의 증착두께를 감소시킴에 따라 제 2 층간절연막의 증착시 발생되는 보이드를 감소시키므로, 후속 캐패시터간의 브릿지를 방지하여 소자의 전기적특성을 향상시킬 수 효과가 있다.

Claims (6)

  1. 반도체소자의 제조 방법에 있어서,
    소정 공정이 완료된 반도체기판상에 제 1 콘택플러그를 형성하는 제 1 단계;
    상기 제 1 콘택플러그상에 하드마스크층을 포함하는 적층구조의 다수의 비트라인을 형성하는 제 2 단계;
    상기 제 2 단계의 결과물상에 플러그용 폴리실리콘을 증착하고 상기 비트라인 사이에 매립되어 돌출되도록 상기 플러그용 폴리실리콘을 선택적으로 패터닝하는 제 3 단계;
    상기 패터닝된 플러그용 폴리실리콘을 상기 비트라인의 상부까지 전면 에치백하여 서로 분리된 제 2 콘택플러그를 형성하는 제 4 단계; 및
    상기 제 2 콘택플러그상에 층간절연막을 형성한 후, 상기 층간절연막대 상기 제 2 콘택플러그의 연마선택비가 큰 세리아계 슬러리를 이용하여 상기 제 2 콘택플러그의 상부까지 상기 층간절연막을 화학적기계적연마하는 제 5 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제 4 단계는,
    상기 비트라인의 하드마스크층에 대한 선택비가 충분한 식각가스를 사용하여이루어지는 것을 특징으로 하는 반도체소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 제 5 단계후,
    후속 확산방지막을 위해 상기 제 2 콘택플러그를 소정깊이만큼 리세스에치백하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 제 2 콘택플러그의 리세스에치백은 상기 층간절연막과 상기 플러그용 폴리실리콘의 연마선택비가 10:1∼15:1인 슬러리를 사용하여 이루어지는 것을 특징으로 하는 반도체소자의 제조 방법.
  5. 제 1 항에 있어서,
    상기 층간절연막은 고밀도플라즈마산화막을 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 비트라인은 Ti/TiN, 텅스텐 및 하드마스크용 산화막의 적층구조의 측벽에 접속되는 스페이서를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 제조 방법.
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