KR20020002655A - 박막 트랜지스터 액정표시 소자의 제조방법 - Google Patents
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Abstract
본 발명은 비아홀 형성시 보호막 에천트에 의해 데이터 버스 라인이 손상되는 것을 방지할 수 있는 박막 트랜지스터 액정표시소자의 제조방법을 개시한다.
개시된 본 발명은, 유리기판과 같은 투명성 절연기판 상에 게이트 전극을 형성하고, 전체 상부에 게이트 절연막을 증착하는 단계; 상기 게이트 절연막 상부에 반도체층을 형성하는 단계; 상기 결과물 전면상에 단일, 혹은 적층구조의 소오스/드레인용 금속막을 증착하고, 인-시튜 방식으로 제1 ITO막을 상기 소오스/드레인용 금속막 상부에 연속 증착하는 단계; 상기 제1 ITO막을 패터닝하고, 이어서 소오스/드레인용 금속막을 식각하여 소오스/드레인 전극을 형성하는 단계; 상기 제1 ITO막을 마스크로 하여 반도체층을 소정부분 식각하여 백 채널을 형성하는 단계; 상기 결과물 전면상에 보호막을 증착하고 비아홀을 형성하는 단계; 및 상기 비아홀이 매립되도록 화소 전극용 제2 ITO막을 증착하는 것을 포함하여 구성하는 것을 특징으로 한다.
Description
본 발명은 박막 트랜지스터 액정표시소자의 제조방법에 관한 것으로, 특히, 비아홀 형성시 보호막 식각 가스에 의해 데이터 버스 라인이 손상되는 것을 방지할 수 있는 박막 트랜지스터 액정 표시소자의 제조 방법에 관한 것이다.
텔레비젼 및 그래픽 디스플레이 등의 표시 장치에 이용되는 액정표시 소자는 CRT(Cathod-ray tube)를 대신하여 개발되어져 왔다. 특히, 박막 트랜지스터 (Thin Film Transistor Liquid Crystal Display : 이하, TFT-LCD)는 고속 응답 특성과 고화소수에 적합한 잇점을 갖기 때문에, 상기 CRT에 필적할만한 표시 화면의 대형화 및 고화질화를 실현할 수 있다. 이와 같은, TFT-LCD는 TFT 및 화소전극이 구비된 TFT 어레이 기판과 컬러필터 및 상대전극이 구비된 컬러필터 기판 사이에 액정층이 개재된 구조를 갖는다.
한편, 현재 대부분의 LCD 제조업체에서는 제조 공정이 상대적으로 쉽고 별도의 TFT 광차단막 형성이 필요없는 역 스태거형(Inverted Staggered) 구조의 TFT를 채용하고 있다. 이러한 역 스태거형 구조의 TFT는 채널 형성 공정에 따라 백 채녈 에치(Back Channel Etch; 이하, BCE) 구조와 에치 스탑퍼(Each Stopper) 구조로 나눌 수 있는데 이하, 역 스태거형 구조의 TFT중 리소그라피 공정이 적은 BCE-TFT LCD의 제조방법을 상세히 설명한다.
도 1a 내지 도 1c는 종래의 BCE-TFT LCD의 제조방법으로, TFT부(A), 데이타 라인부(B)와 데이타 패드부(C)를 각각 도시한 것이며 여기서, TFT부(A)를 중심으로 설명한다.
도 1a을 참조하면, 투명성 절연기판, 예를들어, 유리기판(1)과 같은 투명성 절연기판 상에 게이트 전극(2)을 형성하고, 전체 상부에 게이트 절연막(3)을 증착한다. 그런다음 공지된 공정을 통해 상기 게이트 전극(2) 상부의 게이트 절연막(3) 상에 a-si 과 n+a-si이 적층된 반도체층(4)을 형성하고 이어서, 단일 혹은 적층의 소오스/드레인용 금속막(5) 예컨데, Mo/Al/Mo으로 구성된 금속막을 증착한다.
그런다음 도 1b를 참조하면, 공지된 방법에 의해 소오스/드레인용 금속막을 식각하여 소오스/드레인 전극(5a, 5b)을 형성하고, 연속해서 상기 반도체층의 n+ a - si을 건식식각 함으로써 TFT(10)를 구성한다.
그 다음 도 1c를 참조하면, 상기 TFT(10)를 보호하기 위하여, 전체 상부에 보호막(6), 예컨데, SiNx막을 형성하고, 이어서, 상기 보호막(6)을 선택적으로 식각하여, 상기 TFT부(A)의 소오스 전극(5a) 및 데이타 패드부(C)의 소오스/드레인 용 금속막(5)을 노출시키는 비아홀(7)을 형성한다. 이 때, 상기 비아홀(7) 형성은 건식식각 공정으로 수행하며, 가스는 F-계열로써, RIE(Reactive Ion Eche) 및 PE(Plasma En hanced)의 플라즈마 식각 공정으로 형성한다. 그리고나서, 상기 비아홀(7)이 매립되도록 보호막(6)상에 ITO막으로 된 화소전극(8)을 증착하여 상기 TFT부(A)의 소오스 전극(5a)과 데이타 패드부(B)의 소오스/드레인 금속막(5)과 콘택되도록 한다.
그러나, 종래의 박막 트랜지스터 액정표시소자의 제조방법은 다음과 같은 문제점이 있다.
상기 비아홀(7) 형성시, 비아홀(7)에 매립되는 ITO막(8)과 콘택되는 소오스 전극(5a) 및 소오스/드레인용 금속막(5)이 Mo일때, F-계열 가스에서 SiNx와 Mo의 식각 선택비를 고려해야 한다. 하지만 SiNx와 Mo의 선택비는 수십(약 10) : 1 이나, 균일도 제어가 쉽지않아, 상기 가스는 소오스/드레인 콘택부의 금속막까지도 식각이 진행되기 때문에 안정적인 공정 확보가 쉽지 않다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 소오스/드레인 금속막과 보호막의 식각 선택비를 거의 무한대로 늘림으로써, 비아홀 형성시 보호막 식각가스에 의해 소오스/드레인 금속막이 손상되는 것을 방지할 수 있는 박막 트랜지스터 액정표시소자의 제조방법을 제공하는 것을 그 목적으로 한다.
도 1a 내지 도 1c는 종래 기술에 따라 형성된 박막 트랜지스터 액정표시 소자의 단면도.
도 2a 내지 도 2d는 본 발명의 기술에 따라 형성된 박막 트랜지스터 액정표시 소자의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
A : TFT부 B : 데이타 라인부
C : 데이타 패드부 11 : 유리기판
12 : 게이트 전극 13 : 게이트 절연막
14 : 반도체층 15 : 소오스/드레인용 금속막
15a : 소오스 전극 15b: 드레인 전극
16 : 제1 ITO막 17 : 감광막 패턴
18 : 백 채널 19 : 보호막
20 : 비아홀 21 : 화소전극용 제2 ITO막
상기와 같은 문제점을 해결하기 위해, 본 발명은, 유리기판과 같은 투명성 절연기판 상에 게이트 전극을 형성하고, 전체 상부에 게이트 절연막을 증착하는 단계; 상기 게이트 절연막 상부에 반도체층을 형성하는 단계; 상기 결과물 전면상에 단일, 혹은 적층구조의 소오스/드레인용 금속막을 증착하고, 인-시튜 방식으로 제1 ITO막을 상기 소오스/드레인용 금속막 상부에 연속 증착하는 단계; 상기 제1 ITO막을 패터닝하고, 이어서 소오스/드레인용 금속막을 식각하여 소오스/드레인 전극을 형성하는 단계; 상기 제1 ITO막을 마스크로 하여 반도체층을 소정부분 식각하여 백 채널을 형성하는 단계; 상기 결과물 전면상에 보호막을 증착하고 비아홀을 형성하는 단계; 및 상기 비아홀이 매립되도록 화소 전극용 제2 ITO막을 증착하는 것을 포함하여 구성하는 것을 특징으로 한다.
상기 단일 구조의 소오스/드레인용 금속막은 바람직하게 Mo, Cr, 또는 MoW 등으로 형성하며, 적층 구조의 소오스/드레인 금속막은 Mo/Al/Mo, Cr/Al/Mo, Cr/Al, 또는 Mo/Al 등으로 형성한다.
상기 제1 ITO막 형성시, ITO막 상에 형성되는 자연 산화막을 최소화 하고, ITO막의 형태를 개선하기 위하여, 스퍼터링 방법으로 챔버의 온도를 바람직하게 27℃ ~ 250℃ 범위에서 진행하여 증착한다.
또한, 상기 제1 ITO막은 백채널 형성시 F-계열 가스에 의해 소오스/드레인 금속막 상부에서 완전히 식각되도록 얇게는 20Å ~ 5000Å 두께로 증착하고, 상기 ITO막 대신 A-ITO막, IXO막 으로 변형하여 증착할 수 있다.
상기 제1 ITO막과 제2 ITO막과의 접촉 특성을 향상시키기 위해 O3 등으로 표면 처리하는 공정을 추가하여 실시할 수 있다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하도록 한다.
도 2a내지 도 2d는 본 발명의 BCE-TFT LCD 제조방법에 관한것으로, TFT부(A), 데이타 라인부(B)와 데이타 패드부(C)를 도시한 것이며 여기서, 상기 TFT부(A)를 중심으로 설명한다.
도 2a를 참조하면, 투명성 절연기판, 예를들어, 유리기판(11)과 같은 투명성 절연기판 상에 게이트 전극(12)을 형성하고, 전체 상부에 게이트 절연막(13)을 증착한다. 그런다음 공지된 공정을 통해 상기 게이트 전극(12) 상부의 게이트 절연막(13) 상에 a-si 과 n+a-si이 적층된 반도체층(14)을 형성하고 이어서, 단일 혹은 적층의 소오스/드레인용 금속막(15)을 증착한다. 상기 단일 구조의 소오스/드레인용 금속막(15)은 바람직하게 Mo, Cr, 또는 MoW 등으로 형성하며, 적층 구조의 소오스/드레인용 금속막(15)은 Mo/Al/Mo, Cr/Al/Mo, Cr/Al, 또는 Mo/Al 등으로 형성한다. 그리고나서, 연속해서 인-시튜 방식으로 상기 소오스/드레인용 금속막(15) 상부에 제1 ITO막(16)을 증착하고, 소오스/드레인 전극을 형성하기 위한 감광막 패턴(17)을 형성한다. 이 때, 상기 제1 ITO막(16) 형성시, ITO막 상에 형성되는 자연 산화막을 최소화 하고, ITO막의 형태를 개선하기 위하여, 스퍼터링 방법으로 챔버의 온도를 바람직하게 27℃ ~ 250℃ 범위에서 진행하여 증착한다. 또한, 상기 제1 ITO막(16)은 바람직하게 얇게는 20Å ~ 5000Å 두께로 증착하고, 상기 ITO막 대신 A-ITO막, IXO막 으로 변형하여 증착할 수 있다. 아울러 상기 소오스/드레인용 금속막(15) 상부에 제1 ITO막(16)을 연속 증착하기 때문에, 상기 금속막(15)이 산화될 위험이 없고, 소오스/드레인용 금속막(15)과 제1 ITO(16)막과의 콘택의 불량을 방지한다.
그 다음으로, 도 2b를 참조하면, 상기 도 2a의 감광막 패턴(17)을 식각 장벽으로 하여 상기 제1 ITO막(16)을 패터닝하고, 이어서 소오스/드레인용 금속막(15)을 식각하여 소오스/드레인 전극(15a, 15b)을 형성한다. 그런다음 상기 감광막 패턴(17)을 제거하고, 제1 ITO막(16)을 마스크로 하여 n+ a - si 층을 건식식각 공정으로 소정부분 식각하여 백 채널(18)을 형성한다. 이 때, n+ a - si층은 노출된 소오스/드레인 전극(15a, 15b)의 패터닝된 모양대로 패터닝 된다.
그리고나서, 도 2c를 참조하면, 상기 결과물 전면상에 보호막(19), 예컨데, SiNx막을 증착하고 건식식각 공정을 수행하여 상기 보호막(19)상에 비아홀(20)을 형성한다. 상기 비아홀(20) 형성시, F-가스에 의해 식각되는 부분은 TFT부(A) 및 데이타 패드부(C)의 보호막(19) 으로, 이 때 상기 탑(TOP)이 Mo로 구성된 소오스 전극(15a) 및 소오스/드레인용 금속막(15) 상부에는 제1 ITO막(16)이 증착되어 있으므로, 상기 보호막(19)이 식각되는 동안에 상기 제1 ITO막(16)은 거의 식각이 되지 않는다. 즉, 제1 ITO막(16)을 소오스/드레인용 금속막 증착후, 동일 챔버내에서 인-시튜 방식으로 증착하는 기술로써, 비아홀(20) 형성시 보호막(19)과 제1 ITO막간(16)에는 거의 무한한 식각 선택비를 갖는다.
도 2d를 참조하면, 상기 비아홀(20)이 매립되도록 화소 전극용 제2 ITO막(21)을 증착하는데, 상기 제1 ITO막(16)과 제2 ITO막(21), 즉 같은 성질의 ITO막이 직접 접하므로 Ohmic Contact이 향상된다. 이 때, 상기 제1 ITO막(16)과 제2 ITO막(21)과의 접촉향상을 위해 O3 등으로 표면처리 하는 것을 더 포함할 수 있다.
이상에서 자세히 설명한 바와같이, 소오스/드레인용 금속막 형성후, 그 상부에 연속적으로 인-시튜 방식으로 상온의 동일한 챔버내에서 제1 ITO막을 형성한 다음, 공지의 방법에 의해 소오스/드레인 전극을 포함한 데이터 라인을 형성함으로써, 제1 ITO막의 영향으로 데이터 라인의 리던던시 역할을 수행하여 데이타 오픈을방지한다.
또한, 상기 TFT부 및 데이타 패드부의 보호막 상부에 F-계열 가스에 의한 비아홀을 형성하는데, 상기 보호막과 그 보호막 하부층의 제1 ITO막간에는 거의 무한대의 식각 선택비를 가지므로, 상기 TFT부의 소오스/드레인 전극 및 데이타 패드부의 소오스/드레인용 금속막에 영향을 주지않아 공정적으로 안정도를 확보할 수 있다. 또한 제1 ITO막과 상기 비아홀을 매립하는 화소전극용 제 2 ITO막이 직접 접하므로 Ohmic Contact이 향상되어 소오스/드레인 전극과의 접촉특성을 향상시키는 효과가 있다.
Claims (5)
- 유리기판과 같은 투명성 절연기판 상에 게이트 전극을 형성하고, 전체 상부에 게이트 절연막을 증착하는 단계;상기 게이트 절연막 상부에 반도체층을 형성하는 단계;상기 결과물 전면상에 단일, 혹은 적층구조의 소오스/드레인용 금속막을 증착하고, 인-시튜 방식으로 제1 ITO막을 상기 소오스/드레인용 금속막 상부에 연속 증착하는 단계;상기 제1 ITO막을 패터닝하고, 이어서 소오스/드레인용 금속막을 식각하여 소오스/드레인 전극을 형성하는 단계;상기 제1 ITO막을 마스크로 하여 반도체층을 소정부분 식각하여 백 채널을 형성하는 단계;상기 결과물 전면상에 보호막을 증착하고 비아홀을 형성하는 단계; 및상기 비아홀이 매립되도록 화소 전극용 제2 ITO막을 증착하는 것을 포함하여 구성하는 것을 특징으로 하는 박막 트랜지스터의 액정 표시 소자의 제조방법.
- 제 1항에 있어서, 상기 단일 구조의 소오스/드레인용 금속막은 바람직하게 Mo, Cr, 또는 MoW 등으로 형성하며, 적층 구조의 소오스/드레인용 금속막은 Mo/Al/Mo, Cr/Al/Mo, Cr/Al, 또는 Mo/Al 등으로 형성하는 것을 특징으로 하는 박막 트랜지스터의 액정 표시 소자의 제조방법.
- 제 1항에 있어서, 상기 제1 ITO막 형성시, 제1 ITO막 상에 형성되는 자연 산화막을 최소화하고, 제1 ITO막의 형태를 개선하기 위하여, 스퍼터링 방법으로 챔버의 온도를 바람직하게 27℃ ~ 250℃ 범위에서 진행하여 증착하는 것을 특징으로 하는 박막 트랜지스터의 액정 표시 소자의 제조방법.
- 제 3항에 있어서, 상기 제1 ITO막은 백채널 형성시 F-계열 가스에 의해 소오스/드레인 금속막 상부에서 완전히 식각되도록 얇게는 20Å ~ 5000Å 두께로 증착하고, 상기 ITO막 대신 A-ITO막, IXO막으로 변형하여 증착할 수 있는 것을 특징으로 하는 박막 트랜지스터의 액정 표시 소자의 제조방법.
- 제 1항에 있어서, 상기 제1 ITO막과 제2 ITO막과의 접촉 특성을 향상시키기 위해 O3 등으로 표면 처리하는 공정을 더 포함하는 것을 특징으로 하는 박막 트랜지스터의 액정 표시 소자의 제조방법.
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Legal Events
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| PG1501 | Laying open of application | ||
| N231 | Notification of change of applicant | ||
| PN2301 | Change of applicant |
Patent event date: 20030228 Comment text: Notification of Change of Applicant Patent event code: PN23011R01D |
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| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20040827 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20000630 Comment text: Patent Application |
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Comment text: Notification of reason for refusal Patent event date: 20060313 Patent event code: PE09021S01D |
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| PE0601 | Decision on rejection of patent |
Patent event date: 20060711 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20060313 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |