KR20020002671A - 반도체 메모리 장치의 컬럼 게이트 회로 - Google Patents

반도체 메모리 장치의 컬럼 게이트 회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 컬럼 게이트 회로에 관한 것으로, 데이터 리드시 선택되지 않은 컬럼의 비트 라인이 벌어지는 것을 막음으로써 리드 동작후에 비트 라인을 신속하게 이퀄라이즈 시킬 수 있다.
본 발명의 반도체 메모리 장치의 컬럼 게이트 회로는, 데이터를 저장하거나 또는 저장된 데이터를 진위 비트 라인 및 보수 비트 라인으로 내보내는 다수개의 메모리 셀과, 상기 진위 비트 라인 및 보수 비트 라인을 이퀄라이즈 신호에 의해 프리차지 전압으로 프리차지 및 이퀄라이징 시키는 프리차지 및 이퀄라이즈 수단을 구비한 반도체 메모리 장치에 있어서, 상기 진위 비트 라인 및 보수 비트 라인을 데이터 라인 및 데이터바 라인과 각각 연결시켜 주는 컬럼 스위칭 수단과, 상기 이퀄라이즈 신호가 액티브 상태이고 칩 선택 신호가 디스에이블 상태를 가질 때 인접한 2개의 비트 라인쌍이 각각 이퀄라이즈 되도록 상기 인접한 2개의 컬럼 스위칭 수단의 동작을 제어하는 제어 수단을 포함하여 구성된 것을 특징으로 한다.

Description

반도체 메모리 장치의 컬럼 게이트 회로{COLUMN GATE CIRCUIT OF SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치의 컬럼 게이트 회로에 관한 것으로, 특히 데이터 리드(data read)시 선택되지 않은 컬럼의 비트 라인이 벌어지는 것을 막음으로써 리드 동작후에 비트 라인을 신속하게 이퀄라이즈(equalize) 시킬 수 있는 컬럼 게이트 회로에 관한 것이다.
일반적으로, 반도체 메모리의 셀에 저장된 데이타가 밖으로 독출되는 과정을 살펴보면, 먼저 로오 어드레스가 입력되면 이 어드레스에 해당하는 워드 라인이 액티브되고 일정한 시간후에 비트 라인 센스 앰프가 동작하여 액티브된 워드 라인의 셀 데이터를 래치(latch) 시킨다.(이 시간이 로오 액티브 시간(tRCD)). 이후 컬럼 어드레스가 입력되면 그중 선택된 비트 라인 센스 앰프의 정보를 데이터 라인을 통해서 데이터 라인 센스 앰프로 보내 증폭한 후 데이타 출력 버퍼쪽으로 전송하게 된다. 그러면, 첨부한 도면을 참조하여 에스램의 메모리 셀의 동작과 그 문제점이 대해 설명하기로 한다.
도 1은 종래의 반도체 메모리 장치의 컬럼 게이트 회로를 도시한 회로도이다.
도시된 바와 같이, 데이터를 저장하는 다수개의 메모리 셀(1∼n)과, 대기 모드시 인에이블된 제어 신호(EQ)에 의해 상기 비트 라인(BL0)과 비트 라인바(BBL0)를 프리차지 전압(Vcc)으로 프리차지 시키는 프리차지용 트랜지스터(P1, P2)와 상기 제어 신호(EQ)에 의해 상기 비트 라인(BL1)과 비트 라인바(BBL0)를 서로 이퀄라이즈 시키는 이퀄라이즈용 트랜지스터(P3)로 구성된 프리차지 및 이퀄라이즈 회로부(2n)와, 컬럼 선택 신호(CS0, CSB0)에 의해 상기 메모리 셀(1∼n)에 저장된 데이터를 데이터 라인(DL0, DBL0)으로 리드(read)하거나 또는 상기 데이터 라인(DL0, DBL0)에 실린 라이트 데이터를 상기 메모리 셀(1∼n)로 라이트(write)하도록 상기 비트 라인(BL0, BBL0)과 상기 데이터 라인(DL0, DBL0)를 스위칭 해주는 컬럼 게이트 회로부(3n)로 구성된다.
그러면, 상기 구성에 의한 동작을 도 2에 도시된 동작 타이밍을 참조하여 설명한다.
워드 라인(WL0∼WLn)중에 하나의 워드 라인이 선택되면 워드 라인(WL)에 달려 있는 셀의 데이터가 비트 라인(BL0, BBL0)으로 전달되고 이중에서 컬럼이 선택된 비트 라인의 데이터가 데이터 라인(DL0, DBL0)으로 전달된다.
그리고, 상기 데이터 라인(DL0, DBL0)에는 센스 앰프가 연결되어 셀에서 출력된 신호를 증폭하여 데이터 출력 버퍼(도시하지 않음) 쪽으로 전달한다.
따라서, 컬럼이 선택된 셀에서 나오는 신호의 로딩(loading)은 비트 라인의 로딩뿐이므로 컬럼이 선택되지 않은 셀의 비트 라인(BL0, BBL0)의 전위차가 컬럼이 선택된 셀의 비트 라인(BL0, BBL0)의 전위차 보다 더 많이 벌어지게 되어 리드 동작 수행후 이퀄라이즈 및 프리차지 동작 수행이 어려워지는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 데이터 리드시 선택되지 않은 컬럼의 비트 라인이 벌어지는 것을 막음으로써 리드 동작후에 비트 라인을 신속하게 이퀄라이즈 시킬 수 있는 컬럼 게이트 회로를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 컬럼 게이트 회로는,
데이터를 저장하거나 또는 저장된 데이터를 진위 비트 라인 및 보수 비트 라인으로 내보내는 다수개의 메모리 셀과, 상기 진위 비트 라인 및 보수 비트 라인을 이퀄라이즈 신호에 의해 프리차지 전압으로 프리차지 및 이퀄라이징 시키는 프리차지 및 이퀄라이즈 수단을 구비한 반도체 메모리 장치에 있어서,
상기 진위 비트 라인 및 보수 비트 라인을 데이터 라인 및 데이터바 라인과 각각 연결시켜 주는 컬럼 스위칭 수단과,
상기 이퀄라이즈 신호가 액티브 상태이고 칩 선택 신호가 디스에이블 상태를 가질 때 인접한 2개의 비트 라인쌍이 각각 이퀄라이즈 되도록 상기 인접한 2개의 컬럼 스위칭 수단의 동작을 제어하는 제어 수단을 포함하여 구성된 것을 특징으로 한다.
본 발명의 컬럼 게이트 회로에 있어서, 상기 컬럼 스위칭 수단은 모스 트랜지스터로 구성된 것을 특징으로 한다.
본 발명의 컬럼 게이트 회로에 있어서, 상기 컬럼 스위칭 수단은 전달 게이트로 구성된 것을 특징으로 한다.
본 발명의 컬럼 게이트 회로에 있어서, 상기 제어 수단은 상기 이퀄라이즈 신호와 칩 선택 신호를 입력하는 앤드(AND) 논리 게이트인 것을 특징으로 한다.
도 1은 종래의 반도체 메모리 장치의 컬럼 게이트 회로를 도시한 회로도
도 2는 도 1의 동작 타이밍도
도 3은 본 발명의 반도체 메모리 장치의 컬럼 게이트 회로를 도시한 회로도
도 4는 도 1의 동작 타이밍도
* 도면의 주요부분에 대한 부호의 설명 *
1∼n, 10∼10n : 메모리 셀
2∼2n, 20∼20n : 프리차지 및 이퀄라이즈 회로부
3∼3n, 30∼30n : 컬럼 게이트 회로부
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 3은 본 발명에 의한 반도체 메모리 장치의 컬럼 게이트 회로의 구성도이다.
도시된 바와 같이, 데이터를 저장하거나 또는 저장된 데이터를 진위 비트 라인(BL0) 및 보수 비트 라인(BBL0)으로 내보내는 다수개의 메모리 셀(10n)과, 상기 진위 비트 라인(BL0) 및 보수 비트 라인(BBL0)을 이퀄라이즈 신호(EQ)에 의해 프리차지 전압으로 프리차지 및 이퀄라이징 시키는 프리차지 및 이퀄라이즈 회로부(20n)와, 상기 진위 비트 라인(BL0) 및 보수 비트 라인(BBL0)을 데이터 라인(DL0) 및 데이터바 라인(DBL0)과 각각 연결시켜 주는 컬럼 게이트 회로부(30)와, 상기 이퀄라이즈 신호(EQ)가 액티브 상태이고 칩 선택 신호(CS0, CSB0)가 디스에이블 상태를 가질 때 인접한 2개의 비트 라인쌍이 각각 이퀄라이즈 되도록 상기 인접한 2개의 컬럼 게이트 회로부의 동작을 제어하는 제어 수단(AND0)을 구비한다.
여기서, 상기 제어 수단(AND0)은 상기 이퀄라이즈 신호(EQ)와 칩 선택 신호(CS0, CSB0)를 입력하는 앤드(AND) 논리 게이트이다.
도 3에서, 각각의 에스램(SRAM) 셀은 각각 로오 어드레스를 받아서 생성된 워드 라인과 컬럼 어드레스를 받아서 생성된 컬럼 선택 신호(CS0, CSB0)를 받어서 리드 모드시에 셀의 데이터를 데이터 라인으로 전달한다.
각각의 셀은 가로 방향으로는 워드 라인(WLn)에 공통 접속되어 있으며, 세로 방향으로는 비트 라인(BLn)에 공통으로 접속되어 있다. 각각의 비트 라인쌍(BL, BBL)에는 리드 및 라이트 동작시 비트 라인(BL)을 전원전압(Vcc) 레벨로 이퀄라이즈 및 프리차지 함으로써, 리드 및 라이트 동작시의 오동작을 방지하기 위한 프리차지 및 이퀄라이즈 회로부(20)가 접속되어 있다. 또한 각각의 비트 라인쌍(BL, BBL)에는 비트 라인의 신호를 데이터 라인(DL0, DBL0)으로 선택적으로 전송하기 위한 컬럼 게이트 회로부(30)가 각각 접속된다.
데이터 라인으로 전달된 신호는 센스 앰프에서 증폭되어 데이터 출력 버퍼(도시하지 않음) 쪽으로 전달된다.
상기 구성까지는 종래의 기술과 같으나, 종래의 기술이 각각의 이퀄라이즈 트랜지스터가 공통으로 이퀄라이즈 신호(EQ)를 받아서 이퀄라이즈 되는데 비하여 본 발명은 컬럼을 이퀄라이즈함에 있어서, 인접한 2개의 컬럼이 공통으로 AND 게이트(AND0...ANDn) 출력을 받아서 이퀄라이즈되며, 이때 각각의 AND 게이트(AND0...ANDn)는 이퀄라이즈 신호(EQ)와 칩 선택 신호(CS)를 입력으로 받아서 이퀄라이즈 신호(EQ)와 칩 선택 신호(CS)가 모두 '로우' 상태이면 2개의 비트 라인쌍을 이퀄라이즈 시킨다.
상기 구성을 갖는 본 발명의 컬럼 게이트 회로의 동작을 도 4에 도시된 동작 타이밍을 참조하여 설명한다.
도시된 바와 같이, 워드 라인(WL)이 인에이블(하이)가 되면 워드 라인에 연결된 가로 방향의 각각의 셀 데이터가 비트 라인쌍에 실리게 된다. 이때, 칩 선택 신호(CS0∼CSn) 중에서 선택된 컬럼의 칩 선택 신호(CS)의 인에이블(CS는 하이, CSB는 로우)되면, 선택된 2개의 컬럼 게이트를 통해 비트 라인의 데이터가 데이터 라인으로 전달된다. 이때, 이퀄라이즈 신호(EQ)는 하이가 되므로 이퀄라이즈 트랜지스터(P2)에 의한 비트 라인의 이퀄라이즈 동작은 중지된다.
종래의 기술은 이 경우에 선택된 컬럼의 로딩이 비트 라인 + 데이터 라인인데 비해서, 선택되지 않은 컬럼의 로딩은 비트 라인밖에 없으므로 선택되지 않은 컬럼의 비트 라인이 선택된 컬럼의 비트 라인보다 더 많이 벌어져서 리드 동작 수행후에 비트 라인을 이퀄라이즈하기가 어려워지는 문제점이 있으나, 본 발명은 선택되지 않은 컬럼의 이퀄라이즈 신호(Eq)는 하이가 되더라도 칩 선택 신호(CS)는 로우를 유지하므로 선택되지 않은 컬럼의 비트 라인의 이퀄라이즈 트랜지스터(P2)의 이퀄라이즈 동작은 계속 된다.
따라서, 선택되지 않은 컬럼의 비트 라인은 거의 벌어지지 않으므로 리드 동작후에 이퀄라이즈 할때는 선택된 컬럼의 비트 라인이 벌어진 만큼만 이퀄라이즈를 하면 되므로 신속하게 이퀄라이즈 및 프리차지 동작을 수행할 수 있게 된다.
그리고, 종래의 기술은 이퀄라이즈 신호(EQ)에 모든 이퀄라이즈 트랜지스터가 달여 있으므로 이퀄라이즈 신호(EQ)의 로딩이 크지만, 본 발명은 AND 게이트(AND0)를 통해 6개의 이퀄라이즈 트랜지스터가 구동되므로 이퀄라이즈 신호(EQ)에 달려있는 트랜지스터가 적으므로 이퀄라이즈 신호(EQ)의 로딩이 적어서 이퀄라이즈 신호(EQ)가 전달되는 시간을 단축시킬 수 있는 장점이 있다.
이상에서 설명한 바와 같이, 본 발명의 반도체 메모리 장치의 컬럼 게이트 회로에 의하면, 이퀄라이즈 및 프리차지 시간을 줄일 수 있으므로, 반도체 메모리의 동작 사이클 시간이 짧아져서 고속의 반도체 메모리를 구현할 수 있는 장점이 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 데이터를 저장하거나 또는 저장된 데이터를 진위 비트 라인 및 보수 비트 라인으로 내보내는 다수개의 메모리 셀과, 상기 진위 비트 라인 및 보수 비트 라인을 이퀄라이즈 신호에 의해 프리차지 전압으로 프리차지 및 이퀄라이징 시키는 프리차지 및 이퀄라이즈 수단을 구비한 반도체 메모리 장치에 있어서,
    상기 진위 비트 라인 및 보수 비트 라인을 데이터 라인 및 데이터바 라인과 각각 연결시켜 주는 컬럼 스위칭 수단과,
    상기 이퀄라이즈 신호가 액티브 상태이고 칩 선택 신호가 디스에이블 상태를 가질 때 인접한 2개의 비트 라인쌍이 각각 이퀄라이즈 되도록 상기 인접한 2개의 컬럼 스위칭 수단의 동작을 제어하는 제어 수단을 포함하여 구성된 것을 특징으로 하는 컬럼 게이트 회로.
  2. 제 1 항에 있어서, 상기 컬럼 스위칭 수단은,
    모스 트랜지스터로 구성된 것을 특징으로 하는 컬럼 게이트 회로.
  3. 제 1 항에 있어서, 상기 컬럼 스위칭 수단은,
    전달 게이트로 구성된 것을 특징으로 하는 컬럼 게이트 회로.
  4. 제 1 항에 있어서, 상기 제어 수단은,
    상기 이퀄라이즈 신호와 칩 선택 신호를 입력하는 앤드(AND) 논리 게이트인 것을 특징으로 하는 컬럼 게이트 회로.
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* Cited by examiner, † Cited by third party
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Patent event code: PA01091R01D

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