KR20020002883A - 반도체 메모리 소자의 레저봐 커패시턴스 조절 장치 - Google Patents

반도체 메모리 소자의 레저봐 커패시턴스 조절 장치 Download PDF

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Abstract

본 발명은 반도체 메모리 소자의 레저봐 커패시턴스 조절 장치에 관한 것으로, 특정 값으로 고정된 레저봐 커패시턴스(reservoir capacitance)로 인해, 안정적인 전압 공급과 노이즈 발생에 대비가 어려운 문제점을 해결하기 위하여, 하나의 조절 커패시터를 포함한 커패시턴스 제어 회로를 구비하여, 반도체 메모리 소자에 공급되는 전압의 크기에 따라, 레저봐 커패시턴스를 조절하여, 유동적으로 메모리 장치에 제공하는 레저봐 커패시터 조절 장치를 구현하였으며, 안정된 전압 공급과 노이즈 방지의 효과와 더불어, 한정된 면적으로 다양한 커패시턴스를 제공하는 효과 및 면적당 커패시터 용량의 극대화의 효과를 얻었다.

Description

반도체 메모리 소자의 레저봐 커패시턴스 조절 장치{Appratus for controlling Reservoir Capacitance in Semiconductor Memory Device}
본 발명은 레저봐 커패시턴스 조절 장치에 관한 것으로, 상세하게는, 하나의 조절 커패시터를 포함한 커패시턴스 제어 회로를 구비하여, 둘 이상의 전원 전압을 공급함에 있어, 레저봐 커패시턴스를, 공급되는 전원 전압 크기에 따라 조절하여, 유동적으로 메모리 소자에 제공하는 레저봐 커패시턴스 조절 장치에 관한 것이다.
반도체 메모리 소자에 있어, 레저봐 커패시터는 모스 트랜지스터로 구성된다. 모스 트랜지스터의 소스와 드레인에 접지 전압을 공급하고, 게이트에 특정 전압을 공급하여 레저봐 커패시터를 구현하게 되는데, 이렇게 구현된 레저봐 커패시터의 커패시턴스는 모스 트랜지스터의 게이트에 인가하는 전압에 따라, 그 커패시턴스가 정해진다.
도 1에 도시된 것처럼, 종래에는, 반도체 메모리 소자에 제공되는 둘 이상의 전원 전압(Vext, Vdd)에 따라 미리 배정된 공간에, 레저봐 커패시터(1, 2)를 각각 배치하였으며, 각 레저봐 커패시터의 커패시턴스는 각각의 레저봐 커패시터를 구성하는 모스(NM1, NM2)의 게이트에 인가되는 전압에 의해 소정치로 고정되어, 메모리 소자에 공급되는 전원 전압의 크기에 따라, 필요한 만큼의 커패시턴스를 충분히, 유동적으로 제공하지 못하게 되어, 노이즈 발생의 대비가 어려우며, 안정적인 전압 공급에 문제가 있다.
따라서, 본 발명은 상술한 종래의 문제점을 해결하기 위해 이루어진 것으로, 하나의 조절 커패시터를 포함한 커패시턴스 제어 회로를 구비하여, 레저봐 커패시턴스를, 메모리 소자에 공급되는 전압의 크기에 따라 조절하여, 유동적으로 메모리 소자에 제공하는 레저봐 커패시턴스 조절 장치를 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 레저봐 커패시턴스 장치는,
다수 개의 전원 전압과,
상기 다수 개의 전원 전압의 각각으로부터 접지로 연결된, 다수 개의 레저봐 커패시터와,
조절 커패시터와,
모드 제어 신호를 입력받아, 상기 조절 커패시터에 인가될 전원 전압을 선택하는 전원 공급 제어 신호를 출력하는 제어 신호 발생부와,
상기 제어 신호 발생부로부터 전압 제어 신호를 입력받아, 상기 다수 개의 전원 전압 중 하나의 전원 전압을, 상기 조절 커패시터에 인가하는 커패시턴스 제어부
를 포함하는 것을 특징으로 한다.
도 1은 종래의 레저봐 커패시턴스 조절 장치를 나타낸 회로도.
도 2는 본 발명의 실시예인 레저봐 커패시턴스 조절 장치를 나타낸 블록도.
도 3은 도 2에 도시된 본 발명의 레저봐 커패시턴스 조절 장치에 있어서, 커패시턴스 제어부의 제1 실시예를 도시한 회로도.
도 4는 도 2에 도시된 본 발명의 레저봐 커패시턴스 조절 장치에 있어서, 커패시턴스 제어부의 제2 실시예를 도시한 회로도.
도 5는 도 2에 도시된 본 발명의 레저봐 커패시턴스 조절 장치에 있어서, 커패시턴스 제어부의 제3 실시예를 도시한 회로도.
도 6은 도 2에 도시된 본 발명의 레저봐 커패시턴스 조절 장치의 동작 타이밍도.
< 도면의 주요 부분에 대한 부호의 설명 >
1, 2 : 레저봐 커패시터(reservoir capacitor) 10 : 조절 커패시터
20 : 제어 신호 발생부 30 : 커패시턴스 제어부
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 레저봐 커패시턴스 조절 장치를 나타낸 것이다. 도면을 참조하면, 본 발명의 레저봐 커패시턴스 조절 장치는
외부 전원 전압(Vext) 및 내부 전원 전압(Vdd)과, 상기 외부 전원 전압(Vext) 및 내부 전원 전압(Vdd) 각각으로부터 접지로 연결된 두 개의 레저봐커패시터(1, 2)와, 조절 커패시터(10)와, 외부 전원 전압(Vext) 및 내부 전원 전압(Vdd) 중 하나를, 조절 커패시터(10)에 인가할 전압으로 선택하기 위한 전압 제어 신호(SEL)를 발생하는 제어 신호 발생부(20)와, 제어 신호 발생부(20)로부터의 전압 제어 신호(SEL)에 따라 선택된 전압을 조절 커패시터(10)에 인가함으로써, 레저봐 커패시턴스를 조절하는 커패시턴스 제어부(30)를 포함한다.
상기 두 개의 레저봐 커패시터(1, 2)와 조절 커패시터(10)는 각각 하나씩의 엔모스 트랜지스터(NM1, NM2, NM4)로 구성된다.
제어 신호 발생부(20)는 내부 전원 전압(Vdd)과 접지 사이에 직렬로 연결되어, 그 게이트로는 프리차지 신호가 인버터(IV1)에 의해 반전된 신호 및 리드 인에이블 신호(READ)를 각각 입력받는 피모스 트랜지스터(PM1) 및 엔모스 트랜지스터(NM3)와,
피모스 트랜지스터(PM1) 및 엔모스 트랜지스터(NM3)의 공통 연결된 드레인으로부터의 출력 신호를 반전 래치하는, 두 개의 인버터(IV2, IV3)로 구성된 래치(21)와,
상기 래치(21)를 통해 반전 래치된 신호(AAA) 및 인버터(IV4)에 의한 버스트 제어 신호(BST_CNTL)의 반전 신호를 입력받아, 낸딩(NANDing)하여 전압 제어 신호(SEL)를 출력하는 낸드 게이트(ND1)로 구성된다.
도 3은 본 발명의 커패시턴스 제어부(30)의 제1 실시예를 도시한 것이다.
제1 실시예에 따른 본 발명의 커패시턴스 제어부(30)는 외부 전원 전압(Vext) 및 내부 전원 전압(Vdd)에 각각의 소스가 연결되며, 드레인은 조절 커패시터(10)를 구성하는 엔모스 트랜지스터(NM4)의 게이트에 공통 연결되고, 게이트로는 제어 신호 발생부(10)로부터의 전원 공급 제어 신호(SEL) 및 전원 공급 제어 신호(SEL)가 인버터(IV5)에 의해 반전된 신호를 각각 입력받아, 이에 따라, 상기 두 전압 중 하나를 조절 커패시터(10)에 인가하는 두 개의 피모스 트랜지스터(PM2, PM3)로 구성된다.
도 4는 본 발명의 커패시턴스 제어부(30)의 제2 실시예를 도시한 것이다.
제2 실시예에 따른 커패시턴스 제어부(30)는 외부 전원 전압(Vext) 및 내부 전원 전압(Vdd)에 각각의 소스가 연결되며, 드레인은 조절 커패시터(10)를 구성하는 엔모스 트랜지스터(NM4)의 게이트에 공통 연결되고, 인버터(IV6)에 의한 전원 공급 제어 신호(SEL)의 반전 신호 및 인버터(IV6)에 의한 전원 공급 제어 신호(SEL) 반전 신호가 다시 인버터(IV7)에 의해 반전된 신호를 각각 입력받아, 이에 따라, 상기 두 전압 중 하나를 조절 커패시터(10)에 인가하는 두 개의 엔모스 트랜지스터(NM2, NM3)로 구성된다.
도 5는 제3 실시예에 따른 커패시턴스 제어부(30)를 나타낸 것이다.
제3 실시예에 따른 커패시턴스 제어부(30)는 외부 입력 전압(Vext) 및 내부 전원 전압(Vdd)을 조절 커패시턴스(10)를 구성하는 엔모스 트랜지스터(NM4)의 게이트에, 선택적으로 인가하는 두 개의 전송 게이트(TG1, TG2)로 구성되는데,
전송 게이트(TG1)는 p채널 및 n채널 쪽으로 각각 입력되는, 전압 제어 신호(SEL) 및 인버터(IV8)에 의한 전압 제어 신호(SEL)의 반전 신호에 의해 제어되고, 전송게이트(TG2)는 p채널 및 n채널 쪽으로 각각 입력되는, 인버터(IV8)에 의한전압 제어 신호(SEL)의 반전 신호 및 전압 제어 신호(SEL)가 인버터(IV8, IV9)에 의해 순차 반전된 신호에 의해 제어되어, 외부 전원 전압(Vext) 및 내부 전원 전압(Vdd) 중 하나를 선택하여, 조절 커패시터(10)로 인가한다.
상기 실시예와 같이 구성되는 본 발명의 레저봐 커패시턴스 조절 장치의 동작을 살펴보면 다음과 같다.
우선, 본 발명의 상기 각 실시예에 따른 커패시턴스 제어부(30)의 동작은 아래와 같다.
도 3에 도시된 제1 실시예에 따른 커패시턴스 제어부(30)에서는,
먼저, "로우"의 전압 제어 신호(SEL)가 커패시턴스 제어부(30)에 입력되면, 피모스 트랜지스터(PM2) 및 피모스 트랜지스터(PM3)의 게이트에 각각 "로우"의 전압 제어 신호(SEL) 및 인버터(IV5)에 의한 전압 제어 신호(SEL)의 반전 신호가 입력되며, 피모스 트랜지스터(PM2)는 턴-온되고 피모스 트랜지스터(PM3)는 턴-오프되어, 외부 전원 전압(Vext)이 조절 커패시터(C10)에 인가된다.
한편, "하이"의 전압 제어 신호(SEL)가 커패시턴스 제어부(30)에 입력되면, 피모스 트랜지스터(PM2)는 턴-오프되고 피모스 트랜지스터(PM3)는 턴-온되어, 내부 전원 전압(Vdd)이 조절 커패시터(10)에 인가된다.
도 4에 도시된 본 발명의 제2 실시예에 따른 커패시턴스 제어부(30)에서는,
먼저, "로우"의 전압 제어 신호(SEL)가 입력되어, 엔모스 트랜지스터(NM5) 및 엔모스 트랜지스터(NM6)의 게이트에 "하이" 신호 및 "로우" 신호가 각각 입력되면, 엔모스 트랜지스터(NM5)는 턴-온되고 엔모스 트랜지스터(NM6)는 턴-오프되어,외부 전원 전압(Vext)이 조절 커패시터(10)에 인가된다.
한편, "하이"의 전압 제어 신호(SEL)가 입력되면, 엔모스 트랜지스터(NM5)는 턴-오프되고 엔모스 트랜지스터(NM6)는 턴-온되어, 내부 전원 전압(Vdd)이 조절 커패시터(10)에 인가된다.
도 5의 본 발명의 제 3 실시예에 따른 커패시턴스 제어부(30)에서는,
먼저, "로우"의 전압 제어 신호(SEL)가 입력되면, 전송게이트(TG1)의 p 채널과 n 채널에 "로우" 및 "하이" 신호가 각각 입력되고, 전송게이트(TG2)의 p 채널과 n 채널에 "하이" 및 "로우" 신호가 각각 입력되면, 전송게이트(TG1)는 '오픈'되고, 전송게이트(TG2)는 '클로즈'되어, 외부 전원 전압(Vext)이 조절 커패시터(10)에 인가된다.
한편, "하이"의 신호가 입력되면, 전송게이트(TG1)는 '클로즈'되고 전송게이트(TG2)는 '오픈'되어 내부 전원 전압(Vdd)이 조절 커패시터(10)에 인가된다.
도 6에 도시된 동작 타이밍도와 상기 커패시턴스 제어부(30)동작을 참조하여, 도 2에 나타낸 본 발명의 실시예에 따른 레저봐 커패시턴스 조절 장치의 동작을 살펴보면 다음과 같다.
우선, "하이" 펄스의 리드 인에이블 신호(READ)가 제어 신호 발생부(20)의 엔모스 트랜지스터(NM3)의 게이트에 입력되면, "로우"의 신호가 래치(21)에 의해 반전 래치되어, "하이"의 래치 신호(AAA)로 낸드 게이트(ND1)에 입력된다. 낸드 게이트(ND1)의 다른 한 입력으로서 인버터(IV4)에 의한 버스트 제어 신호(BST_CNTL)의 반전 신호가 입력된다. 래치 신호(AAA)가 "하이"를 유지하는 동안, 낸드게이트(ND1)는 입력되는 버스트 제어 신호(BST_CNTL)에 따라, 전압 제어 신호(SEL)를 출력하는데, "하이"의 버스트 제어 신호(BST_CNTL)가 입력되면 "로우"의 전압 제어 신호(SEL)를 출력한다.
"로우"의 전압 제어 신호(SEL)가 커패시턴스 제어부(30)에 입력되면, 외부 전원 전압(Vext)이 조절 커패시터(10)에 인가된다. 이때, 메모리 장치에는, 외부 전원 전압(Vext)에 대하여 고정되어 제공되는 레저봐 커패시터(1)의 커패시턴스에, 외부 전원 전압(Vext)이 인가됨으로 결정되는 조절 커패시터(10)의 커패시턴스가 더해진 만큼의 레저봐 커패시턴스가 제공된다.
큰 파워를 필요로 하는 리드(read) 동작 시 인가되는 외부 전원 전압(Vext)은, 다른 동작의 경우 메모리 회로에 인가되는 내부 전원 전압(Vdd)보다 크고, 이에 따라, 내부 전원 전압(Vdd)이 인가될 때보다 훨씬 큰 커패시턴스가 조절 커패시터(10)에 의해, 메모리 장치에 더 제공된다.
리드 동작을 마친 후, "하이"의 버스트 제어 신호(BST_CNTL)가 "로우"로 전환되면, 전압 제어 신호(SEL)는 "하이"로 전환되어 커패시턴스 제어부(30)에 입력되며, 내부 전원 전압(Vdd)이 조절 커패시터(10)에 인가된다. 이때, 내부 전원 전압(Vdd)에 연결된 레저봐 커패시터(2)의 커패시턴스에 더하여, 인가되는 내부 전원 전압(Vdd)에 의해 결정되는 조절 커패시터(10)의 커패시턴스가 메모리 장치에 더 제공되며, 그 크기는 외부 입력 전압(Vext)보다 작은 내부 전원 전압(Vdd)에 맞추어 감소된다.
메모리 장치에 공급되는 전압이 내부 전원 전압(Vdd)으로 바뀐 후, "하이"펄스의 프리 차지 신호(PCG)가 제어 신호 발생부(20)로 입력되면, 래치 신호(AAA)는 "로우"로 전환되며, 전압 제어 신호(SEL)는 "하이"로 유지되어, 내부 전원 전압(Vdd)의 공급이 유지된다.
이상 설명한 바와 같은 본 발명의 레저봐 커패시턴스 조절 장치에 의하면, 메모리 소자에 공급되는 전원 전압에 따라 커패시턴스를 유동적으로 제공함으로 전압의 안정적인 공급 및 노이즈 감소의 효과가 있으며, 하나의 조절 커패시터를 사용하여, 다양한 전압 공급에 대해 커패시턴스를 효율적으로 조절할 수 있기 때문에, 커패시터 면적 감소의 효과가 있고, 조절 커패시터에 인가되는 전압을 크게하여, 큰 커패시턴스를 얻을 수 있으므로 해당 대비 커패시터의 용량의 극대화 효과를 가진다.
한편, 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있고, 이러한 수정 및 변경 등은 이하의 특허 청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 복수 개의 전원 전압과,
    상기 복수 개의 전원 전압의 각각과 접지 사이에 연결된 복수 개의 레저봐 커패시터를 포함하는 반도체 메모리 소자의 레저봐 커패시턴스 조절 장치에 있어서,
    조절 커패시터와,
    모드 제어 신호를 입력받아, 상기 조절 커패시터에 인가될 전원 전압을 선택하는 전압 제어 신호를 출력하는 제어 신호 발생부와,
    상기 제어 신호 발생부로부터 전압 제어 신호를 입력받아, 상기 다수 개의 전원 전압 중 하나의 전원 전압을, 상기 조절 커패시터에 인가하는 커패시턴스 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 레저봐 커패시턴스 조절 장치.
  2. 제 1 항에 있어서, 상기 제어 신호 발생부는
    내부 전원 전압 및 접지 사이에 직렬로 연결되어, 게이트로, 각각 프리차지 신호의 반전 신호 및 리드 인에이블 신호를 입력받는 피모스 트랜지스터 및 엔모스 트랜지스터;
    상기 피모스 트랜지스터 및 엔모스 트랜지스터의 공통 연결된 드레인으로부터의 출력 신호를 반전 래치하는 래치부;
    상기 래치부로부터의 래치 신호 및 버스트 제어 신호의 반전 신호를 입력받아 낸딩하는 낸드 게이트;
    를 포함하는 것을 특징으로 하는 레저봐 커패시턴스 조절 장치.
  3. 제 1 항에 있어서,
    상기 커패시턴스 제어부는 상기 복수 개의 전원 전압 각각과, 상기 조절 커패시터 사이에 연결되어, 상기 제어 신호 발생부로부터의 전압 제어 신호에 따라, 상기 복수 개의 전원 전압 중 하나를 선택하여, 상기 조절 커패시터에 인가하는 스위칭 수단을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 레저봐 커패시턴스 조절 장치.
  4. 제 3 항에 있어서,
    상기 스위칭 수단은 복수 개의 피모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 소자의 레저봐 커패시턴스 조절 장치.
  5. 제 3 항에 있어서,
    상기 스위칭 수단은 복수 개의 엔모스 트랜지스터인 것을 특징으로 하는 반도체 메모리 소자의 레저봐 커패시턴스 조절 장치.
  6. 제 3 항에 있어서,
    상기 스위칭 수단은 복수 개의 전송 게이트인 것을 특징으로 하는 반도체 메모리 소자의 레저봐 커패시턴스 조절 장치.
  7. 제 1 항에 있어서,
    상기 조절 커패시터는 모스 트랜지스터로 구성된 것을 특징으로 하는 반도체 메모리 소자의 레저봐 커패시턴스 조절 장치.
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