KR20020005231A - 반도체소자의 캐패시터 형성방법 - Google Patents

Abstract

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 특히 플레이트 전극을 먼저 형성하면서, 플레이트 전극을 워드라인이나 비트라인에도 연결되게 하여 인터-커넥션(inter connection)으로 사용하도록 하며, 플레이트 전극을 형성한 후 고유전체를 형성한 다음 전하축전용 전극을 형성하는 공정 순서로 진행함으로써 종래의 복잡한 공정 순서를 단순화시킬 수 있고, 이로 인한 제조 공정 수율 및 소자의 신뢰성을 향상시킬 수 있는 캐패시터 형성방법이다.

Description

반도체 소자의 캐패시터 형성방법{Method for manufacturing capacitor of semiconductor device}

본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 특히 주변회로 부분의 메탈 콘택을 동시에 형성하여 공정 수를 줄일 수 있고, 공정의 안정화를 이룰 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.

일반적으로 캐패시터를 형성하기 위한 종래의 기술에서는, 전하축전 전극을 형성한 후, 고유전체를 증착하여 플레이트 전극을 형성하고, 후속공정으로 워드라인이나 비트라인에 연결되는 콘택을 형성한 후, 메탈라인을 형성하는 방법을 사용하였다.

그러나 상기한 종래의 방법은 캐패시터 형성에 따른 공정이 추가되어 공정 수가 늘어나게 되고, 이로 인해 제조 공정이 복잡해져 생산수율 및 소자의 신뢰성이 저하되는 문제점이 있다.

따라서 상기한 종래의 문제점을 감안하여, 본 발명은 플레이트를 먼저 형성하면서 상기 플레이트 전극을 워드라인이나 비트라인에도 연결되게 하여 인터-커넥션으로 사용되게 하고 고유전체를 형성한 후 전하축전 바닥전극을 형성하는 순서로 진행하는 방법을 사용함으로써 공정수를 감소시켜 생산 수율 및 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 캐패시터 형성방법을 제공함에 그 목적이 있다.

도 1a 내지 도 1g 는 본 발명의 제 1 실시예에 따른 반도체 소자의 캐패시터 형성 공정단계를 도시한 단면도

도 2a 내지 도 2g 는 본 발명의 제 2 실시예에 따른 반도체 소자의 캐패시터 형성 공정단계를 도시한 단면도

< 도면의 주요 부분에 대한 부호의 설명 >

1 : 실리콘 기판 액티브 영역 2 : 소자분리 산화막

3 : 제1 플러그 폴리 4 : 제 1 절연막

5 : 워드라인 6 : 제 2 절연막

7 : 비트라인 8 : 제 3 절연막

9 : 전하축전 전극용 폴리 플러그

10 : 콘택 11 : 제 4 절연막

12 : 플레이트 전극 13 : 제 5 절연막

14 : 고유전막 15 : 전하 축전용 전극

16 : 제 6 절연막 17 : 콘택(플레이트 전극 상부)

18,19 : 콘택 및 메탈라인

상기 목적을 달성하기 위한 본 발명의 방법은,

반도체 기판 상에 액티브 영역(1), 소자분리 산화막(2), 제1 플러그 폴리(3), 제1 절연막(4), 워드라인(5), 제2 절연막(6)을 각각 형성한 후, 비트라인(7) 및 비트라인 스페이서(7')를 형성하는 단계와;

전체구조 상부에 제3 절연막(8)을 증착한 후, 셀 영역의 상기 제1 플러그 폴리(3) 상부에 위치한 상기 제3 절연막(8)을 콘택식각하는 단계와;

전하축전 전극용 물질(9)을 증착한 후 식각하여 제2 플러그 폴리(9)를 형성하는 단계와;

전체구조 상부에 제4 절연막(11)을 전면 증착한 후 주변회로 영역의 워드라인(5)과 비트라인(7) 위에 콘택(10)을 형성하는 단계와;

전체구조 상부에 캐패시터용 플레이트 전극 형성물질(12)을 일정 두께로 증착하되, 비트라인 콘택과 워드라인(5) 위의 콘택을 메우도록 증착하는 단계와;

제5 절연막(13)을 증착한 후, 상기 제2 플러그 폴리(9)의 상부에 위치한 제5 절연막(13)과 플레이트 전극(12) 및 제4 절연막(11)을 차례로 식각하는 단계와;

고유전물질(14)을 증착한 후, 전면식각하여 셀 영역의 플레이트 전극(12) 측벽에 잔류되게 한 후, 전하 축전용 전극 형성용 물질을 전면에 증착하는 단계와;

전면식각으로 워드라인(5) 및 비트라인(7) 상부의 메탈 콘택 위에 각각 기둥의 형태로 남게 하는 단계와;

제6 절연막(16)을 전면증착하여 평탄화 한 후, 셀 부분의 플레이트 전극(17), 주변 회로 부분의 워드라인(18) 및 비트라인(19) 위에 제2 메탈 콘택을형성하는 단계와;

메탈을 전체구조 상부에 증착한 후 디파인하여 메탈라인(18)을 형성하는 단계로 이루어지는 것을 특징으로 한다.

또한, 상기 목적을 달성하기 위한 본 발명은,

반도체 기판 상에 액티브 영역, 소자분리 산화막(2), 제1 플러그 폴리(3), 제1 절연막(4), 워드라인(5), 제2 절연막(6), 비트라인(7) 및 비트라인 스페이서(7')를 형성하는 단계와;

제3 절연막(8)을 전면 증착한 후 셀 영역의 전하축전 콘택 부분의 상기 제3 절연막(8)을 제거하는 콘택식각을 행한 다음, 전하축전 전극용 폴리(9)를 증착하고, 식각하여 제2 플러그 폴리(9)를 형성하는 단계와;

제4 절연막(11)을 전면 증착한 후 주변회로 영역의 워드라인(5)과 비트라인(7) 상부에 콘택(10)을 형성하는 단계와;

캐패시터용 플레이트 전극(12) 형성물질을 증착한 후, 그 상부에 다시 제5 절연막(13)을 증착하는 단계와;

상기 제5 절연막(13), 플레이트 전극(12), 제4 절연막(11)을 각각 차례로 식각하여 셀 부분에서는 전하축전 플러그 폴리실리콘(9)이 드러나고, 주변회로 영역에서는 상기 플레이트 전극(12)을 제외한 나머지 부분이 제거되도록 하는 단계와;

고유전물질(14)을 증착한 후, 전면 식각하여 셀 영역의 플레이트 전극(12) 측벽에 잔류되게 한 후, 전하 축전용 전극 형성용 물질을 전면에 증착하는 단계와;

전면 식각으로 셀 부분에서는 플레이트 전극(12) 사이에서만 전하 축전용 전극(15)이 남게 하고, 주변회로 부분의 플레이트 전극(12) 기둥 측벽에 스페이서(15') 형태로 남게 하는 단계와;

제6 절연막(16)을 증착하여 평탄화를 한 후, 셀 부분에서는 플레이트 전극(12) 위에 콘택을 형성하고, 주변회로 영역에서는 워드라인(5)과 비트라인(7) 위에 형성된 플레이트 전극(12′,12″) 위에 콘택을 형성하는 단계와;

메탈을 증착하여 플레이트 전극용 메탈라인(17), 워드라인용 메탈라인(18), 비트라인용 메탈라인(19)을 각각 형성하는 단계를 이루어짐을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명한다.

도 1a 내지 도 1g 는 본 발명의 제 1 실시예에 따른 반도체 소자의 캐패시터 형성 공정단계를 도시한 단면도이다.

도 1a를 참조하면, 반도체 기판(1) 상에 액티브 영역(1), 소자분리 산화막(2), 제1 플러그 폴리실리콘(3), 제1 절연막(4), 워드라인(5), 제2 절연막(6)을 각각 형성한 후, 비트라인(7) 및 비트라인 스페이서(7')를 형성한다.

도 1b를 참조하면, 반도체 전체구조 상부에 제3 절연막(8)을 전면 증착하고 평탄화를 실시한 상태에서 셀 영역의 전하축전 콘택 부분의 플러그 폴리실리콘(3) 위의 상기 제3 절연막(8)을 제거하는 콘택식각을 행한 다음, 전하축전 전극용 폴리실리콘(9)을 증착하고, 또 전면식각을 하여 제 2 플러그 폴리실리콘(9)을 형성한다.

도 1c를 참조하면, 전체구조 상부에 제4 절연막(11)을 전면 증착한 후 주변회로 영역의 워드라인(5)과 비트라인(7) 위에 콘택(10)을 형성한다.

도 1d를 참조하면, 전체구조 상부에 캐패시터용 플레이트 전극(12)을 일정 두께로 증착을 한다. 이때 비트라인 콘택과 워드라인(5) 위의 콘택을 메우면서 일정 높이로 증착한 상태 위에 제5 절연막(13)을 증착한다.

도 1e를 참조하면, 상기 제2 플러그 폴리실리콘(9) 위에 일정 부분의 제5 절연막(13), 플레이트 전극(12), 제4 절연막(11)을 각각 차례로 식각을 하여 셀 부분에서는 전하축전 플러그 폴리실리콘(9)이 드러나고, 주변회로 부분에서는 워드라인(5) 위의 콘택과 비트라인 위의 콘택에 각각 전하 축전 전극(12)이 플러그 형태로 남아 있게 한다. 그 후 전체 구조 상부에 고유전물질(14)을 증착한다.

도 1f를 참조하면, 상기 증착된 고유전물질(14)을 전면 식각하여 셀 영역의 플레이트 전극(12) 측벽에 잔류되게 한 후, 전하 축전용 전극 형성용 물질을 전면에 증착한 후 셀 부분은 전면 식각을 하여 플레이트 전극(12)으로 격리시키고, 주변회로 부분은 마스크를 사용하여 워드라인(5) 위의 메탈콘택과 비트라인 위의 메탈 콘택 위에 각각 기둥의 형태로 남게 한다.

도 1g를 참조하면, 전체 구조 상부에 제6 절연막(16)을 증착하여 평탄화를 시킨 후 셀 부분의 플레이트 전극(17), 주변 회로 부분의 워드라인(18), 비트라인(19) 위에 제2 메탈 콘택을 형성하고 메탈을 전체구조 상부에 증착한 후 디파인하여 주변회로 영역 워드라인(5) 위의 플레이트 전극 위에 메탈라인(18)을 형성한다. 동시에 주변회로 영역 비트라인(7) 위의 플레이트 전극(15) 위에 메탈라인(18)을 형성한다.

한편, 도 2a 내지 도 2g 는 본 발명의 제 2 실시예에 따른 반도체 소자의 캐패시터 형성 공정단계를 도시한 단면도이다.

도 2a를 참조하면, 반도체 기판(1) 상에 액티브 영역, 소자분리 산화막(2), 제1 플러그 폴리실리콘(3), 제1 절연막(4), 워드라인(5), 제2 절연막(6)을 각각 형성한 후, 비트라인(7) 및 비트라인 스페이서(7')를 형성한다.

도 2b를 참조하면, 반도체 전체구조 상부에 제3 절연막(8)을 전면 증착하고 평탄화를 실시한 상태에서 셀 영역의 전하축전 콘택 부분의 플러그 폴리실리콘(3) 위의 상기 제3 절연막(8)을 제거하는 콘택식각을 행한 다음, 전하축전 전극용 폴리실리콘(9)을 증착하고, 전면식각 하여 제 2 플러그 폴리실리콘(9)을 형성한다.

도 2c를 참조하면, 전체구조 상부에 제4 절연막(11)을 전면 증착한 후 주변회로 영역의 워드라인(5)과 비트라인(7) 위에 콘택(10)을 형성한다.

도 2d를 참조하면, 전체구조 상부에 캐패시터용 플레이트 전극(12)을 일정 두께로 증착 한다. 이때 비트라인 콘택(10b)과 워드라인 위의 콘택(10a)을 메우면서 일정 높이로 증착한 상태 위에 제5 절연막(13)을 증착한다.

도 2e를 참조하면, 상기 셀 영역의 전하 축전 폴리실리콘 플러그(9) 위 부분의 일정 영역의 콘택 형태로 상기 제5 절연막(13), 플레이트 전극(12), 제4 절연막(11)을 각각 차례로 식각을 하여 셀 부분에서는 전하축전 플러그 폴리실리콘(9)이 드러나고, 주변회로 영역에서는 워드라인(5) 위의 콘택(10a)과 비트라인 위의 콘택(10b) 부분에서는 상기 플레이트 전극(12)을 식각하지 않고 남겨 두고, 나머지 부분은 식각하여 제거한다. 그 후 전체 구조 상부에 고유전물질(14)을 증착한다.

도 2f를 참조하면, 상기 증착된 고유전물질(14)을 전면 식각하여 셀 영역의 플레이트 전극(12) 측벽에 잔류되게 한 후, 전하 축전용 전극 형성용 물질을 전면에 증착한다. 다음 전면 식각을 하여 셀 부분에서는 플레이트 전극(12) 사이에서만 전하 축전용 전극(15)이 남게 하고, 주변회로 부분의 플레이트 전극(12) 기둥 측벽에 스페이서(15') 형태로 남게 한다.

도 2g를 참조하면, 전체 구조 상부에 제6 절연막(16)을 증착하여 평탄화를 한 후, 셀 부분에서는 플레이트 전극(12) 위에 콘택을 형성하고, 주변회로 영역에서는 각각 워드라인(5)과 비트라인(7) 위에 형성된 플레이트 전극(12′,12″) 위에 콘택을 뚫고 플레이트 전극용 메탈라인(17), 워드라인용 메탈라인(18), 비트라인용 메탈라인(19)을 형성한다.

상기한 본 발명의 각 실시예에서 캐패시터용 플레이트 전극 형성물질(12)은 주변회로 지역의 메탈 콘택 플러그(12a,12b,12′,12″)로 사용함과 동시에 캐패시터를 형성하도록 하고 있다.

이상 상술한 바와 같이, 본 발명의 방법은 플레이트 전극을 먼저 형성하면서, 플레이트 전극을 워드라인이나 비트라인에도 연결되게 하여 인터-커넥션(inter connection)으로 사용하, 플레이트 전극을 형성한 후 고유전체를 형성한 다음 전하축전용 전극을 형성하는 공정 순서로 진행함으로써 종래의 복잡한 공정 순서를 단순화시킬 수 있고, 이로 인한 제조 공정 수율 및 소자의 신뢰성을 향상시킬 수 있다.

Claims (5)

1. 반도체 기판 상에 액티브 영역(1), 소자분리 산화막(2), 제1 플러그 폴리(3), 제1 절연막(4), 워드라인(5), 제2 절연막(6)을 각각 형성한 후, 비트라인(7) 및 비트라인 스페이서(7')를 형성하는 단계와;

   전체구조 상부에 제3 절연막(8)을 증착한 후, 셀 영역의 상기 제1 플러그 폴리(3) 상부에 위치한 상기 제3 절연막(8)을 콘택식각하는 단계와;

   전하축전 전극용 물질(9)을 증착한 후 식각하여 제2 플러그 폴리(9)를 형성하는 단계와;

   전체구조 상부에 제4 절연막(11)을 전면 증착한 후 주변회로 영역의 워드라인(5)과 비트라인(7) 위에 콘택(10)을 형성하는 단계와;

   전체구조 상부에 캐패시터용 플레이트 전극 형성물질(12)을 일정 두께로 증착하되, 비트라인 콘택과 워드라인(5) 위의 콘택을 메우도록 증착하는 단계와;

   제5 절연막(13)을 증착한 후, 상기 제2 플러그 폴리(9)의 상부에 위치한 제5 절연막(13)과 플레이트 전극(12) 및 제4 절연막(11)을 차례로 식각하는 단계와;

   고유전물질(14)을 증착한 후, 전면식각하여 셀 영역의 플레이트 전극(12) 측벽에 잔류되게 한 후, 전하 축전용 전극 형성용 물질을 전면에 증착하는 단계와;

   전면식각으로 워드라인(5) 및 비트라인(7) 상부의 메탈 콘택 위에 각각 기둥의 형태로 남게 하는 단계와;

   제6 절연막(16)을 전면증착하여 평탄화 한 후, 셀 부분의 플레이트전극(17), 주변 회로 부분의 워드라인(18) 및 비트라인(19) 위에 제2 메탈 콘택을 형성하는 단계와;

   메탈을 전체구조 상부에 증착한 후 디파인하여 메탈라인(18)을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법
2. 제 1 항에 있어서,

   상기 전하축전 전극과 플레이트 전극이 메탈로 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법
3. 반도체 기판 상에 액티브 영역, 소자분리 산화막(2), 제1 플러그 폴리(3), 제1 절연막(4), 워드라인(5), 제2 절연막(6), 비트라인(7) 및 비트라인 스페이서(7')를 형성하는 단계와;

   제3 절연막(8)을 전면 증착한 후 셀 영역의 전하축전 콘택 부분의 상기 제3 절연막(8)을 제거하는 콘택식각을 행한 다음, 전하축전 전극용 폴리(9)를 증착하고, 식각하여 제2 플러그 폴리(9)를 형성하는 단계와;

   제4 절연막(11)을 전면 증착한 후 주변회로 영역의 워드라인(5)과 비트라인(7) 상부에 콘택(10)을 형성하는 단계와;

   캐패시터용 플레이트 전극(12) 형성물질을 증착한 후, 그 상부에 다시 제5 절연막(13)을 증착하는 단계와;

   상기 제5 절연막(13), 플레이트 전극(12), 제4 절연막(11)을 각각 차례로 식각하여 셀 부분에서는 전하축전 플러그 폴리실리콘(9)이 드러나고, 주변회로 영역에서는 상기 플레이트 전극(12)을 제외한 나머지 부분이 제거되도록 하는 단계와;

   고유전물질(14)을 증착한 후, 전면 식각하여 셀 영역의 플레이트 전극(12) 측벽에 잔류되게 한 후, 전하 축전용 전극 형성용 물질을 전면에 증착하는 단계와;

   전면 식각으로 셀 부분에서는 플레이트 전극(12) 사이에서만 전하 축전용 전극(15)이 남게 하고, 주변회로 부분의 플레이트 전극(12) 기둥 측벽에 스페이서(15') 형태로 남게 하는 단계와;

   제6 절연막(16)을 증착하여 평탄화를 한 후, 셀 부분에서는 플레이트 전극(12) 위에 콘택을 형성하고, 주변회로 영역에서는 워드라인(5)과 비트라인(7) 위에 형성된 플레이트 전극(12′,12″) 위에 콘택을 형성하는 단계와;

   메탈을 증착하여 플레이트 전극용 메탈라인(17), 워드라인용 메탈라인(18), 비트라인용 메탈라인(19)을 각각 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법
4. 제 1 항에 있어서,

   상기 전하축전 하부전극과 플레이트 전극이 메탈로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법
5. 제 1 항에 있어서,

   상기 주변회로 영역 플레이트 전극 기둥 측벽에 형성된 전하축전 전극이 그상부에 형성될 콘택의 중첩마진을 확보하도록 실리콘 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법