KR20020005490A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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Abstract

본 발명은 밀봉 수지 상에도 땜납 볼을 탑재할 수 있어, 패키지 면적의 소형화를 도모할 수 있는 반도체 패키지 및 반도체 패키지의 제조 방법을 제공한다. 상기 방법을 실행하는 장치는 반도체 소자(2)가 실장(實裝)되는 실장부(3)와 반도체 소자(2)가 전기적으로 접속되는 제1 도전 패턴(4)이 형성된 제1 절연 기판(5)과, 제1 절연 기판(5)의 실장부(3) 주위에 세워 형성되는 측벽(6)과, 제1 절연 기판(5)과 측벽(6)에 의해 구성되고 실장부(3)에 반도체 소자(2)가 실장되는 동시에 밀봉 수지(12)에 의해 밀봉되는 공동(空洞)(7)과, 공동(7) 및 측벽(6) 상에 형성되고 측벽(6)에 형성된 도금 스루홀(26)에 의해 제1 도전 패턴(4)과 전기적으로 접속된 제2 도전 패턴(31)이 형성된 제2 절연 기판(10)을 포함한다. 제2 절연 기판(10)의 한쪽 면 상에는 전면(全面)에 걸쳐 격자형으로 땜납 랜드(9)가 형성되어 있다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법 {SEMICONDUCTOR PACKAGE AND METHOD FOR PRODUCING THE SAME}
본 발명은 반도체 패키지 및 이 반도체 패키지의 제조 방법에 관한 것이다.
종래부터, 반도체 패키지에는 도 1에 나타낸 것과 같이, 프린트 기판과의 실장면(實裝面)에 땜납 볼의 단자를 배치한 LSI(large-scale integrated circuit)의 표면 실장용 에리어 어레이형의 BGA(ball grid array)가 있다.
이 BGA(70)는 도 1에 나타낸 것과 같이, 제1 절연 기판(72)을 가지며, 이 제1 절연 기판(72) 상에 실장되는 반도체 소자(73)와, 이 제1 절연 기판(72) 상에 프리프레그(prepreg)(74)를 통해 적층되는 제2 절연 기판(75)을 가진다.
제1 절연 기판(72)은, 예를 들면, 유리포(布)를 기초 재료로서 에폭시 수지를 함침(含浸)시키고, 양면에 동박(銅箔)을 접착시킨 구리 접착 적층판이며, 대략 직사각형으로 형성되어 있다. 제1 절연 기판(72)은 한쪽 면에 도전 패턴(76)이, 다른 쪽 면에 방열판용 고체 패턴(77)이 포토리소그래피를 사용한 프린트 에칭법으로패터닝되어 있다. 이 제1 절연 기판(72)는 대략 중앙부에 반도체 소자(73)가 실장되는 실장부(79)가 형성되어 있다. 또, 제1 절연 기판(72)은 실장부(79)의 주변부에, 제1 절연 기판(72) 상에 반도체 소자(73)를 실장하기 위한 개구부(80)가 형성된 제2 절연 기판(75)이, 마찬가지로 개구부(81)가 형성된 프리프레그(prepreg)(74)를 통해 적층되어 있다. 이 개구부(80)는 제2 절연 기판(75)의 대략 중앙부가 펀칭되어 형성되고, 또, 개구부(81)는 프리프레그(74)의 대략 중앙부가 펀칭되어 형성되어 있다. 제1 절연 기판(72)은 이 개구부(80)와 제1 절연 기판(72)으로 공동(空洞)(82)이 구성된다. 그리고, 제1 절연 기판(72)은 이 공동(82)으로부터 실장부(79) 상에 반도체 소자(73)가 열 경화형 접착제, 예를 들면, 다이 본드제(83)에 의해 실장된다. 이 반도체 소자(73)는 제1 절연 기판(72)에 형성된 도전 패턴(76)과 본딩 와이어(84) 등에 의해 전기적으로 접속되어 있다. 또, 이 공동(82)은 액상(液狀)의 밀봉 수지(86)가 도포되고, 열 공정에 의해 경화 처리되어 있다. 이에 따라, 공동(82)의 상면이 평탄화되는 동시에, 제2 절연 기판(75)의 상면과 한면이 되어 BGA(70)를 머더보드(motherboard) 상에 정밀도 양호하게 실장할 수 있다.
제1 절연 기판(72) 상에 적층되는 제2 절연 기판(75)은 한쪽 면에 동박이 접착되어 있고, 이 동박은 포토리소그래피를 사용한 프린트 에칭법으로 패터닝됨으로써, 땜납 랜드(88) 및 땜납 랜드(88) 사이를 도통하는 도전 패턴(89)이 형성되어 있다. 땜납 랜드(88)는 제2 절연 기판(75)의 한쪽 면에, 개구부(80)의 주위에 복수 형성되어 있다.
또, 제2 절연 기판(75)은 도금 처리된 스루홀(91)이 제2 절연 기판(75)의 상면으로부터 제1 절연 기판(72)의 하면까지 뚫려 연장되어 있다. 이에 따라, 제2 절연 기판(75) 상에 형성되어 있는 도전 패턴(89)과 제1 절연 기판 상에 형성되어 있는 도전 패턴(76) 및 제1 절연 기판의 다른 쪽 면에 형성되어 있는 방열판용 고체 패턴(77)은 스루홀(91)에 의해 전기적으로 접속되어 있다. 이와 같은 BGA(70)는 각 땜납 랜드(88)에 크림 땜납을 인쇄하여 리플로함으로써, 땜납 볼(92)이 복수 형성된다.
제1 절연 기판(72)의 방열판용 고체 패턴(77)이 형성되어 있는 면측에는, 접착제에 의해 방열판(93)이 첩부(貼付)되어 있다. 이에 따라, BGA(70)가 열을 가진 경우에도 방열판(93)을 통해 방열되어, BGA(70)의 과열이 방지된다.
이와 같은 BGA(70)는 제2 절연 기판(75) 상면에 형성된 땜납 볼(92)이 머더보드에 형성된 도전층과 도통 접속됨으로써, 머더보드 상에 실장된다.
그런데, 소형, 경량화가 요구되는 전기 기기 등에서는, 내장되는 BGA의 소형화가 필요하게 된다. 그러나, 밀봉 수지(86)가 도포되는 공동(82)과 제2 절연 기판(75)과의 영역이 분리되어 있는 패키지에서는, 땜납 볼(92) 및 도체 패턴을 제2 절연 기판(75)의 상면측에만 설치할 수 있고, 공동(82) 상에는 설치할 수 없기 때문에, 패키지의 면적이 커져 버린다.
또, 땜납 볼 및 도체 패턴은 반도체 패키지와 머더보드와의 도통 접속을 도모하는 것이기 때문에, 설치 영역을 축소하는 데에도 한도가 있어, 반도체 패키지의 소형화를 도모하는 것이 곤란했다.
그래서, 본 발명은 밀봉 수지 상에도 땜납 볼을 탑재할 수 있어, 패키지 면적의 소형화를 도모할 수 있는 반도체 패키지 및 이 반도체 패키지의 제조 방법을 제공하는 것을 목적으로 한다.
도 1은 종래의 BGA를 나타내는 단면도이다.
도 2는 본 발명이 적용된 BGA의 단면도이다.
도 3은 본 발명이 적용된 BGA의 평면도이다.
도 4는 본 발명이 적용된 BGA의 저면도이다.
도 5는 랜드 및 전도(傳導) 패턴이 형성된 절연 기판을 나타내는 평면도이다.
도 6은 도 4에 나타낸 절연 기판에 프리프레그(prepreg) 및 절연 기판을 적층시켜 측벽을 형성한 모양을 설명하는 단면도이다.
도 7은 측벽이 형성된 절연 기판을 나타내는 평면도이다.
도 8은 공동(空洞) 내에 반도체 소자를 탑재한 모양을 설명하는 단면도이다.
도 9는 본딩 와이어에 의해 반도체 소자를 도전 패턴과 접속시킨 모양을 나타내는 평면도이다.
도 10은 반도체 소자를 수납한 공동 내에 밀봉 수지를 도포한 모양을 나타내는 단면도이다.
도 11은 절연판을 적층시켜, 절연판, 측벽, 절연 기판에 도금 스루홀을 형성한 모양을 나타내는 단면도이다.
도 12는 도 11에 나타낸 절연판을 나타내는 평면도이다.
도 13은 절연판에 스루홀 랜드, 땜납 랜드 및 도전 패턴이 형성된 모양을 나타내는 평면도이다.
도 14는 방열판용 땜납 패턴이 형성된 BGA를 나타내는 저면도이다.
도 15는 방열판이 첩부(貼付)된 BGA를 나타내는 단면도이다.
전술한 과제를 해결하기 위해, 본 발명에 관한 반도체 패키지는 반도체 소자가 실장(實裝)되는 실장부와, 상기 반도체 소자가 전기적으로 접속되는 제1 도전 패턴이 형성된 제1 절연 기판과, 상기 제1 절연 기판의 실장부 주위에 세워 형성되는 측벽과, 상기 제1 절연 기판과 상기 측벽에 의해 구성되고 상기 실장부에 상기 반도체 소자가 실장되는 동시에 밀봉 수지에 의해 밀봉되는 공동과, 상기 공동 및 상기 측벽 상에 형성되고, 상기 측벽을 관통하여 형성된 스루홀(through-hole)에 의해 상기 제1 도전 패턴과 전기적 접속이 도모된 제2 도전 패턴이 한쪽 면에 형성된 제2 절연 기판을 포함한다. 상기 제2 절연 기판의 한쪽 면 상에는 적어도 상기 공동 상에 땜납 랜드가 형성되어 있다.
또, 본 발명에 관한 반도체 패키지의 제조 방법은 제1 절연 기판 상에 반도체 소자가 실장되는 실장부와, 상기 반도체 소자가 전기적으로 접속되는 제1 도전 패턴을 형성하는 스텝과, 상기 제1 절연 기판의 한쪽 면 상에 상기 실장부와 거의 동일 크기의 개구부가 형성된 스페이서를 적층하는 스텝과, 상기 제1 절연 기판과 상기 스페이서에 형성된 개구부로 구성된 상기 실장부에 반도체 소자를 실장하는 스텝과, 상기 실장부에 반도체 소자가 실장된 후, 상기 공동을 밀봉 수지로 밀봉하는 스텝과, 한쪽 면에 도전층이 형성된 제2 절연 기판을 상기 스페이서 상에 적층하는 스텝과, 상기 제1 도전 패턴과 상기 도전층과의 전기적 접속을 도모하기 위해 스루홀을 형성하는 스텝과, 상기 도전층에 적어도 상기 공동 상에 땜납 랜드를 형성하는 스텝을 포함한다.
이하, 본 발명에 관한 반도체 패키지가 적용된 BGA에 대하여, 도면을 사용하여 상세히 설명한다. 도 2 내지 도 4에 본 발명이 적용된 BGA(1)를 나타냈다. 이 BGA(1)는 한쪽 면에 땜납 랜드가 전면에 걸쳐 격자형으로 배치된 LSI의 표면 실장용 에리어 어레이형의 패키지이다. 이 BGA(1)는 반도체 소자(2)가 실장되어 도전 패턴(4)이 형성되어 있는 제1 절연 기판(5)과, 실장부(3)의 주위에 세워 형성된 측벽(6)과, 제1 절연 기판(5)과 측벽(6)에 의해 형성된 공동(7)과, 땜납 랜드(9)가 형성되는 제2 절연 기판(10)과, BGA(1)의 과열을 방지하는 방열판(11)을 가지며, BGA(1)의 공동(7) 내에는 반도체 소자(2)가 실장되고, 밀봉 수지(12)가 충전되어 있다.
반도체 소자(2)가 탑재되는 제1 절연 기판(5)은 유리포를 기초 재료로서 에폭시 수지를 함침(含浸)시키고, 양면에 동박(銅箔)을 첩부한 대략 직사각형의 구리 접착 적층판이다. 제1 절연 기판(5)은 포토리소그래피를 사용한 프린트 에칭법으로 패터닝됨으로써, 한쪽 면에 반도체 소자(2)가 실장되는 실장부(3)와, 실장부(3)의 주위에 형성되어 실장된 반도체 소자(2)를 전기적으로 접속시키는 도전 패턴(4)이 형성되어 있다. 또, 제1 절연 기판(5)은 동일하게 하여, 다른 쪽 면에 후술하는 방열판(11)으로부터 패키지 내의 열을 퇴피시키기 위한 방열용의 패턴(15) 및 스루홀용의 랜드(16)가 형성되어 있다.
반도체 소자(2)가 실장되는 실장부(3)는 제1 절연 기판(5)의 대략 중앙부에 형성되고, 후술하는 다이 본드 등의 접착제를 사용하여 반도체 소자(2)가 실장되어 있다. 실장부(3)의 주위에 형성되어 있는 도전 패턴(4)은 제1 절연 기판(5)의 한쪽 면의 주위부에 따라 연속하여 형성되어 있는 랜드부(21)와, 랜드부(21)로부터 실장부(3)로 향해 형성되고, 후술하는 본딩 와이어(13)와 접속되는 패턴부(22)로 이루어진다. 이 랜드부(21)는 후술하는 도금 스루홀(26)이 뚫려 형성되어 있다.
또, 제1 절연 기판(5)의 다른 쪽 면은 방열판용의 고체 패턴(15)이 중앙부로부터 주변부에 걸쳐 대략 정사각형상으로 형성되고, 도금 스루홀(26)에 의해 관통되는 스루홀 랜드(16)가 방열판용의 고체 패턴(15) 주위에 형성되어 있다.
제1 절연 기판(5)의 주위에 세워 형성되어 있는 측벽(6)은 프리프레그(17)와 프리프레그(17) 상에 적층되는 스페이서 기판(18)에 의해 구성된다.
스페이서 기판(18)과 제1 절연 기판(5)을 일체화시키는 프리프레그(17)는 중앙부에 상기 실장부(3)와 대략 동일 크기의 대략 정사각형상의 개구부(19)가 형성되고, 제1 절연 기판(5)과 동일 크기의 대략 정사각형상으로 형성되어 있다. 이 프리프레그(17)는 제1 절연 기판(5)의 주변부에 따라 랜드부(21) 상에 적층되어, 스페이서 기판(18)과 제1 절연 기판(5)과의 접착층으로서 기능한다. 또, 스페이서 기판(18)도 프리프레그(17)와 동일하게, 중앙부에 상기 실장부(3)와 대략 동일 크기의 대략 정사각형상의 개구부(23)가 형성되고, 제1 절연 기판(5)과 동일 크기의 대략 정사각형상으로 형성되어 있다. 이와 같은 스페이서 기판(18)은 프리프레그(17)를 통해 제1 절연 기판(5)의 주변부에 적층되어 있다. 이에 따라, 제1 절연 기판(5) 상에는, 측벽(6)에 의해 에워싸인 영역에 반도체 소자(2)를 수납하는 데에 충분한 깊이를 가지는 공동(7)을 형성한다. 공동(7)은 제1 절연 기판(5) 상에 형성된 실장부(3)를 외부에 면하게 한다.
이와 같은 측벽(6)에는, 적층되어 있는 제2 절연 기판(10)의 주변부에 연속해서 형성되어 있는 스루홀 랜드(25)와, 제1 절연 기판(5)의 주변부에 연속해서 형성되어 있는 랜드부(21) 사이를 관통하도록, 복수의 도금 스루홀(26)이 측벽(6)의 쌓아 올리기 방향으로 형성되어 있다.
제1 절연 기판(5) 상에 형성된 공동(7)으로부터 외부에 면하게 된 제1 절연 기판(5)에 형성된 실장부(3)에는, 후술하는 주로 소정의 전기 회로가 형성된 칩형의 반도체 소자(2)가 열 경화형 접착제, 예를 들면, 다이 본드제(27)에 의해 실장되어 있다. 그리고, 반도체 소자(2)와, 제1 절연 기판(5) 상에 형성된 도전 패턴(4)의 패턴부(22)와는 본딩 와이어(13)에 의해 전기적으로 접속되어 있다.
반도체 소자(2)를 수납한 공동(7)은 상면이 측벽(6)과 한면이 되도록 밀봉 수지(12)가 충전되어 있다. 밀봉 수지(12)는 액상의 열 경화형 수지이며, 열처리됨으로써 경화 처리된다. 이에 따라, BGA(1)는 상면이 평탄화되어, 후술하는 제2 절연 기판(10)이 확실히 적층된다.
스페이서 기판(18)의 상면에 적층되는 제2 절연 기판(10)은 유리포 기초 재료에 에폭시 수지를 함침시켜, 한쪽 면에 동박을 첩부한 구리 접착 적층판으로 이루어진다. 제2 절연 기판(10)은 땜납 볼(8)이 형성되는 땜납 랜드(9), 도금스루홀(26)이 형성된 스루홀 랜드(25) 및 땜납 랜드(9)와 스루홀 랜드(25)를 도통시키는 도전 패턴(31)이 포토리소그래피를 사용한 프린트 에칭법으로 패터닝되어 있다. 제2 절연 기판(10)은 패터닝되어 있는 면을 바깥 쪽으로 향하게 하고, 측벽(6) 및 공동(7) 상에 프리프레그(28)를 통해 적층 일체화되어 있다.
땜납 랜드(9)는 제2 절연 기판(10)의 전면에 걸쳐 격자형으로 형성되어 있다. 이 땜납 랜드(9) 상에는, 머더보드와 BGA(1)와의 도통 접속을 도모하는 땜납 볼(8)이 땜납 크림을 인쇄하여 리플로됨으로써 형성되어 있다.
제1 절연 기판(5)의 다른 쪽 면에는, BGA(1)의 열을 외부로 방사하여, BGA(1)의 과열을 방지하는 방열판(11)이 설치되어 있다. 이 방열판(11)은 제1 절연 기판(5)의 한쪽 면에 형성되어 있는 방열판용 고체 패턴(15) 및 스루홀 랜드(16) 상에 접착제(32)에 의해 접착되어 있다. 이에 따라 BGA(1)는 패키지 내부의 열을 방열판(11)을 통해 외부로 방출하여, 과열에 의한 불량을 방지할 수 있다.
이와 같은 BGA(1)는 제2 절연 기판(10) 상에 배치된 땜납 볼(8)이 머더보드 상의 실장면에 맞닿게 되고, 리플로 솔더링에 의해 머더보드에 접속된다. 이에 따라, BGA(1)는 제2 절연 기판(10) 상에 형성된 땜납 볼(8)과 전도 패턴(31) 및 도금 스루홀(26)을 통해 머더보드와 전기적으로 접속된다.
이와 같이, 본 발명이 적용된 BGA에 의하면, 수지로 밀봉된 반도체 소자의 수지 밀봉 영역 상부에 배선을 설비할 수 있게 되기 때문에, 이 배선의 일부로서, BGA(1)와 머더보드와의 도통 접속을 도모하는 땜납 볼(8)이 BGA(1)의 반도체 소자(2) 밀봉 영역 상에도 설치될 수 있다. 따라서, 수지 밀봉된 공동 부분이 BGA의 머더보드에의 접속에 대하여 데드 스페이스(dead space)로 되지 않고, 실장 상 유효한 면적이 된다. 따라서, 패키지의 면적은 커지지 않고, 소형으로 고방열의 BGA를 형성할 수 있다.
이와 같은 BGA(1)는 이하와 같이 제조된다.
먼저, 에폭시 수지를 함침시킨 유리포의 양면에 동박을 첩부함으로써, 구리 접착 적층판으로 이루어지는 제1 절연 기판(5)이 형성된다. 이어서, 도 5에 나타낸 것과 같이, 이 제1 절연 기판(5)은 대략 직사각형으로 형성되고, 한쪽 면에 랜드부(21) 및 패턴부(22)에 대응한 패턴이 인쇄된 포토필름을 사용하고, 포토리소그래피를 사용한 프린트 에칭법에 의해 패터닝된다. 이에 따라, 제1 절연 기판(5)은 주변부에 따라 연속되는 랜드부(21)와, 이 랜드부(21)로부터 제1 절연 기판(5)의 대략 중앙에 형성되어 있는 실장부(3)에 걸쳐 형성되는 패턴부(22)로 이루어지는 도전 패턴(4)이 형성된다. 또, 제1 절연 기판(5)의 다른 쪽 면은 전면에 구리 패턴(20)이 형성되어 있다.
또, 마찬가지로 대략 직사각형의 프리프레그(17) 및 스페이서 기판(18)을 형성하고, 이 프리프레그(17) 및 스페이서 기판(18)의 중앙부를 펀칭하는 등 하여 개구부(19, 23)를 형성한다.
이어서, 도 6 및 도 7에 나타낸 것과 같이, 랜드부(21)에 덮도록 하여 제1 절연 기판(5)과 동일 크기의 스페이서 기판(18)을 프리프레그(17)를 통해 적층하고, 진공열 프레스에 의해 제1 절연 기판(5)과 일체화함으로써, 제1 절연 기판(5)의 주변부에 측벽(6)을 형성한다. 제1 절연 기판(5)은 주변부에 측벽(6)이 형성됨으로써, 공동(7)이 형성된다.
이어서, 공동(7) 내에는 도 8에 나타낸 것과 같이, 전기 회로가 형성된 반도체 소자(2)가 탑재된다. 이 반도체 소자(2)는 다이 본드제(27) 등의 접착제를 통해 제1 절연 기판(5)의 대략 중앙에 형성된 실장부(3) 상에 탑재된다. 그 후, 반도체 소자(2)는 도시하지 않은 와이어 본딩 장치에 의해, 본딩 와이어로서 접속된다.
이어서, 도 10에 나타낸 것과 같이, 반도체 소자(2)가 수납된 공동(7)은 액상의 밀봉 수지(12)가 도포된다. 이 밀봉 수지(12)는 에폭시계, 멜라민계, 페놀계, 요소계 등의 열 경화성 수지로 이루어지고, 도시하지 않은 열처리 공정을 거쳐 경화된다. 이에 따라, BGA(1)는 반도체 소자(2)의 밀봉 영역과 측벽(6)의 상면이 대략 한면으로 된다. 그리고, BGA(1)는 적당히 측벽(6)의 상면 또는 경화 처리된 밀봉 수지(12)를 연마함으로써 측벽(6)의 상면과 밀봉 영역이 한면으로 된다.
이어서, 제1 절연 기판(5)의 측벽(6) 및 밀봉 수지(12)가 도포된 영역이 덮히도록 제1 절연 기판(5)과 동일 크기의 제2 절연 기판(10)이 적층된다. 이 제2 절연 기판(10)은 에폭시 수지에 함침된 유리포의 한쪽 면에 동박이 첩부된 편면(片面) 구리 접착 적층판으로 이루어진다. 제2 절연 기판(10)은 동박이 첩부되어 있는 면을 바깥 쪽으로 향해, 제1 절연 기판(5)과 동일 크기의 프리프레그(28)를 통해 적층되고, 진공열 프레스됨으로써 제1 절연 기판(5)과 일체화된다.
그리고, 도 11 및 도 12에 나타낸 것과 같이, 제2 절연 기판(10)은 NC 볼 선반 등에 의해 주변부에 따라 연속되고, 측벽(6) 및 제1 절연 기판(5)의 양면을 관통시키는 관통공이 뚫려 형성된다. 관통공은 황산법, 크롬산법, 플라스마법 등의디스미어링(desmearing) 처리에 의해 구멍 내에 남은 버르(burr)가 제거된다. 그 후, 관통공은 전해 구리 도금 또는 무전해 구리 도금에 의해 도금 처리됨으로써 도금 스루홀(26)이 형성된다. 이 도금 스루홀(26)은 제1 절연 기판(5)에 형성된 랜드부(21)를 관통하기 때문에, 제1 절연 기판(5)의 한쪽 면에 형성되는 도전 패턴(4)과, 제2 절연 기판(10)과, 제1 절연 기판(5)의 다른 쪽 면에 형성되어 있는 구리 패턴(20) 상호의 도통이 도모된다.
이어서, 제2 절연 기판(10)은 도 13에 나타낸 것과 같이, 동박이 첩부되어 있는 면에 땜납 랜드(9), 스루홀 랜드(25) 및 이들을 도통하는 전도 패턴(31)이 인쇄된 포토필름을 사용하여 포토리소그래피를 사용한 프린트 에칭법에 의해, 땜납 랜드(9), 스루홀 랜드(25) 및 전도 패턴(31)이 패터닝된다. 이 땜납 랜드(9)는 제2 절연 기판(10)의 동박이 첩부되어 있는 면에 전면에 걸쳐 격자형으로 형성되어 있다. 또, 스루홀 랜드(25)는 도 13에 나타낸 것과 같이, 제2 절연 기판(10)의 주변부에 따라 연속해서 형성되어 있는 도금 스루홀(26)이 랜드의 중심으로 되도록 형성된다. 이들 땜납 랜드(9)와 스루홀 랜드(25)는 각각 1개의 전도 패턴(31)에 의해 접속되어 있다.
또, 동일하게 하여, 제1 절연 기판(5)의 다른 쪽 면에 형성되어 있는 구리 패턴(20)에도, 도 14에 나타낸 것과 같이, 방열판용 고체 패턴(15) 및 제1 절연 기판(5)의 주변부에 따라 연속된 스루홀 랜드(16)가 형성된다. 이 스루홀 랜드(16)도 상기 스루홀 랜드(25)와 동일하게, 도금 스루홀(26)이 랜드의 중심으로 되도록 형성된다. 또, 방열판용 고체 패턴(15)은 중앙부로부터 주변부에 걸쳐 대략 정사각형으로 형성된다.
이어서, 제1 절연 기판(5)의 다른 쪽 면에는, 도 15에 나타낸 것과 같이, 스루홀 랜드(16) 및 방열판용 고체 패턴(15)에 덮도록, 방열판(11)이 접착제(32)를 통해 첩부된다. 이 방열판은 제1 절연 기판(5)과 동일한 크기를 가지고 있다. 이에 따라, BGA(1)는 패키지 내부의 열을 방열판(11)을 통해 외부로 방출하여, 과열에 의한 불량을 방지할 수 있다.
이어서, 도 2 및 도 3에 나타낸 것과 같이, 도시하지 않은 땜납 볼 마운터, 리플로로(爐) 등을 사용하여, BGA(1)를 머더보드에 도통 접속시키는 땜납 볼(8)을 땜납 랜드(9)의 위에 탑재함으로써 BGA(1)가 제조된다.
이와 같은 BGA의 제조 방법에 의하면, 수지로 밀봉된 반도체 소자의 수지 밀봉 영역 상부에 배선을 설비할 수 있게 되기 때문에, 이 배선의 일부로서 BGA(1)와 머더보드와의 도통 접속을 도모하는 땜납 볼(8)을 BGA(1)의 반도체 소자(2) 밀봉 영역 상에도 설치할 수 있다. 따라서, 수지 밀봉된 공동 부분이 BGA의 머더 보드에의 접속에 대하여, 데드 스페이스로 되지 않고, 실장 상 유효한 면적이 된다. 따라서, 패키지의 면적은 커지지 않고, 소형으로 고방열의 BGA를 형성할 수 있다.
그리고, 제1 절연 기판(5) 및 제2 절연 기판(10)에 형성된 각 도체 패턴은 전술한 포토리소그래피를 사용한 프린트 에칭법에 의하는 외에, 스크린 인쇄 그 밖의 공지된 인쇄법을 사용하여 형성되어도 된다.
이상 상세히 설명한 것과 같이, 본 발명이 적용된 반도체 패키지 및 그 제조방법에 의하면, 수지로 밀봉된 반도체 소자의 수지 밀봉 영역 상부에 배선을 설비할 수 있게 때문에, 이 배선의 일부로서 BGA와 머더보드와의 도통 접속을 도모하는 땜납 볼을 BGA의 반도체 소자 밀봉 영역 상에도 설치할 수 있다. 따라서, 수지 밀봉된 공동 부분이 BGA의 머더보드에의 실장에 대하여 유효한 면적으로 된다. 따라서, 반도체 패키지의 면적은 커지지 않고, 소형으로 고방열의 반도체 패키지를 형성할 수 있다.

Claims (8)

  1. 반도체 소자가 실장(實裝)되는 실장부와, 상기 반도체 소자가 전기적으로 접속되는 제1 도전 패턴이 형성된 제1 절연 기판;
    상기 제1 절연 기판의 상기 실장부 주위에 세워 형성되는 측벽;
    상기 제1 절연 기판과 상기 측벽에 의해 구성되고, 상기 실장부에 상기 반도체 소자가 실장되는 동시에 밀봉 수지에 의해 밀봉되는 공동(空洞); 및
    상기 공동 및 상기 측벽 상에 형성되고, 상기 측벽에 형성된 스루홀(through-hole)에 의해 상기 제1 도전 패턴과 전기적으로 접속된 제2 도전 패턴이 형성된 제2 절연 기판을 포함하고,
    상기 제2 절연 기판의 한쪽 면 상에는 적어도 상기 공동 상에 땜납 랜드가 형성되어 있는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 절연 기판의 다른 쪽 면에는 방열판이 설치되어 있는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 절연 기판은 양쪽에 구리를 접착한 적층판인 반도체 패키지.
  4. 제1항에 있어서,
    상기 제2 절연 기판은 한쪽에 구리를 접착한 적층판인 반도체 패키지.
  5. 제1 절연 기판 상에 반도체 소자가 실장되는 실장부와, 상기 반도체 소자가 전기적으로 접속되는 제1 도전 패턴을 형성하는 스텝;
    상기 제1 절연 기판의 한쪽 면에 상기 실장부와 거의 동일 크기의 개구부가 형성된 스페이서(spacer)를 적층하는 스텝;
    상기 제1 절연 기판과 상기 스페이서에 형성된 개구부로 구성된 상기 공동 내의 상기 실장부에 반도체 소자를 실장하는 스텝;
    상기 실장부에 상기 반도체 소자가 실장된 후 상기 공동을 밀봉 수지로 밀봉하는 스텝;
    한쪽 면에 도전층이 형성된 제2 절연 기판을 상기 스페이서 상에 적층하는 스텝;
    상기 제1 도전 패턴과 상기 도전층과의 전기적 접속을 도모하기 위해 스루홀을 형성하는 스텝; 및
    상기 도전층에 적어도 상기 공동 상에 땜납 랜드를 형성하는 스텝
    을 포함하는 반도체 패키지의 제조 방법.
  6. 제5항에 있어서,
    상기 제1 절연 기판은 양쪽에 구리를 접착한 적층판인 반도체 패키지의 제조방법.
  7. 제5항에 있어서,
    상기 제2 절연 기판은 한쪽에 구리를 접착한 적층판인 반도체 패키지의 제조 방법.
  8. 제5항에 있어서,
    상기 제2 도전 패턴이 형성된 후 상기 제1 절연 기판의 다른 쪽 면에 방열판을 설치하는 스텝을 추가로 포함하는 반도체 패키지의 제조 방법.
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St.27 status event code: A-4-4-P10-P22-nap-X000