KR20020006673A - 이진 정보신호의 복수의 데이터 비트의 스트림을 제약을받는 이진 채널신호의 복수의 데이터 비트의 스트림으로변환하는 방법, 인코딩장치, 제약을 받는 이진 채널신호의복수의 데이터 비트의 스트림을 포함하는 신호,기록매체와, 디코딩장치 - Google Patents

Abstract

이진 정보신호의 복수의 데이터 비트의 스트림이 복수의 n-비트 정보어로 분할된다. 이들 정보어는 채널 코드 C₁에 따라 복수의 m₁-비트 채널어로 변환되거나, 채널 코드 C₂에 따라 복수의 m₂-비트 채널어로 변환되며, 이때 m₁, m₂및 n은 m₁>m₂≥n을 만족하는 정수이다. m₂-비트 채널어는 적어도 2개가 반대 패리티를 갖는 적어도 2개의 m₂-비트 채널어에서 선택되며, 연결된 m₁-비트 채널어들과 m₂-비트 채널어들은 이진 채널신호의 런길이 제약을 따른다. 채널 코드 C₁의 코딩 상태는 앞선 채널신호의 끝 부분에 의존하여 설정되며, 채널 코드 C₂의 코딩 상태는 앞선 채널 신호의 끝 부분에 의존하여 설정된다.

Description

이진 정보신호의 복수의 데이터 비트의 스트림을 제약을 받는 이진 채널신호의 복수의 데이터 비트의 스트림으로 변환하는 방법, 인코딩장치, 제약을 받는 이진 채널신호의 복수의 데이터 비트의 스트림을 포함하는 신호, 기록매체와, 디코딩장치{METHOD OF CONVERTING A STREAM OF DATABITS OF A BINARY INFORMATION SIGNAL INTO A STREAM OF DATABITS OF A CONSTRAINED BINARY CHANNEL SIGNAL, DEVICE FOR ENCODING, SIGNAL COMPRISING A STREAM OF DATABITS OF A CONSTRAINED BINARY CHANNEL SIGNAL, RECORD CARRIER AND DEVICE FOR DECODING}

본 발명은, 이진 정보신호의 복수의 데이터 비트의 스트림을 제약을 받는 이진 채널신호의 복수의 데이터 비트의 스트림으로 변환하되, 이진 정보신호의 복수의 데이터 비트의 스트림이 복수의 n-비트 정보어로 분할되고, 상기 복수의 정보어는 채널 코드 C₁에 따라 복수의 m₁-비트 채널어로, 또는 채널 코드 C₂에 따라 m₂-비트 채널어로 변환되며, 이때 m₁, m₂및 n은 m₂>m₁≥n을 만족하는 정수이고, m₂-비트 채널어는 그들 중에서 적어도 2개가 반대의 패리티를 갖는 적어도 2개의 m₂-비트 채널어들 중에서 선택되며, 연결된 복수의 m₁-비트 채널어와 복수의 m₂-비트 채널어는 이진 채널신호의 런길이 제약(runglength constraint)을 따르는 변환방법에 관한 것이다.

또한, 본 발명은, 이진 정보신호의 복수의 데이터 비트의 스트림을 제약을 받는 이진 채널신호의 복수의 데이터 비트의 스트림으로 인코딩하는 장치에 관한 것이다. 더구나, 본 발명은, 제약을 받는 이진 채널신호의 복수의 데이터 비트의 스트림을 포함하는 신호에 관한 것이다. 또한, 본 발명은, 기록매체와, 제약을 받는 이진 채널신호를 디코딩하는 장치에 관한 것이다.

본 발명은 채널 코딩 분야에 속하는 것으로, 특히 런길이 제한된 채널 코딩에 속한다. 연속적인 신호 전이 사이의 채널 비트로 표현되는 시간의 길이를 보통 런길이로 부른다. 채널 코드에 대해 서로 다른 제약이 부과됨으로써, 예를 들면 런길이 제한된 채널 코드를 발생할 수 있다. 이와 같은 코드에 있어서는, 복수의 채널어의 시퀀스가 2가지 파라미터, 즉 d-제약과 k-제약에 의해 특정된다. (d,k) 영역에서, 논리값 "1"은 신호 파형 내부의 전이를 표시한다. (d,k) 시퀀스는 다음과 같은 2가지 조건을 만족한다: d-제약으로 인해, 2개의 논리값 "1들"이 최소한 d개의 연속적인 "0들"의 연속물(run)에 의해 분리되고, k-제약으로 인해, 2개의 논리값 "1들"이 최대 k개의 연속적인 "0들"의 연속물에 의해 분리된다. (d,k) 시퀀스는, 1T 프리코더에서 프리코딩할 때 (d,k) 도메인으로부터 RLL 도메인에 있는 (d,k) 형태를 갖는 런길이 제한된(runlength-limited: RLL) 시퀀스로 변환된다. 이와 같은 RLL 시퀀스는, 정보신호에서의 다음의 신호 반전 사이에 최소 d+1 및 최대 k+1의 런길이를 갖는 성분(연속적인 0들의 배열 또는 연속적인 1들의 배열)을 포함한다. (d+1) 및 (k+1)의 값은, 이 시퀀스에서 허용되는 성분의 최소 및 최대 런길이를 나타낸다. 이때, 용어 성분은 (d,k) 시퀀스의 성분 또는 RLL 시퀀스의 성분모두를 나타내는데 사용될 수 있다는 점에 주목하기 바란다. 성분은, RLL 영역 또는 (d,k) 영역에 있는 런길이를 벗어나 확장되는 것으로 생각된다.

런길이 제한된 채널 코딩에서는, 각각의 정보어가 소정의 변환규칙에 따라 채널어로 변환되며, 이들 채널어는 변조된 신호를 구성한다.

Research Disclosure, January 1992, 페이지 32, 33340에는, 복수의 n-비트 정보어가 복수의 m₁-비트 채널어와 복수의 m₂-비트 채널어로 교대로 변환되고, 이때 n, m₁및 m₂는 정수이며 n≤m₁<m₂인 코딩방법이 개시되어 있다. 각각의 n-비트 정보어에 대해, 서로 다른 패리티를 갖는 사용가능한 2개의 m₂-비트 채널어가 존재한다. 채널어는, 채널신호 내부의 현행의 디지털 합이 시간의 함수로써 원하는 패턴에 따른 거동을, 예를 들면 채널신호에서의 DC가 없는 코딩을 나타내도록 선택된다.

바꾸어 말하면, Research Disclosure에는 2개의 채널 코드, 즉 복수의 정보어의 복수의 채널어로의 n-m₁매핑을 가지며 주 코드 C₁으로 칭할 수 있는 것과, n-m₂매핑을 갖고 2개의 m₂-비트 채널어를 지니며 이중 코드 C₂로 칭할 수 있는 것이 포함된다.

채널 코드의 효율은 채널 코드의 (정보) 전송속도(rate)를 사용하여 표현될 수 있다. 채널 코드의 이와 같은 전송속도 R은 몫 n/m으로 정의되며, 이때 코드는 n개의 이진 사용자(또는 정보) 심볼을 m개의 이진 채널 심볼로 변환한다. 전술한 것과 같이, 런길이 제한된 채널 코딩에서는, 채널어가 특정한 제약, 예를 들면 d-제약과 k-제약을 따라야만 한다. 이들 제한사항으로 인해, 정보어를 표시할 수 있는 비트 조합의 수가 줄어들고, 이에 따라 전송속도가 감소한다.

결국, 본 발명의 목적은, 복수의 정보어의 스트림을 제약을 받는 복수의 채널어의 스트림으로 인코딩하는 효율적인 방법을 구현함에 있다.

본 발명에 따른 방법은, 상기한 방법이,

- 각각의 세트가 복수의 m₁-비트 채널어의 복수의 시작 부분의 서브세트(subset)로부터 선택된 한 개의 시작 부분을 갖는 복수의 m₁-비트 채널어만을 포함하고, 이 각각의 세트가 채널 코드 C₁의 코딩 상태와 연관되되, 이 코딩 상태가 앞선 채널어의 끝 부분에 의존하여 설정되는, 복수의 m₁-비트 채널어로 구성된 복수의 세트에서 선택된 한 개의 세트로부터 m₁-비트 채널어를 선택하는 단계,

또는,

- 각각의 세트가 상기 세트에 속하는 복수의 m₂-비트 채널어의 복수의 시작 부분의 서브세트로부터 선택된 한 개의 시작 부분을 갖는 복수의 m₂-비트 채널어만을 포함하고, 이 각각의 세트가 채널 코드 C₂의 코딩 상태와 연관되되, 이 코딩 상태가 앞선 채널어의 끝 부분에 의존하여 설정되는, 복수의 m₂-비트 채널어로 구성된 복수의 세트에서 선택된 한 개의 세트로부터 m₂-비트 채널어를 선택하는 단계의 반복적인 및/또는 교대로 수행하는 단계를 포함하고,

채널 코드 C₁의 코딩 상태에 있는 복수의 m₁-비트 채널어의 복수의 끝 부분과 채널코드 C₂의 세트에 있는 복수의 m₂-비트 채널어의 복수의 시작 부분이 상기 런길이 제약을 따르도록 배치된 것을 특징으로 한다.

상기한 복수의 단계를 반복적이거나 교대로 수행하고, 채널 코드 C₁의 코딩 상태에 있는 복수의 m₁-비트 채널어의 복수의 끝 부분과 채널 코드 C₂의 코딩 상태에 있는 복수의 m₂-비트 채널어의 복수의 시작 부분을 배치함으로써, 복수의 m₂-비트 채널어의 복수의 시작 부분이 채널 코드 C₁의 코딩 상태에 적용되어, 제약을 받는 이진 채널신호를 구현할 수 있으며, 복수의 m₂-비트 채널어의 복수의 끝 부분과 복수의 m₁-비트 채널어의 복수의 시작 부분을 배치할 때에는 반대의 경우가 성립한다.

본 발명은, 복수의 채널 코드의 복수의 채널 워드의 시작 부분들과 끝 부분들을 배치함으로써 2개의 서로 다른 채널 코드의 코딩 상태가 결합되어, 채널 코드 C₁에 있는 끝 부분들이 복수의 m₁-비트 채널어의 복수의 세트의 시작 부분들 뿐만 아니라, 복수의 m₂-비트 채널어의 복수의 세트의 시작 부분들과 들어맞게 될 수 있다는 착상에 근거를 두고 있다. 인코더와 디코더를 다중 상태로 설명하면, 높은 효율 또는 정보 전송속도를 갖는 채널 코드가 발생된다.

본 발명에 따른 또 다른 방법은, 채널 코드 C₁의 코딩 상태의 수가 채널 코드 C₂의 코딩 상태의 수와 동일한 것을 특징으로 한다.

이중 코드 C₂에 대해, 반대의 패리티를 갖는 2개의 m₂-비트 채널어가 각각의 n-비트 정보어에 대해 사용될 수 있는 경우에, 이진 채널신호의 소정의 특성에 영향을 미치기 위해 이들 채널어를 사용할 수 있다. 복수의 채널어의 제약을 받는 스트림의 제약을 준수할 수 있도록 하기 위해서는, 채널 코드 C₁의 코딩 상태에 있는 m₁-비트 채널어들의 끝 부분들과 채널 코드 C₂의 코딩 상태에 있는 m₂-비트 채널어들의 시작 부분들이 채널 코드 C₁의 코딩 상태의 수가 채널 코드 C₂의 코딩 상태의 수와 동일하도록 배치되는 것이 유리하다. 이에 따르면, 코딩 테이블이 줄어들 수 있다. 채널 코드 C₁의 코딩 상태의 부분들은, 예를 들면 채널 코드 C₂의 코딩 상태의 부분들과 유사하거나 동일할 수 있다. 이와 같은 구성은, 하드웨어 및/또는 소프트웨어로 코딩 및 디코딩을 더욱 더 용이하게 구현할 수 있다.

본 발명에 따른 채널 코드들은 소위 유한상태머신(finite-state-machine: FSM)을 사용하여 독특하게 기술될 수 있다. FSM의 상태들간의 전이는 인코더로 들어가는 n-비트 정보어들에 따른 채널어들의 방출에 해당한다. 이것은, 유효한 코드를 갖기 위해서는, FSM의 각각의 상태로부터, FSM의 모든 상태를 향하는 최소한 2ⁿ개의 전이가 남아야 한다는 것을 의미한다. FSM이 일정한 상태에 있을 때, 주어진 n-비트 정보어는 m-비트 채널어를 결정할 뿐만 아니라, 인코더에 들어가는 다음의 n-비트 정보어가 인코딩될 때의 다음 상태(next-state)를 결정한다.

본 발명에 따른 또 다른 방법은, 임의의 m₁-비트의 채널어의 끝 부분은 다중도(multiplicity) y₁을 갖고, 다중도 y₁은 상기한 끝 부분이 설정할 수 있는 채널 코드 C₁의 서로 다른 상태수에 해당하며, 임의의 m₂-비트의 채널어의 끝 부분은 다중도 y₂를 갖고, 다중도 y₂는 상기 끝 부분이 설정할 수 있는 채널 코드 C₂의 상태수에 해당하며, m₁-비트 채널어의 끝 부분이 m₂-비트 채널어의 끝 부분과 동일한 경우에 y₁=y₂인 것을 특징으로 한다.

m₁-비트 채널어의 각각의 끝 부분은 다중도 y₁을 갖고, 다중도 y₁은 상기 끝 부분이 허용되는 채널 코드 C₁의 상태수에 해당하며, m₂-비트 채널어의 각각의 끝 부분은 다중도 y₂를 갖고, 다중도 y₂는 상기 끝 부분이 허용되는 채널 코드 C₂의 상태수에 해당한다. 이때, 한 개의 워드의 끝 부분의 다중도가 100%에 대해 사용되는 것은 필요하지 않다. m₁-비트 채널어의 끝 부분이 m₂-비트 채널어의 끝 부분과 동일한 경우에, y₁=y₂인 것이 바람직하다. 이에 따라, 채널 코드 C₁의 코딩 상태와 채널 코드 C₂의 코딩 상태가, 연결된 m₁-비트 채널어와 m₂-비트 채널어를 포함하는 제약을 받는 이진 채널신호가 이진 채널신호의 제약을 준수하도록 하기 위해 교번될 수 있다. 동일한 다중도를 사용하는 것은, 하드웨어 및/또는 소프트웨어의 코딩과 디코딩의 보다 용이한 구현을 제공한다.

본 발명에 따른 또 다른 방법은, 상기 적어도 2개의 m₂-비트 채널어가 동일한 상태를 설정하는 것을 특징으로 한다.

지금까지는, 이중코드 C₂가 다음과 같은 특성을 갖는 것으로 정의하였다: 이 이중 코드는, 각각의 n-비트 정보가 적어도 2개의 채널어에 의해 표시될 수 있고, 이 중에서 적어도 2개는 반대의 패리티를 갖는 n-m 매핑을 지닌 코드이다. 후자의 특성은, 인코딩된 채널 비트 스트림의 몇가지 예상된 특성, 예를 들면 코드의 DC-성분의 제어에 영향을 미치지 위한 것이다.

그러나, 이중 코드 C₂의 보장된 패리티 선택 특성은 예를 들면 소정의 성능 레벨을 갖는 DC-제어를 보증하기에는 만족스럽지 않다. 이것은, FSM에서, 이중 코드 C₂의 양자의 채널어가 서로 다른 다음 상태를 일으킬 수 있다는 사실에 기인하는데, 이것은, C₂의 채널어들의 2개의 별개의 선택에 대한 후속하는 인코딩 경로가 완전히 다를 수 있으며, 이중 코드를 사용하여 인코딩된 2개의 채널어 사이의 비트 스트림의 전체적인 패리티가 다를 수 있어, 이중 코드 C₂의 워드들의 판정에 의해 구동되는 DC-제어가 방해되어, 채널 비트 스트림의 원하는 특성에 대해 잠정적으로 열악한 성능을 일으킬 수 있다는 것을 의미할 수 있다.

따라서, n-비트 정보어를 2개의 m₂-비트 채널어로 변환시에, 2개의 m₂-비트 채널어가 FSM에서 동일한 상태로부터 떠날 뿐만 아니라. FSM에서 동일한 다음 상태로 끝나도록 하지 위해서는, 채널 코드 C₁및 C₂의 FSM의 상태를 설계하는 것이 바람직하다. 즉, 동일한 n-비트 정보어에 대응하는 C₂의 양쪽의 채널어는 동일한 다음 상태를 갖는다. 이와 같은 이중 코드 C₂의 소위 "동일한 다음 상태(same-next-state)" 특성의 사용은 다음과 같은 이점을 제공한다: C₂를 통한 제어의 상기한 방해가 제거되고, C₂가 정보어들의 스트림에서 사용되는 연속적인 점들 사이에 있는 주 코드 C₁의 인코딩 경로가 완전히 고정되므로, C₁이 사용되는 연속적인 위치들 사이에 C₁을 사용하여 인코딩된 채널 비트 스트림의 동일한 패리티를 C₂의 코딩 선택에 무관하게 포함시키게 된다.

2개의 m₂-비트 채널어 사이에서 선택을 하는 것은, 소위 DC-평형(DC-balanced) 또는 DC가 없는(DC-free) 코드를 달성하기 위해 DC 제어를 수행하는 것을 가능하게 한다. 예를 들면, 광학 기록에 있어서, DV-평형 코드들은, 기록매체 상에 기록된 데이터와 기록매체 상의 트랙을 따라가는 서보계 사이의 상호작용을 피하거나 줄이기 위해 사용된다. 이중 코드 C₂를 사용하여 인코딩된 바이트들은 DC-성분의 제어를 허용하는 채널 비트 스트림 내부의 점들에 해당한다. 채널 비트 스트림의 DC-성분을 제어하는 것은 별도로 하고, 이중 코드 C₂를 사용하여 인코딩된 바이트들은 채널 비트 스트림의 다른 특성에 영향을 미치는데 사용될 수 있다.

직접적인 DC-제어 과정은, 고려되고 있는 DC-제어 점으로부터 다음 점까지의 범위를 갖는 채널 비트 스트림에 대해서만 평가되는 RDS-관련된 표준에 의존하여 각각의 DC-제어 점에서 판정을 한다. 이와 같은 국부적으로 최적화된 판정 전략은 채널 코드의 모든 DC-제어 가능성을 이용하지 않는다. 더 우수한 접근방법은, 예측(look-ahead) DC-제어, 즉 주어진 DC-제어 점에서의 판정이 다음의 N-1개의DC-제어점에서의 미래의 판정과 조합하여 다음의 채널 비트 스트림에 미치는 영향에 의해서도 판정되는 깊이 N을 갖는 판정 트리를 구축하는 것이다. 판정 트리를 통과하는 각각의 경로는 N개의 분기로 구성되며, RDS-표준이 전체 경로에 대해 적용된다. N배(N-fold) 예측 DC-제어는 2^N개의 인코딩 경로를 내포하는데, 이것은, 각각의 바이트가 2^N번 인코딩되어야 하므로 인코더의 복잡성이 높아지는 문제점을 갖는다.

본 발명에 따른 채널 코드에 대해서는, 인코딩 과정 동안 FSM을 통해 따르게 되는 경로는, N배의 판정 트리를 통해 따라가게 되는 실제 경로에 의존하지 않는다. 이것은, 이중 코드 C₂에 있는 2개의 코딩 옵션의 "동일한 다음 상태" 특성에 기인한다. 따라서, 주 코드 C₁에 관련된 모든 바이트는 단지 한번 인코딩될 필요가 있는 한편, 이중 코드 C₂에 관련된 모든 바이트는 단지 두 번 인코딩될 필요가 있다. 이것은, 인코딩 트리의 하드웨어 복잡성을 추가적인 분기작업이 없이 단순한 순차적인 인코딩에 관련된 것으로 줄이기 된다. 2^N개의 경로를 따라는 RDS-표준의 N배 판정 트리만이 남게 되어, 더 낮은 복잡성을 제공하게 된다.

RDS-관련된 표준은 예를 들면 RDS-값 그 자체(제 1차 스펙트럼 제로값)의 최대 절대값일 수 있지만, 시간상으로 통합된 RDS-값(제 2차 스펙트럼 제로값) 또는 이들의 조합도 사용될 수 있다. 또한, 합계 분산값(sum variance: SV)이 표준값으로 사용될 수 있다.

본 발명에 따른 또 다른 방법은, 채널 코드 C₁의 복수의 채널어의 세트들과 채널 코드 C₂의 코딩 상태들이, 연결된 m₁-비트 채널어들과 m₂-비트 채널어들로 형성된 이진 채널 신호가 이진 채널에 대한 반복-최소-런길이-제약(Repeated-Minimum-Runlength-Limitation) = 6 제약을 따르도록 배치된 것을 특징으로 한다.

이들 제약은 동일한 길이를 갖는 연속적인 런길이들의 수도 제한할 수 있다. 예를 들면, d=2 채널 코드에 대해 n의 RMTR(Repeated Minimum Transition Runlength) 제약을 부과할 때, 이와 같은 제약은, 채널어들의 시퀀스에 있는 연속적인 3T 런길이의 수가 n으로 제한된다는 것을 의미한다. 6의 반복-최소-런길이-제한 제약을 구현하기 위해서는, RMTR-제약의 위반을 일으킬 수 있는 가능한 채널어들이 제거된(예를 들어, 워드 (100)⁵) 코드 테이블이 설계된다. 다른 방법에서는, RMTR-위반이 발생하였을 때, 채널어들 또는 패턴들을 치환함으로써 RMTR-제약이 준수될 수도 있다. 이와 같은 RMTR(Repeated Minimum Transition Runlength) 제약에 대한 추가적인 정보는 공개된 특허출원 WO99/63671-A1(PHQ 98.023)에서 찾을 수 있다.

본 발명에 따른 또 다른 실시예는, m₁-비트 채널어들의 수와 m₂-비트 채널어들의 수 사이의 비율이 DC-제어의 선택된 측정값에 따라 결정되는 것을 특징으로 한다.

이때, 2개의 채널 코드 C₁과 C₂는 별개로도 사용될 수 있는 각각 독립된 코드이다. C₁은 일반적으로 예상된 런길이 제약(d, k, RMTR) 위에 인코딩된 채널 비트 스트림의 특정한 추가적인 특성값을 조정하기 위한 계층 구조를 갖지 않는 높은 전송속도의 코드에 해당한다. C₂는 C₁에 비해 약간 더 낮은 전송속도의 코드이며 전송속도 손실을 갖고, 추가적으로 필요한 특성의 조절을 목적으로 한 계층적인 구조에 사용된다. 이하에서 상세히 설명하는 본 발명에 대해서는, C₁과 C₂가 조합하여 사용될 예정이며, 이들로부터 용어 콤비-코드(combi-code)가 파생되지만, 임의의 조합 패턴이 가능하다는 점에 주목하기 바란다. (이중 코드 C₂의 사용에 대해) 주 코드 C₁이 더 많이 사용되면 될 수록, 전체적인 조합 코드가 더 높은 전송속도를 갖게 되지만, 채널 비트 스트림의 추가적인 예상된 특성에 대한 제어 용량이 더 작아지게 된다. 후자와 관련하여, 최대의 제어는 언제나 이중 코드 C₂를 사용하여 달성될 수 있으며, 최소의 제어는 주 코드 C₁만을 사용하는 경우이다. 따라서, m_1-비트 채널어들의 수와 m₂-비트 채널어들의 수 사이의 비율이 DC-제어의 선택된 측정값에 따라 결정될 수 있다는 것을 이해할 수 있다.

본 발명에 따른 또 다른 방법은, 코딩 상태가 n-비트 정보어에 의존하여 더 설정됨으로써, 코딩 상태의 검출에 의해 이 n-비트 정보어를 식별할 수 있도록 하는 것을 특징으로 한다.

정보신호의 전송속도를 증가시키기 위해서는, 코딩 상태가 인코딩하려는 n-비트 정보어에도 의존하는 것이 바람직하다. 그 결과, 동일한 채널 코드가 한번보다 많은 회수만큼 사용될 수 있다. 이에 따라, 채널 코드를 구성하는데 필요한 서로 다른 채널어의 수가 줄어들어, 더 효율적인 코드를 생성한다. 따라서, 채널 코드 C₁및 C₂의 특정을 위해 소위 유한상태머신(FSM)의 체계에 있는 상태들 사용하는 것은, 서로 다른 다음 상태들을 사용하여 동일한 채널어를 다중으로 사용하는 것으로 인해, 높은 전송속도를 갖는 전체 코드를 설정할 수 있는 가능성을 제공한다. 디코더에서는, 대응하는 정보어를 유일하게 결정하는 것은 다음 상태와 조합된 채널어에 해당한다.

본 발명에 따른 또 다른 방법은, 채널어 C₁의 코딩 상태와 채널어 C₂의 코딩 상태가, 제한된 수의 채널어가 다른 채널어들 또는 패턴들을 위해 치환되도록 더 구성되며, 이들 다른 채널어들 또는 패턴들은 채널 코드 C₁및 채널 코드 C₂의 채널어들의 세트에 속하지 않는 것을 특징으로 한다.

본 발명에 따른 2개의 코드 C₁및 C₂의 조합에 근거한 채널 코드의 실용적인 설계에 있어서는, 보장된 제어 위에 제한된 확률적인 제어의 설계에 대한 일부의 추가적인 공간이 존재한다. 확률적 제어는, 이와 같은 제어의 실제 사용이 인코더에 들어가는 실제 데이터 내용(정보어들)에 의존하는 제어 종류를 의미한다.

확률적 DC-제어에 대한 공간의 존재는, 실제 코드에 있어서, 일부의 특정한 패턴이 정상적인 응용하에서는 채널 비트 스트림에서 발생하지 않으므로, 이들 패턴이 채널 비트 스트림에 허용되는 다른 패턴을 위한 치환 패턴으로 사용될 수 있다는 사실에 기인한다.

치환하기 전에 이진 채널신호 내부에 존재하는 채널어들 또는 패턴들에 속하지 않은 다른 채널어들 또는 패턴들에 대해 제한된 수의 채널어들 또는 패턴들을 교체함으로써, 예를 들어 이와 같은 치환이 패리티 반전을 포함하는 경우에, 추가적인 DC-제어가 달성될 수 있다.

전술한 실시예에서 설명한 코딩 방법은 도면의 설명에서 명백하거나 명확하게 되는 다음과 같은 이점, 즉 I) 보장된 DC-제어, ii) 인코딩의 바이트 지향적 성질로 인한 줄어든 에러 전파, iii) 간단한 싱글-패스(single-pass) 인코딩 체계를 가져, 예측 DC-제어를 사용하여 인코딩를 수행하는데 인코더의 복잡성을 줄이게 된다.

또한, 본 발명은 인코딩장치에 관한 것이다. 또한, 본 발명은 제약을 받는 이진 채널신호의 복수의 데이터 비트의 스트림을 포함하는 신호에 관한 것이다. 더구나, 본 발명은 기록매체와 디코딩장치에 관한 것이다.

본 발명의 이와 같은 발명내용과 또 다른 발명내용을 다음의 첨부도면을 참조하여 상세히 설명한다:

도 1은 코딩 방법의 일 실시예를 나타낸 것이고,

도 2는 채널 제약 d=2, k=10을 목표로 한, 주 코드(채널 코드 C₁)에 대해 사용되는 6-상태 유한상태머신의 일례를 나타낸 것이며,

도 3은 채널 제약 d=2, k=10을 목표로 한, 이중 코드(채널 코드 C₂)에 대해사용되는 6-상태 유한상태머신의 일례를 나타낸 것이고,

도 4는 주 코드 C₁의 코드 테이블을 나타낸 것이며,

도 5는 이중 코드 C₂의 코드 테이블을 나타낸 것이고,

도 6은 주 코드의 채널어들의 다음 상태 함수의 디코딩이 수행되는 방법의 일 실시예를 나타낸 것이며,

도 7은 이중 코드의 채널어들의 다음 상태 함수의 디코딩이 수행되는 방법의 일 실시예를 나타낸 것이고,

도 8은 DC-제어를 수행하는데 사용되는 RDS-트리를 나타낸 것이며,

도 9는 효율적인 예측 인코딩을 실현하기 위해 DC-제어를 수행하는데 사용되는 바이트 기반의 인코더 경로를 나타낸 것이고,

도 10은 본 발명에 따른 인코딩장치를 나타낸 것이며,

도 11은 본 발명에 따른 방법을 수행한 후 얻어진 제약을 받는 이진 채널신호의 데이터 비트의 스트림을 포함하는 신호가 트랙에 기록된 기록매체를 나타낸 것이고,

도 12는 도 11에 도시된 기록매체의 확대 부분을 나타낸 것이며,

도 13은 본 발명에 따른 디코딩장치를 나타낸 것이고,

도 14는 정보를 기록하기 위한 본 발명에 따른 기록장치를 나타낸 것이며,

도 15는 기록매체를 판독하기 위한 본 발명에 따른 판독장치를 나타낸 것이고,

도 16은 d=1에 대한 유한상태머신의 전체-비트 내용을 나타낸 것이며,

도 17은 d=1에 대한 유한상태머신의 절반-비트 내용을 나타낸 것이고,

도 18은 d=1에 대한 2-상태 유한상태머신을 나타낸 것이며,

도 19는 d=1에 대한 채널 코드 C₁과 채널 코드 C₂의 코드 교번을 나타낸 것이고,

도 20은 d=1에 대한 5-상태 유한상태머신의 절반-비트 내용을 나타낸 것이며,

도 21은 d=1에 대한 7-상태 유한상태머신의 절반-비트 내용을 나타낸 것이다.

도 1은 코딩방법의 일 실시예를 개략적으로 나타낸 것이다. 이와 같은 방법을 사용하여, 예를 들면 마찬가지로 디코더에서 알려진 교번 패턴을 통해 2개의 코드 C₁및 C₂의 교번을 통한 보증된 DC-제어에 대해, 이진 채널신호의 소정의 특성이 영향을 받을 수 있다.

2개의 채널 코드, C₁및 C₂를 고려한다. 이들 2개의 코드는 n-비트 심볼들에 적용된다. 채널 코드 C₁은 n-m₁매핑을 갖는 높은 전송속도의 코드이고, 채널 코드 C₂는 n-m₂매핑을 갖는 낮은 전송속도의 코드이다. 이 예에서, d=2, k=10에 대해, C₁은 8-15 매핑을 갖고, C₂는 8-17 매핑(n=8, m₁=15, m₂=17)을 갖는다. 보증된 DC-제어, 즉 정보어들의 모든 가능한 시퀀스에 대한 DC-제어는, 다음의 조건이 만족되는 경우에 달성된다: 각각의 n-비트 심볼에 대해, 채널 코드 C₂는 2개의 채널어, 즉 이진 채널신호의 RDS 값에 영향을 미치기 위해 짝수 패리티를 갖는 채널어와 홀수 패리티를 갖는 채널어를 갖는다는 것과, 각각의 n-비트 심볼에 대해, 코드 C₂의 2가지 가능한 채널 표시는 동일한 다음 상태를 갖는 것이다. 채널 코드 C₁및 C₂의 상태와 상태 특성값을 나타내는 코드 C₁및 C₂의 유한상태머신(FSM)들은 동일한 수의 상태를 갖고, FSM은 동일한 근사 아이겐벡터(eigen vector)(Franazek의 정의에 따른다. 이에 대해서는 문헌 "Codes for mass data storage systems", K. A. Schouhamer Immink, November 1999, Shannon Foundation Publishers(ISBN-90-74249-23-X)의 §5.3.1.을 참조하기 바란다)에 기반을 두는데, 이것은 주어진 수의 제로값으로 끝나는 채널어들은 이들이 주 코드 C₁또는 이중 코드 C₂로부터의 채널어의 일부분인지 여부에 무관하게 특정한 다중도를 갖는다는 것을 의미한다. 근사 아이겐벡터 부등식을 만족하는 d=2, k=10의 경우의 근사 아이겐벡터는 다음과 같다: V_{(d=2, k=10)}= {2,3,4,4,4,4,3,3,3,2,1}.

그러나, C₁에 대한 FSM₁과 C₂에 대한 FSM₂의 상태의 특성값이 다를 수 있다. 이들 상태 특성값은 이진 채널신호에 부과된 제약을 구현하기 위해 선택된다. 이들 제약은, 예를 들면, 런길이 제한 제약(d, k) 또는 RMTR 제약일 수 있다. 이에 따라, m₁-비트 채널어와 m₂-비트 채널어를 연결하여 형성된 이진 채널신호에 부과된제약이 만족된다. 이때, 채널 코드 C₁을 주 코드로 부를 수 있는 한편, 채널 코드 C₂는 이중 코드로 불린다. 도 1의 상부는, 채널 코드 C₁을 통해 m₁-비트 채널어(2) 또는 채널 코드 C₂를 통해 m₂-비트 채널어로 변환되는 n-비트 정보어(1)를 나타낸다.

2개의 사용가능한 m₂-비트 채널어를 도 1에 대응하는 패리티 "0" 및 "1"로 나타내었다. 이 도면의 하부에 있는 화살표는, 정보어를 변환할 때 유한상태머신 FSM₁및 FSM₂의 코딩 상태를 통한 "흐름"을 나타낸 것이다. 정보어를 m₁-비트 채널어로 변환할 때, 단지 한 개의 화살표가 채널어의 코딩 상태로부터 다음 채널어의 코딩 상태로 향하는 한편, 정보어를 m₂-채널어로 변환할 때, 2개의 화살표가 채널어의 코딩 상태로부터 다음 채널어의 코딩 상태로 향하여, 2가지 가능한 m₂-비트 채널어 사이에서의 선택을 나타낸다는 것을 알 수 있다.

도 1의 하부는, 각각의 정보어(정보어가 8 비트 길이를 가질 때, 즉 n=8일 때 256개의 항목), 반대의 패리티와 동일한 다음 상태를 갖는 2개의 m₂-비트 채널어를 사용할 수 있다는 것을 나타낸다. n-비트 정보어를 m₂-비트 채널어로 변환할 때, 이 m₂-비트 채널어는 2개의 사용가능한 m₂-비트 채널어에서 선택될 수 있다. 이 예에서는, 이와 같은 선택이 DC-평형 또는 DC가 없는 채널 코드를 생성하는데 사용된다.

도 2는 주 코드(채널 코드 C₁)에 대해 사용되는 6-상태 유한상태머신에 대한 상태 특성값의 일례를 나타낸 것이다. 이 실시예에 있어서, 규칙을 따를 채널 제약은 d=2 및 k=10이며, 채널 코드 C₁은 8-15 매핑을 갖는다. 도 3은 이중 코드(채널 코드 C₂)에 대해 사용될 6-상태 유한상태머신의 일례를 나타낸 것이다. 본 실시예에 있어서, 규칙을 따를 채널 제약은 d=2 및 k=10이며, 채널 코드 C₂는 8-17 매핑을 갖는다.

이들 도면에서, 주 코드의 상태 1에 있는 열 words IN에서 볼 수 있는 것과 같은 "-10²｜"의 표시는 "100"의 끝 부분을 갖는 모든 채널 코드를 나타낸다. 마찬가지로, 주 코드의 상태 2의 열 words OUT에서 볼 수 있는 것과 같은 "｜010¹⁰1-"는 "0100000000001"의 시작 부분을 갖는 모든 채널어를 나타낸다.

코드 C₁및 C₂의 유한상태머신(FSM)은 동일한 수의 상태를 갖고, FSM들은 동일한 근사 아이겐벡터에 기반을 두는데, 이것은 주어진 수의 제로값으로 끝나는 채널어들이, 이들이 주 코드 C₁또는 이중 코드 C₂으로부터의 채널어의 일부분인지 여부에 무관하게, 특정한 다중도를 갖는다는 것을 의미한다. 이중 코드 C₂의 FSM에 있어서, 한 개의 상태를 남기는 각각의 분기는 i) 반대의 패리티와 ii) 동일한 다음 상태를 갖는 2개의 가능한 채널어(워드 쌍)에 대응한다. 도 2 및 도 3은, 6-상태 FSM들에 있는 임의의 채널어의 다중도가 1 내지 4의 범위를 갖는다는 것을 나타낸다.

다수의 채널어 또는 워드 쌍들이 서로 다른 상태에 걸쳐 두번 이상 사용된다. 적절한 짝짓기, 즉 다음 상태와 함께 채널어들 또는 워드 쌍들의 동일한 조합을 두개 이상의 상태에 대한 1개의 단일 테이블 항목에 그룹화함으로써, 에러 전파가 줄어들 수 있는데, 이것은 주어진 채널어를 발생하는 상태들의 정확한 식별이 이들 채널어 또는 워드 쌍에 무관하게 되기 때문이다. 실제로, 코드 C₁및 C₂는 전체 상태 독립적인 디코딩을 허용한다.

본 발명이 속하는 기술분야의 당업자는 유한상태머신을 구성하는 서로 다른 상태들을 포함하는 채널 코드에 익숙할 것이다. 상태 코딩에 대한 상세한 정보는, 문헌, 예를 들면 유럽특허 명세서 EP 0 745 254 B1(PHN 14.746), 또는 서적 "Codes for mass data storage systems", K. A. Schouhamer Immink, November 1999, Shannon Foundation Publishers(ISBN-90-74249-23-X)에서 찾을 수 있다.

이 서적의 §5.3에는, 채널 코드에 부과된 제약을 따른 채널어들의 시퀀스를 구성할 수 있기 위해서는, 동일하거나 다른 주 상태에서 끝나는 적어도 M개의 워드가 각각의 코딩 상태에서 나타나야 하는 것으로 설명되어 있다. 따라서, 코딩 상태들의 세트의 존재는, 지정된 수의 정보어(8-비트 정보어의 경우에는 256)에 대한 코드의 존재에 대한 필요 조건에 해당한다. 근사 아이겐벡터가 근사 아이겐벡터 부등식을 만족하면, 소정의 제약 또는 코드의 다른 파라미터를 갖는 고정 길이 코드가 확인될 수 있다는 것을 알 수 있다. 더 상세한 설명은 이 서적의 §5.3.1과 이 서적 안의 참고문헌에서 찾을 수 있다.

전술한 실시예에 있어서의 발명은, 파라미터 d=2, k=10, n=8, m₁=15, m₂=17을 사용하여 보증된 DC-제어와 줄어든 에러 전파를 갖는 이진 채널신호를 구현하기 위한 인코딩 방법에 한정되는 것은 아니며, 당업자는 본 발명의 범주를 벗어나지 않으면서, 예를 들면 d=2, n=7 또는 d=2 또는 n=23을 갖는 이진 채널신호를 발생하기 위해 본 발명에 따른 인코딩 방법의 내용을 적용할 수 있다. 당업자는, 예를 들면 d=1 제약을 갖는 이진 채널신호를 발생할 수도 있다.

d=2 채널 코딩에 대해, 콤비-코드의 이준 코드 C₂는, 주 코드의 채널어와 비교할 때, 각각의 채널어에 대해 2개의 채널 비트 추가분을 필요로 한다(각각 주 코드 및 이중 코드의 8-17 및 8-15 매핑). 경험에 의하면, 이중 코드의 설계를 위해 필요한 채널 비트의 항목으로의 여분의 오버헤드는 채널 코드의 전송속도 R의 역수에 해당한다. d=2, k=10에 대해, 맥스엔트로피 용량(maxentropic capacity)(전송속도에 대한 이론적 상한)은 0.5418이므로, 약 1.846 "비트"가 필요하며, 이것은 2로 반올림된다.

d=1 채널 코딩에 대해서는, 상황이 꽤 다르다. 맥스엔트로피 용량(k-제약 없음)은 0.6942이므로, 코드는 2/3의 전송속도를 갖고 설계된다. 따라서, 8-12 매핑을 갖는 바이트 지향의 코드가 주 코드에 대해 사용될 수 있다. 이때, 이중 코드의 채널어들에 필요한 "비트"의 여분의 수는 1.441 "비트"에 이른다. 2로의 반올림은 8-14 매핑을 갖는 이중 코드를 생성하지만, 절반 비트보다 큰 전송속도 손실이 일어나게 되며, 이것은 용량의 관점에서 콤비-코드 접근 그 자체를 덜 흥미롭게 한다. 상기한 전속속도 손실을 피하기 위해서는 이하에서 설명하는 추가적인 조치가 필요하다.

현재의 해결책은 d=1의 경우에 대해 작용하며, 다른 d-제약에 대해서는 이와 유사한 해결책이 고안될 수 있다. d=1에 대한 해결책은, 전체 비트의 항목으로의 공통적인 설명 대신에, 절반 비트의 항목으로 채널 코드를 설명하는 것이다. d=1에 대한 표준 전체 비트 FSM과 절반 비트 FSM을 도 16 및 도 17에 각각 나타내었다.

절반 비트 FSM에 있어서는, 이들 상태에 들어가는 워드가 짝수의 후미(trailing) 제로값을 갖는 짝수 상태와, 이들 상태에 들어가는 워드가 홀수의 후미 제로값을 갖는 홀수 상태 사이의 식별을 할 수 있다. 짝수 상태는 {1, 3, 5}로 번호가 부여되며, 홀수 상태는 {2, 4}로 번호가 부여된다. 절반 비트 FSM에 있어서, 주 코드에 대한 8-24 매핑과, 이중 코드에 대한 8-27 매핑을 고려하자. 이에 따르면, 2가지 버전의 주 코드가 존재하는데, 한 개는 상태들 {1, 3, 5} 중에서 한 개로부터 상태들 {1, 3, 5} 중에서 한 개로 향해 가는 E-E 코딩이며, 또 다른 한 개는 상태들 {2, 4} 중에서 한 개로부터 상태들 {2, 4} 중에서 한 개로 향해 가는 O-O 코딩이다. 또한, 2가지 버전의 이중 코드가 존재하는데, 한 개는 상태들 {1, 3, 5} 중에서 한개로부터 상태들 {2, 4} 중에서 한 개로 향해 가는 E-O 코딩이며, 다른 한 개는 상태들 {2, 4}로부터 상태들 {1, 3, 5}로 향해 가는 O-E 코딩이다. 도 18에 도시된 것과 같이 E 및 O 상태로 구성된, 콤비 코드를 사용한 코딩에 대한 2-상태 FSM을 고려하는 것이 편리하다. 주 코드를 사용한 인코딩은 상태 변화(E→E 또는 O→O)를 일으키지 않는 반면에, 이중 코드를 사용한 인코딩은, 이중 코드의채널어에 있는 절반 비트의 수가 홀수이기 때문에, 항상 상태 변화(E→O 또는 O→E)를 일으킨다.

콤비 코드의 연속적인 세그먼트의 인코딩 시퀀스를 도 19에 나타내었다. 한 개의 세그먼트는 소스어(바이트)들의 시퀀스로서, 이것들의 첫 번째는 이중 코드 C₂를 사용하여 인코딩되며, 모든 다음 소스어(바이트)들은 주 코드 C₁을 사용하여 인코딩된다.

2개의 주 코드의 채널어들의 발생을 위해, 다음과 같은 논증을 채택한다. (12 비트의 길이를 갖는) 전체 비트 채널어는, 전체 비트 채널어 ｜0ⁿ1→10^m｜가 ｜0²ⁿ⁺¹1→10^2m｜로 변환되는 것을 의미하는 변환 규칙 0→00 및 1→01을 통해 E 상태에 대해 (24개의 절반 비트 길이를 갖는) 절반 비트 채널어로 변환된다. "1"로부터 "1"로의 화살표는 각각의 FSM들에 따른 임의의 유효한 시퀀스를 나타낸다. 이 변환으로 인해, 절반 비트 FSM과 일치하여, 절반 비트 워드의 2개의 워드들 사이에 홀수의 제로값만이 존재할 수 있다.

전체 비트 채널어는, 전체 비트 채널어 ｜0ⁿ1→10^m｜가 ｜0²ⁿ1→10^2m+1｜로 변환되는 것을 의미하는 변환 규칙 0→00 및 1→10을 통해 O 상태에 대해 절반 비트 채널어로 변환될 수 있다.

이중 코드에 대한 워드의 발생은 약간 더 복잡하다. E 상태에 대해, 먼저 13-비트 채널어 ｜0ⁿ1→10^m｜를 길이 26을 갖는 절반 비트 채널어로 변환하고, 끝부분에 추가 비트 x를 다음과 같이 추가한다: ｜0²ⁿ⁺¹1→10^2m｜. E 상태에 대해서는 x=0만이 허용되는 것이 명백하다. 추가 비트 x=0와의 연결은, 길이 27을 갖는 절반 비트 채널어의 구성을 의미하는데, 이때 다음 상태는 {1}로부터 {2}로, {3, 5}로부터 {4}로 변환된다. O 상태에 대해서는, 유사한 과정이 27 절반 비트의 채널어 ｜0²ⁿ1→10^2m+1｜x를 발생하는데, 이때 m≥1인 경우에만 x=1이 허용되어, 다음 상태로서 상태 1을 발생한다. 다른 가능성 x=0는 항상 허용되어, m이 짝수인 경우에는 다음 상태로서 상태 3을 발생하고, m이 홀수인 경우에는 다음 상태로서 상태 5를 발생한다.

이와 같은 코드를 구성하는 가능성은 쉽게 열거될 수 있다. 절반 비트 FSM의 상태에 대한 근사 아이겐벡터 {2, 2, 3, 4, 3}을 고려해보자. 더구나, (FSM을 통해 부과되지 않은 k-제약을 고려하여) n≤5 및 m≤5를 제한하자. (d=1이 주어졌을 때, k-제약 면에서) 가장 최적의 코드를 구성하는 것이 현재의 목표가 아니며, 단지 d=1에 대한 콤비-코드의 설계를 위해 제안된 방법의 가능성을 나타내기 원한다.

주 코드에 대해, 상태 {1, 3, 5}를 갖는 상태 E에서, 즉 코드 C₁ ^E에서는, 상태 1에서 벗어나는 워드에 대해 n≥1이고 519개의 워드가 사용가능한데, 이것은 상태 1의 상태 다중도가 1이기 때문에 충분하므로, 512개의 워드가 필요하며, 상태 3 및 5에서 벗어나는 워드에 대해, n≥0이고 872개의 워드가 사용가능한데, 이것은 상태 3 및 5의 상태 다중도가 3이기 때문에 충분하므로, 768개의 워드가 필요하다.

주 코드에 대해, 상태 {2, 4}를 갖는 상태 O에서, 즉 코드 C₁ ^O에서는, 상태 2에서 벗어나는 워드에 대해 n≥1이고 638개의 워드가 사용가능한데, 이것은 상태 2의 상태 다중도가 2이기 때문에 충분하므로, 512개의 워드가 필요하며, 상태 4에 대해서는, n≥0이고 1072개의 워드가 사용가능한데, 이것은 상태 4의 상태 다중도가 4이기 때문에 충분하므로, 1024개의 워드가 필요하다.

이중 코드에 대해서는, 본 발명에 따른 "동일한 다음 상태" 특성을 설명해야 한다. 이중 코드에 대해서는, 상태 {1, 3, 5}를 갖는 상태 E, 즉 코드 C₂ ^E에서, 상태 1로부터 벗어나는 워드에 대해 n≥1이며, 다음 상태로서 상태 2를 갖는 132개의 짝수 패리티 및 130개의 홀수 패리티 채널어가 존재하고, 다음 상태로서 상태 4를 갖는 384개의 짝수 패리티 및 388개의 홀수 패리티가 존재하여, 이중 코드에 대해 전체 514개의 가능한 항목을 제공하는데, 이것은 상태 1의 상태 다중도가 2이기 때문에 충분하여, 512개의 항목을 필요로 하며, 상태 3 및 5로부터 벗어나는 워드에 대해 n≥0이며, 다음 상태로서 상태 2를 갖는 220개의 짝수 패리티 및 200개의 홀수 패리티 채널어가 존재하고, 다음 상태로서 상태 4를 갖는 648개의 짝수 패리티 및 648개의 홀수 패리티가 존재하여, 이중 코드에 대해 전체 868개의 가능한 항목을 제공하는데, 이것은 상태 3 및 5의 상태 다중도가 3이기 때문에 충분하여, 768개의 항목을 필요로 한다.

이중 코드에 대해서는, 상태 {2, 4}를 갖는 상태 O, 즉 코드 C₂ ^O에서, 상태2로부터 벗어나는 워드에 대해 n≥1이며, 다음 상태로서 상태 1을 갖는 194개의 짝수 패리티 및 192개의 홀수 패리티 채널어가 존재하고, 다음 상태로서 상태 5를 갖는 186개의 짝수 패리티 및 186개의 홀수 패리티가 존재하여, 이중 코드에 대해 전체 678개의 가능한 항목을 제공하는데, 이것은 상태 2의 상태 다중도가 2이기 때문에 충분하여, 512개의 항목을 필요로 하며, 상태 4부터 벗어나는 워드에 대해 n≥0이며, 다음 상태로서 상태 1을 갖는 324개의 짝수 패리티 및 324개의 홀수 패리티 채널어가 존재하고, 다음 상태로서 상태 3을 갖는 504개의 짝수 패리티 및 504개의 홀수 패리티가 존재하여, 이중 코드에 대해 전체 1140개의 가능한 항목을 제공하는데, 이것은 상태 4의 상태 다중도가 4이기 때문에 충분하여, 1024개의 항목을 필요로 한다.

d=1, k=7인 경우에, 다음과 같은 아이겐벡터가 근사 아이겐벡터 부등식을 만족한다: V_{(d=1, k=7, s=2)}= {3, 4, 5, 6, 5, 6, 4, 6, 3, 3, 3, 3, 3, 3, 2, 2}. 이에 수반하는 유한상태머신, 즉 5-상태 및 7-상태 유한상태머신, d=1에 대한 절반 비트 설명을 도 20 및 도 21에 나타내었다. 이들 도면의 열 팬아웃(Fan-Out) 주 코드 및 팬아웃 이중 코드에는, 채널어의 수가 표시되어 있다, 이때, 주 코드 또는 이중 코드에 대해 중복되는 워드의 수가 다를 수 있다는 것을 알 수 있다.

도 4는 d=2, k=10, RMTR=6인 주 코드(채널 코드 C₁)의 코드 테이블을 나타낸 것으로, 항목 색인은 8-비트 정보 심볼(0-255)의 색인을 표시한다. 각각의 항목에 대해, 한 개의 15-비트 길이를 갖는 채널어가 대응하는 다음 상태와 함께 나열되어있다.

도 5는 d=2, k=10, RMTR=6인 이중 코드(채널 코드 C₂)의 코드 테이블을 나타낸 것으로, 항목 색인은 8-비트 정보 심볼(0-255)의 색인을 표시한다. 각각의 항목에 대해, 2개의 17-비트 길이를 갖는 채널어(워드 쌍)가 대응하는 다음 상태와 함께 나열되어 있다. 이들 다음 상태는 동일하다.

주 코드 C₁과 이중 코드 C₂의 체계적인 구조는 (DC가 없는 특성과 같이) 채널 비트 스트림의 추가적인 원하는 특성의 보장된 제어를 구현한다. 2개의 코드 C₁및 C₂의 조합에 기반을 둔 채널 코드의 일 실시예에 있어서는, 보장된 제어 위에 (제한된) 확률적인 제어의 설계를 위한 일부의 추가적인 공간이 존재한다. 확률적 제어는, 이와 같은 제어의 실제 사용이 인코더에 들어가는 실제 데이터 내용에 의존하는 제어인 것을 의미한다.

확률적 DC-제어에 대한 공간의 존재는, 실제 코드에 있어서, 일부의 특정한 패턴이 채널 코드의 정상적인 응용하에서는 채널 비트 스트림에서 발생하지 않으므로, 이들 패턴이 채널 비트 스트림에 허용되는 다른 패턴을 위한 치환 패턴으로 사용될 수 있다는 사실에 기인한다. 예를 들면, 치환이 패리티 반전을 의미하는 경우에, 치환 테이블이 EFM-플러스 코드에서 사용되는 것과 동일한 의미에서, 추가적인 DC-제어를 위해 사용될 수 있다. 어떤 패턴이 선택되어야 하는가의 평가는, RDS 관련 표준에 근거하여, 예를 들면 1 바이트 예측을 사용하여 수행될 수 있다. 지금까지 설명한 본 발명은 2개의 코드의 조합에서의 보장된 제어를 사용한 채널 코드와 관련된 것이지만, 본 발명은, 제한된 수의 치환에서 이와 같은 확률 제어를 사용하는 것에도 관련된다.

이하에서는, 도 4 및 도 5의 코드 테이블에 따라 주 코드 C₁과 이중 코드 C₂에 대한 확률적인 제어의 (A 내지 O로 불리는) 일부의 가능성을 개괄적으로 설명한다. 여기에서는, 구현하는데 가장 용이한 것으로 설명을 제한한다. 주 코드 및 이중 코드 모두에 대해, 다음과 같은 가능한 치환을 갖는다(이때, (zu)와 같이 괄호 사이의 비트는 채널 코드 C₂의 17-비트 채널어를 칭한다):

A.

RMTR=6 제약이 위반되지 않으면,

B.

RMTR=6 제약이 위반되지 않고, 전류 상태가 상태 3이 아니면,

C.

RMTR=6 제약이 위반되지 않고, 전류 상태가 상태 3이 아니면,

D.

채널어가 끝 부분 -10²을 가지면, 다음의 치환이 다음의 채널어에 대해 적용될 수있다:

E.

채널어가 끝 부분 -10³을 가지면, 다음의 치환이 다음의 채널어에 대해 적용될 수 있다:

F.

채널어가 끝 부분 -10⁴을 가지면, 다음의 치환이 다음의 채널어에 대해 적용될 수 있다:

G.

채널어가 끝 부분 -10⁶을 가지면, 다음의 치환이 다음의 채널어에 대해 적용될 수 있다:

H.

채널어가 끝 부분 -10⁷을 가지면, 다음의 치환이 다음의 채널어에 대해 적용될 수있다:

I.

채널어가 끝 부분 -10⁹을 가지면, 다음의 치환이 다음의 채널어에 대해 적용될 수 있다:

RMTR = 6 제약이 위반되지 않으면,

J.

채널어가 끝 부분 -10¹⁰을 가지면, 다음의 치환이 다음의 채널어에 대해 적용될 수 있다:

주 코드 C₁에 대해서만, 추가 치환으로 다음을 갖는다:

K.

L.

M.

채널어가 끝 부분 -10ⁿ을 가지면, 다음의 치환이 다음의 채널어에 대해 적용될 수 있다:

N.

O.

이때, 가능한 치환(A에서 O까지)이 런길이 제약(k=10, RMTR=6)을 위반할 때마다, 치환이 수행되지 않는다는 것을 강조해야 한다.

도 6에는, 주 코드의 채널 코드에 대해 다음 상태가 디코딩될 수 있는 방법을 나타낸다. 도 7에는, 이중 코드의 채널 코드에 대해 다음 상태가 디코딩될 수 있는 방법을 나타낸다.

채널어를 주 코드 C₁또는 이중 코드 C₂로부터 8-비트 정보어를 디코딩할 때, 현재 상태의 지식이 필요없다. 따라서, 이와 같은 디코딩은 상태 독립적인 디코딩으로 불린다. 반면에, 주어진 채널어가 복수회 발생한 경우에 채널어를 유일하게 디코딩할 수 있기 위해서는 다음 상태의 지식이 필요하다. 실제로, 코드어는 주어진 채널어에 의해서 뿐만 아니라, 채널어와 다음 상태의 조합에 의해 유일하게 표시된다.

도 6 및 도 7에서는, 다음 상태의 결정을 위해, 다음 채널어가 주 코드 또는 이중 코드를 사용하여 각각 인코딩되는 경우에, 다음 채널어로의 최대 12 비트 및 14 비트의 디코더 예측을 갖는 디코딩 윈도우가 수행되어야 한다. 이와 같은 최대 디코더 예측이 필요한 도 6 및 도 7의 테이블에 있는 항목을 화살표로 표시하였다. 이와 같은 디코더 예측은 계량된 DC-제어를 위한 예측 인코딩과 혼동해서는 않된다. 도 6 및 도 7의 별표는, 부과된 제약이 부합되는 한, 모든 가능한 비트 조합이 허용된다는 것을 나타낸다.

채널어를 정보어로 디코딩할 때, 후술하는 것과 같은 해싱(hashing) 기술이 사용될 수 있다. 이와 같은 기술을 사용하면, 디코더 알고리즘을 구현하기 위해 필요한 하드웨어의 복잡성을 줄일 수 있는데, 즉 게이트의 수를 줄일 수 있다. 한가지 특정한 구현예를 더욱 상세히 설명한다. 해싱 기술을 사용하여 주 코드의 채널어의 디코딩은 다음과 같이 수행된다. d=12에 대한 열거 디코딩(enumerative decoding)을 통해, 15-9 매핑에 의해 15-비트 채널어가 9-비트 워드로 변환된다. 열거 디코딩은, 인코딩하려는 채널어가 모든 채널어들을 테이블에 기억하는 대신에 d=2 제약에 근거한 알고리즘 과정에 의해 연산되는 디코딩에 해당한다(열거 코딩에 대한 추가적인 정보에 대해서는, 서적 "Codes for mass data storage systems", K. A. Schouhamer Immink, November 1999, Shannon Foundation Publishers, ISBN-90-74249-23-X의 6장을 참조하기 바란다). 채널어의 최대 다중도가 4이기 때문에, 다음 상태의 수는 2-비트 코딩을 통해 2 비트로 디코딩된다. 9-비트 워드와 2-비트 상태는 11-비트 색인을 생성한다. 이와 같은 11-비트 색인은 주 코드에 대한 해싱테이블을 사용하여 8-비트 정보어로 변환되며, 이 해싱 테이블은 최대 2048개의 항목(=2¹¹)을 갖는 테이블을 포함한다(상대 독립 디코딩).

이중 코드의 채널어를 디코딩할 때, 해싱 기술이 다음과 같이 수행된다. d=2에 대한 열거 디코딩을 통해, 17-비트 채널어가 17-10 매핑을 통해 10-비트 워드로 변환된다. 다음 상태의 수는 2-비트 코딩을 통해 2 비트로 디코딩된다. 10-비트 워드와 2-비트 상태어는 12-비트 색인을 생성한다. 이와 같은 12-비트 색인은 이중 코드에 대한 해싱 테이블을 사용하여 8-비트 정보어로 변환되며, 이와 같은 해싱 테이블은 모든 6개의 상태, 양쪽의 패리티와 4096개의 항목(=2¹²)에 대한 한 개의 단일 테이블을 포함한다.

도 8에는, DC-제어를 수행하는데 사용되는 RDS-트리가 도시되어 있다. RDS는, 이진채널신호의 DC-성분의 측정값에 해당하는 실행 디지털 합계(Running Digital Sum)를 나타낸다. 전술한 것과 같이, 인코딩하려는 각각의 m₂-비트 채널어에 대해, DC-제어가 수행될 수 있다. 가장 효율적인 DC-제어를 실현하기 위해서는, 2개의 사용가능한 m₂-비트 채널어 중에서 m₂-비트 채널어의 어떤 선택이 최상의 RDS 값을 제공하는지를 결정하기 위해 "예측"하는 것이 바람직하다. 도 8에서 알 수 있는 것과 같이, N개의 판정을 예측할 수 있도록 하기 위해서는, RDS-트리의 2^N개의 가능한 경로가 계산되어야 한다. N=3에 대해서는, 8개의 가능한 경로가 계산되어야 한다. 계산해야 하는 경로의 수는 m₂-비트 채널어의 수에만 의존하며, m₁-비트 채널어를 인코딩할 때 추가적인 경로가 추가되지 않으므로, m₁-비트 채널어의 수는 중요하지 않다.

도 8은, 일반적으로, 즉 별개의 경로를 따른 인코딩과 평가 표준 모두에 적용될 때, 깊이 N을 갖는 판정 트리를 나타낸 것이다. 도 9는 복잡성이 크게 줄어든 인코딩 트리를 나타낸 것으로, 이것은 이중 코드의 "동일한 다음 상태" 특성으로 인해 가능하게 된다. RDS-표준이 별개의 경로를 따라 평가되는 것이 아직 필요하기는 하지만, C₁을 갖는 바이트의 인코딩은 단지 한번만 수행될 필요가 있는 한편, C₂를 사용하여 인코딩하려는 바이트는 물론 2회 인코딩될 필요가 있다.

이중 코드의 채널 워드에 관련된 N 바이트를 포함하고 주 코드의 채널어와 관련된 N*(n_B-1) 바이트를 포함하는 N*n_B바이트의 블록을 생각하자. 도 8의 RDS-트리의 경우에는, 예측 DC-제어를 수행하기 위해 인코딩되어야 할 바이트의 수가 (2^N*n_B) 바이트인 것을 계산할 수 있다. 마찬가지로, 도 9의 경우에, 예측 DC-제어를 수행하기 위해 인코딩하여야 할 바이트의 수는 N*(n_B+1) 바이트라는 것을 계산할 수 있다.

결론적으로, DC-제어를 위한 효율적인 예측 인코딩을 구현하기 위해서는, 각각의 n-비트 심볼에 대해, 코드 C₂의 2가지 가능한 채널 표시가 동일한 다음 상태를 갖도록, 본 발명에 따른 코딩 방법이 구성되어야 한다는 것을 알 수 있다.

도 10은 본 발명에 따른 인코딩장치를 나타낸 것이다. 이 인코딩장치(100)에서는, 이진 정보신호의 복수의 데이터 비트의 스트림(101)이 제약을 받는 이진 채널신호의 복수의 데이터 비트의 스트림(103)으로 변환된다. 인코딩장치(100)는, 코딩 방법에 따라, 예를 들면, 도 4 및 도 5에 도시된 것과 같은 주 코드 C₁및 이중 코드 C₂의 코드 테이블에 따라, n-비트 정보어들을 m₁-비트 채널어들로 변환하며 n-비트 정보어들을 m₂-비트 채널어들로 변환하는 변환기(102)를 구비한다. 인코딩장치(100)는, m₁-비트 채널어들과 m₂-비트 채널어들의 코딩 상태를 설정하는 상태설정수단(104)을 구비한다. 이와 같은 코딩 상태를 사용하여, 변환기(102)는 다음의 n-비트 정보어를 변환할 수 있다.

도 11은, 예를 들기 위해, 본 발명에 따른 방법을 수행한 후 얻어진 제약을 받는 이진 채널신호의 복수의 데이터 비트의 스트림을 포함하는 신호가 트랙에 기록된 기록매체(110)를 나타낸 것이다. 도 12는 도 11의 기록매체의 확대 부분을 나타낸 것이다.

도시된 기록매체는 광학적으로 검출가능한 형태를 갖는다. 이 기록매체는, 이와 다른 형태, 예를 들면 자기적으로 판독가능한 형태를 가질 수도 있다. 기록매체는 트랙(111)에 배치된 복수의 정보 패턴을 구비한다. 도 12는 트랙(111)들 중 한 개의 확대 부분(112)을 나타낸 것이다. 도 12에 도시된 트랙 부분(112) 내부의 정보 패턴은, 예를 들어 광학적으로 검출가능한 복수의 마크의 형태를 갖는 제 1 섹션(113)과, 예를 들어 복수의 마크 사이에 놓인 중간 영역들의 제 2 섹션(114)을 구비한다. 제 1 및 제 2 섹션은 트랙의 방향(115)으로 교번한다. 제 1 섹션(113)은제 1 검출가능한 특성을 나타내고, 제 2 섹션(114)은 제 1 검출가능한 특성과 구별가능한 제 2 특성을 나타낸다. 제 1 섹션(113)은, 한 개의 신호 레벨, 예를 들면 로우 신호 레벨 L을 갖는 변조된 이진신호 S의 비트 셀(116)을 나타낸다. 제 2 섹션(114)은, 다른 신호 레벨, 예를 들면 하이 신호 레벨 H를 갖는 비트 셀(117)을 나타낸다. 기록매체(110)는, 먼저 변조된 이진 채널신호를 발생한 후, 기록매체에 정보 패턴을 설치함으로써 얻어질 수 있다. 기록매체가 광학적으로 검출가능한 형태를 갖는 경우에, 기록매체는 당업계의 당업자에게 알려진 마스터링 및 복제 기술을 사용하여 얻어질 수 있다.

도 13은 디코딩장치를 나타낸 것이다. 이 디코딩장치(132)에서는, 제약을 받는 이진 채널신호의 복수의 데이터 비트의 스트림(131)이 이진 정보신호의 복수의 데이터 비트의 스트림(134)으로 변환된다. 디코딩 장치(132)는, 제약을 받는 이진 채널신호(131)를 이진 정보신호의 복수의 데이터 비트의 스트림으로 변환하는 변환기를 구비한다. 디코딩은, 예를 들면, 도 6 및 도 7을 참조하여 설명한 것과 같은 해싱을 사용하여 달성될 수 있다. 이진 채널신호(131)를 디코딩할 때, 도 6 및 도 7을 참조하여 설명한 것과 같이, 디코딩하고자 하는 다음 채널어에 대한 정보가 필요하다. 이 정보(133)는, 현재의 채널어를 디코딩하기 전에 디코딩장치(132)로 공급된다.

도 14는 정보를 기록하는 기록장치를 나타낸 것이다. 이 도면은 정보를 기록하는 기록장치를 나타내는데, 이때 본 발명에 따른 인코딩 자치, 예를 들면 도 10에 나타낸 인코딩장치(100)가 사용된다. 신호 라인(141)은, 인코딩하려는 정보어를인코딩장치(100)로 공급한다. 기록장치에는, 변조된 이진 채널신호를 공급하기 위한 신호 라인(142)이 기록 헤드(144)용 제어회로(143)에 접속되며, 이 기록 헤드를 따라 기록가능한 형태를 갖는 이 기록매체(145)가 움직인다. 기록 헤드(144)는, 기록매체(145) 상에 검출가능한 변화를 갖는 복수의 마크를 도입할 수 있는 통상적인 형태를 갖는다. 제어회로(143)도, 기록 헤드(144)가 변조된 신호에 대응하는 복수의 마크의 패턴을 도입하도록, 제어회로(143)에 인가된 변조된 신호에 응답하여 기록 헤드에 대해 제어신호를 발생하는 통상적인 형태를 가질 수 있다.

도 15는 기록매체를 판독하는 판독장치를 나타낸 것이다. 이 도면은 판독장치를 나타낸 것으로, 그 내부에는 본 발명에 따른 디코딩장치, 예를 들면 도 13에 도시된 디코딩장치(132)가 사용된다. 판독장치는, 본 발명에 따라 기록매체(151)를 판독하기 위한 통상적인 형태를 갖는 판독 헤드(152)를 구비하며, 기록매체(151)는 본 발명에 따른 변조된 이진 채널신호에 대응하는 정보 패턴을 지닌다. 이에 따라, 판독 헤드(152)는, 판독 헤드(152)에 의해 판독된 정보 패턴에 따라 변조된 아날로그 판독신호를 발생한다. 검출회로(153)는, 이와 같은 판독신호를 통상적인 방법으로 이진신호로 변환하고, 이 이진신호는 디코딩회로(132)로 인가된다.

본 발명에 대한 바람직한 실시예를 참조하여 본 발명을 설명하였지만, 이들 실시예가 제한적인 실시예가 아니라는 점은 자명하다. 따라서, 청구범위에 기재된 것과 같은 본 발명의 범주를 벗어나지 않으면서, 본 발명이 속한 기술분야의 당업자에게 있어서 다양한 변형이 이루어질 수 있다.

예를 들면, 한 개의 주 코드와 한 개의 이중 코드를 사용하는 대신에, 두 개이상의 주 코드 및/또는 두 개 이상의 이중 코드의 조합을 사용하여, 본 발명의 범주를 벗어나지 않으면서, 채널어의 스트림을 생성할 수도 있다. 이들 코드를 적절히 혼합함으로써, 채널어의 스트림의 제약이 여전히 준수될 수 있다.

예를 들면, 본 발명의 범주는, 정보어를 한 개의 m₁-비트 채널어와 그 다음의 한 개의 m₂-비트 채널어로 인코딩하는 방법에 한정되는 것은 아니다. 정보어를 m₂-비트 채널어로 인코딩하기 전에, m₁-비트 채널어로 인코딩하려는 정보어의 수는 정해지지 않는다.

예를 들면, 본 발명은 범주는 이진 코드에 한정되지 않는다. 본 발명의 요지를 벗어나지 않으면서, 본 발명은 다중레벨 코드, 삼중 코드, 또는 다른 M중 코드에 적용될 수 있다. 각각의 n-비트 정보어에 대한 서로 다른 m₂-비트 채널어의 수는, 적어도 2개이어야 하며, 바람직하게는, 이 수는 다중값을 갖는 "패리티" 파라미터의 값의 수와 동일한 반면, 채널어의 "패리티"들은 적어도 한번 모든 서로 다른 값들을 적어도 포괄해야 한다. (값 -1, 0 및 1을 갖는) 삼중 코드의 경우에, 이것은, "패리티" -1, 0 및 1을 갖는 적어도 3개의 서로 다른 m₂-비트 채널어가 (동일한 다음 상태를 갖는) 채널 코드 C₂내부에 존재한다는 것을 의미한다.

더구나, 본 발명은 모든 신규한 특징부 또는 이들 신규한 특징부의 모든 조합을 포괄한다.

Claims (16)

1. 이진 정보신호의 복수의 데이터 비트의 스트림을 제약을 받는 이진 채널신호의 복수의 데이터 비트의 스트림으로 변환하되, 이진 정보신호의 복수의 데이터 비트의 스트림이 복수의 n-비트 정보어로 분할되고, 상기 복수의 정보어는 채널 코드 C₁에 따라 복수의 m₁-비트 채널어로, 또는 채널 코드 C₂에 따라 m₂-비트 채널어로 변환되며, 이때 m₁, m₂및 n은 m₂>m₁≥n을 만족하는 정수이고, m₂-비트 채널어는 그들 중에서 적어도 2개가 반대의 패리티를 갖는 적어도 2개의 m₂-비트 채널어들 중에서 선택되며, 연결된 복수의 m₁-비트 채널어와 복수의 m₂-비트 채널어는 이진 채널신호의 런길이 제약을 따르는 변환방법에 있어서,

   - 각각의 세트가 복수의 m₁-비트 채널어의 복수의 시작 부분의 서브세트로부터 선택된 한 개의 시작 부분을 갖는 복수의 m₁-비트 채널어만을 포함하고, 이 각각의 세트가 채널 코드 C₁의 코딩 상태와 연관되되, 이 코딩 상태가 앞선 채널어의 끝 부분에 의존하여 설정되는, 복수의 m₁-비트 채널어로 구성된 복수의 세트에서 선택된 한 개의 세트로부터 m₁-비트 채널어를 선택하는 단계,

   또는,

   - 각각의 세트가 상기 세트에 속하는 복수의 m₂-비트 채널어의 복수의 시작 부분의서브세트로부터 선택된 한 개의 시작 부분을 갖는 복수의 m₂-비트 채널어만을 포함하고, 이 각각의 세트가 채널 코드 C₂의 코딩 상태와 연관되되, 이 코딩 상태가 앞선 채널어의 끝 부분에 의존하여 설정되는, 복수의 m₂-비트 채널어로 구성된 복수의 세트에서 선택된 한 개의 세트로부터 m₂-비트 채널어를 선택하는 단계의 반복적인 또는 교대로 수행하는 단계를 포함하고,

   채널 코드 C₁의 코딩 상태에 있는 복수의 m₁-비트 채널어의 복수의 끝 부분과 채널 코드 C₂의 세트에 있는 복수의 m₂-비트 채널어의 복수의 시작 부분이 상기 런길이 제약을 따르도록 배치된 것을 특징으로 하는 변환방법.
2. 제 1항에 있어서,

   채널 코드 C₁의 코딩 상태의 수가 채널 코드 C₂의 코딩 상태의 수와 동일한 것을 특징으로 하는 변환방법.
3. 제 1항 또는 제 2항에 있어서,

   임의의 m₁-비트의 채널어의 끝 부분은 다중도 y₁을 갖고, 다중도 y₁은 상기 끝 부분이 설정할 수 있는 채널 코드 C₁의 서로 다른 상태수에 해당하며, 임의의 m₂-비트의채널어의 끝 부분은 다중도 y₂를 갖고, 다중도 y₂는 상기 끝 부분이 설정할 수 있는 채널 코드 C₂의 상태수에 해당하며, m₁-비트 채널어의 끝 부분이 m₂-비트 채널어의 끝 부분과 동일한 경우에 y₁=y₂인 것을 특징으로 하는 변환방법.
4. 제 1항, 제 2항 또는 제 3항에 있어서,

   상기 적어도 2개의 m₂-비트 채널어가 동일한 상태를 설정하는 것을 특징으로 하는 변환방법.
5. 제 1항에 있어서,

   채널 코드 C₁의 복수의 채널어의 세트들과 채널 코드 C₂의 복수의 채널어의 세트들은, 연결된 m₁-비트 채널어들과 m₂-비트 채널어들로 구성된 이진 채널신호가 d=2 제약과 k=10 제약을 따르도록 배치된 것을 특징으로 하는 변환방법.
6. 제 1항 내지 제 5항 중 어느 한 항에 있어서.

   채널 코드 C₁의 복수의 채널어의 세트들과 채널 코드 C₂의 코딩 상태들이, 연결된m₁-비트 채널어들과 m₂-비트 채널어들로 형성된 이진 채널 신호가 이진 채널에 대한 반복-최소-런길이-제약 = 6 제약을 따르도록 배치된 것을 특징으로 하는 변환방법.
7. 제 1항에 있어서,

   n = 8, m₁= 15, m₂= 17인 것을 특징으로 하는 변환방법.
8. 제 1항, 제 2항, 제 3항 또는 제 4항에 있어서,

   m₁-비트 채널어들의 수와 m₂-비트 채널어들의 수 사이의 비율이 DC-제어의 선택된 측정값에 따라 결정되는 것을 특징으로 하는 변환방법.
9. 제 1항에 있어서,

   코딩 상태는, n-비트 정보어에 따라 더 설정되어, 코딩 상태를 검출함으로써 이 n-비트 정보어를 구별할 수 있는 것을 특징으로 하는 변환방법.
10. 제 1항, 제 2항, 제 3항 또는 제 4항에 있어서,

    채널어 C₁의 코딩 상태와 채널어 C₂의 코딩 상태가, 제한된 수의 채널어가 다른 채널어들 또는 패턴들을 위해 치환되도록 더 구성되며, 이들 다른 채널어들 또는 패턴들은 채널 코드 C₁및 채널 코드 C₂의 채널어들의 세트에 속하지 않는 것을 특징으로 하는 변환방법.
11. 선행하는 청구항 중 어느 한 항에 기재된 방법을 수행하기 위해, 이진 정보신호의 복수의 데이터 비트의 스트림을 제약을 받는 이진 채널신호의 복수의 데이터 비트의 스트림으로 인코딩하고, 복수의 n-비트 정보어를 복수의 m₁-비트 채널어로 변환하는 n-m₁-비트 변환기와, 복수의 n-비트 정보어를 복수의 m₂-비트 채널어로 변환하는 n-m₂-비트 변환기와, 복수의 m₁-비트 채널어와 복수의 m₂-비트 채널어의 코딩 상태를 설정하는 상태설정수단을 구비하고, n-m₁-비트 변환기는 앞선 채널어의 끝 부분에 의존하여 m₁-비트 채널어를 선택하도록 더 구성되고, n-m₂-비트 변환기는 앞선 채널어의 끝 부분에 의존하여 m₂-비트 채널어를 선택하도록 더 구성된 것을 특징으로 하는 인코딩장치.
12. 제 11항에 있어서,

    기록매체 상에 정보 패턴을 기록하는 기록수단을 더 구비한 것을 특징으로 하는 인코딩장치.
13. 청구항 1 내지 10 중에서 선택된 어느 한 항에 기재된 방법을 수행한 후 얻어진, 제약을 받는 이진 채널신호의 복수의 데이터 비트의 스트림을 포함하는 신호.
14. 청구항 13에 기재된 신호가 그 위의 트랙에 기록되고, 복수의 정보 패턴이 신호 부분들을 나타내며, 이 정보 패턴들이 트랙의 방향으로 교번하는 제 1 및 제 2 부분들을 구비하고, 이 제 1 부분들은 검출가능한 특성값들을 나타내며, 제 2 부분들은 제 1 특성값들과 구별가능한 검출가능한 특성값들을 나타내고, 이들 부분은 제 1 논리값을 갖는 복수의 비트 셀을 표시하는 제 1 특성값들과, 제 2 논리값을 갖는 복수의 비트 셀을 표시하는 제 2 특성값들을 갖는 것을 특징으로 하는 기록매체.
15. 제약을 받는 이진 채널신호를 이진 정보신호의 복수의 데이터 비트의 스트림으로 디코딩하며, 청구항 13이 기재된 신호를 제 1 및 제 2 값을 갖는 복수의 비트의 비트 스트링으로 변환하는 변환수단을 구비하되, 이 신호가 복수의 m₁-비트 채널어와복수의 m₂-비트 채널어를 포함하고, 비트 스트링은 복수의 n-비트 정보어를 포함하며, 변환수단은 복수의 m₁-비트 채널어와 복수의 m₂-비트 채널어를 복수의 n-비트 정보어로 변환하도록 구성되고, 변환하려는 한 개의 채널어에 대해 한 개의 정보어가 할당되는 것을 특징으로 하는 디코딩장치.
16. 제 15항에 있어서,

    기록매체로부터 정보 패턴을 판독하는 판독수단을 더 구비한 것을 특징으로 하는 디코딩장치.