KR20020007294A - 대기동안에 다른 데이터 처리 유닛의 메모리로의 액세스를가지는 데이터 처리 유닛 - Google Patents

대기동안에 다른 데이터 처리 유닛의 메모리로의 액세스를가지는 데이터 처리 유닛 Download PDF

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Abstract

본 발명에서는 에너지 및 이용가능한 자원의 이용을 최적화하기 위하여, 감소된 전력 모드에서 데이터 처리 시스템의 일부를 형성하는 제 1 데이터 처리 유닛이 제 2 데이터 처리 유닛에 자신의 관련된 메모리로의 액세스를 제공한다. 감소된 전력 모드에서 제 1 데이터 처리 유닛은 감소된 저장 공간을 요구하는데, 남는 저장 공간은 제 2 데이터 처리 유닛에 이용가능하게 될 수 있다. 제 2 데이터 처리 유닛이 감소된 전력 모드에서만 동작한다면, 제 2 데이터 처리 유닛과 관련된 메모리는 스위치 오프(switch off)되어 에너지를 절약할 수 있거나 완전히 제거될 수 있다.

Description

대기동안에 다른 데이터 처리 유닛의 메모리로의 액세스를 가지는 데이터 처리 유닛{DATA PROCESSING UNIT WITH ACCESS TO THE MEMORY OF ANOTHER DATA PROCESSING UNIT DURING STANDBY}
이러한 타입의 장치는 WO 99/00741로부터 공지되어 있다. 여기서는 퍼스널 컴퓨터에서 이용될 다기능 제어기(a multifunction controller)가 기술되는데, 이는 통합 그래픽/비디오 제어기(a unified graphics/video controller)를 포함한다. 통합 그래픽/비디오 제어기는 이용자를 위하여 의도된 데이터를 디스플레이 유닛(a display unit)에 의해서 재생성되기에 적당한 신호로 처리한다. 통합 비디오 제어기를 위한 데이터는 CPU(Central Processing Unit)에 의해서 공급된다. CPU는 데이터를 통합 그래픽/비디오 제어기에 속하는 메모리내에 기록하고, 이를 레지스터 구조(a register structure)를 통하여 공급하거나 CPU에 속하는 메모리내에서 이용가능하게 할 수 있으며, 그 후에 통합 그래픽/비디오 제어기는 CPU에 속하는 메모리로부터 데이터를 패치(fetch)할 수 있다. 통합 그래픽/비디오 제어기가 데이터를 제어할 수 있게된 후에, 이는 통합 그래픽/비디오 제어기에 속하는 메모리에 의해서 처리된다. WO 99/00741에서는, 이러한 데이터의 교환은 통신 링크(a communication link) 및 결합된 PCI 브리지(a combined PCI bridge) 및 캐쉬 제어기(a cache controller)에 의해서 영향을 받으며, 그 결과로서 통합 그래픽/비디오 제어기는 CPU에 속하는 캐쉬 메모리로의 액세스를 가진다.
이러한 장치의 단점은, 영상(picture)이 시스템의 감소된 전력 모드에서 통합 그래픽/비디오 제어기를 통하여 재생성되어야 하는 경우에, 데이터 처리 시스템의 불필요하게 많은 부분이 활성 상태로 남아서 불필요하게 많은 에너지를 소비하게 된다는 점이다.
발명의 개요
본 발명의 목적은 이용가능한 시스템 컴포넌트(available system components)를 효율적으로 이용함으로써 감소된 전력 모드 데이터 처리 유닛의 에너지 소비를 더 감소시키는 것이다.
이러한 목적을 위하여, 본 발명에 따른 장치는 데이터 처리 시스템의 감소된전력 모드에서 제 2 데이터 처리 유닛에 제 1 데이터 처리 유닛에 속하는 메모리로의 액세스를 제공하도록 제 1 데이터 처리 유닛이 배열된다는 특징을 가진다.
데이터 처리 시스템의 감소된 전력 모드에서, 제 2 데이터 처리 유닛은 종종 정보를 처리하는 데, 이것이 사실이기는 하지만, 정보의 양 및 교환(the quantity and exchange of information)이 통상적으로 제한된다. 감소된 전력 모드에서 제 1 데이터 처리 유닛은 감소된 수의 업무만을 수행하여, 제 1 데이터 처리 유닛에 속하는 메모리의 일부는 이용되지 않은 채로 남게된다. 제 1 데이터 처리 유닛에 속하는 메모리를 감소된 전력 모드에서 제 2 데이터 처리 유닛의 데이터를 저장하는 데에 이용함으로써, 제 2 데이터 처리 유닛의 자신의 메모리의 이용이 회피될 수 있으며, 시스템 컴포넌트는 최적의 이용 상태를 가질 수 있다.
제 1 데이터 처리 유닛에 속하는 메모리는 감소된 전력 모드에서 생성된 데이터의 양을 가지는 용량에 관하여 더욱 적합하게 되어 제 2 데이터 처리 유닛에 의해서 처리되거나, 감소된 전력 모드에서 이용되지 않으나 스위치 오프되지도 않는 시스템 컴포넌트의 일부를 형성할 수 있다. 제 2 데이터 처리 유닛이 감소된 전력 모드에서만 데이터를 처리해야하는 경우에는, 제 2 데이터 처리 유닛을 위한 자신의 메모리는 생략될 수 있다.
이러한 모든 점들이 이용가능한 시스템 컴포넌트를 효율적으로 이용하게 하며 에너지 소비를 감소시킨다.
본 발명의 실시예는 제 1 데이터 처리 유닛의 감소된 전력 모드동안에 제 1 데이터 처리 유닛이 제 1 데이터 처리 유닛에 속하는 메모리로의 액세스를 제공하도록 배열된다는 특징을 가진다.
제 1 데이터 처리 유닛이 감소된 전력 모드에 위치하는 동안에, 제 1 데이터 처리 유닛에 속하는 메모리는 통상적으로 사용되지 않는다. 이러한 사용되지 않은 메모리를 이용함으로써, 제 2 데이터 처리 유닛 자신의 메모리의 이용이 회피되는데, 이는 시스템 컴포넌트의 효율적인 이용 및 감소된 에너지 소비를 야기한다.
본 발명의 부가적인 실시예는 제 2 데이터 처리 유닛에 속하는 메모리가 스위치 오프되는 경우에 제 1 데이터 처리 유닛이 제 2 데이터 처리 유닛에 제 1 데이터 처리 유닛에 속하는 메모리로의 액세스를 제공하도록 배열되는 특징을 가진다.
감소된 전력 모드에서, 데이터 처리 시스템의 가능한한 많은 컴포넌트들이 스위치 오프되어 최적의 에너지 소비를 제공한다. 감소된 전력 모드에서 제 2 데이터 처리 유닛에 속하는 메모리를 스위치 오프하고, 제 2 데이터 처리 유닛에 제 1 데이터 처리 유닛에 속하는 메모리로의 액세스를 제공함으로써, 데이터 처리 시스템의 에너지 소비는 감소되며, 제 2 데이터 처리 유닛은 제 1 데이터 처리 유닛에 속하는 메모리의 도움으로 계속해서 감소된 세트의 업무를 수행할 수 있다. 제 1 데이터 처리 유닛에 속하는 메모리는, 예를 들면 용량에 관하여, 감소된 전력 모드에서 처리될 감소된 데이터의 양에 더욱 적합하거나, 감소된 전력 모드에서 이용되지 않으나 스위치 오프되지도 않는 시스템 컴포넌트의 일부가 된다.
본 발명은 도면을 참조하여 더욱 잘 설명될 것이다.
본 발명은 감소된 전력 모드(a reduced-power mode)에 위치할 수 있는 데이터 처리 시스템에 관한 것으로, 이는 제 1 데이터 처리 유닛에 속하는 메모리로의 액세스를 가지는 제 1 데이터 처리 유닛 및 제 1 데이터 처리 유닛에 속하는 메모리로의 액세스를 가지는 제 2 데이터 처리 유닛을 포함한다.
본 발명은 또한 감소된 전력 모드에 위치할 수 있으며, 데이터 처리 유닛에 속하는 메모리로의 액세스를 가지는 데이터 처리 유닛에 관한 것이다.
도 1은 제어기가 다양한 시스템 컴포넌트들 사이의 상호작용을 제어하는 시스템,
도 2는 비디오 제어기가 마이크로프로세서의 외부 메모리를 이용하는 시스템,
도 3은 비디오 제어기가 마이크로프로세수의 내부 메모리를 이용하는 시스템,
도 4는 비디오 제어기가 자신의 메모리를 이용할 수 있으나, 감소된 전력 모드에서 마이크로프로세서의 메모리를 이용하는 시스템.
도면에서, 데이터 처리 유닛은 마이크로프로세서의 형태로 도시된다. 디지털 신호 프로세서와 같은 다른 데이터 처리 유닛 역시 이용될 수 있다.
도 1은 마이크로프로세서(10), 마이크로프로세서에 속하는 메모리(15), 시스템 컴포넌트들 사이의 상호작용을 제어하는 제어기(13) 및 비디오 제어기(17)를 포함하는 데이터 처리 시스템을 도시한다. 이러한 시스템은 감소된 전력 모드내에 위치할 수 있다.
감소된 전력 모드에서, 다양한 시스템 컴포넌트들을 최적의 상태로 이용하는 것이 중요하다. 감소된 전력 모드에서, 비디오 제어기(17)는 종종 한정된 양의 정보를 재생성한다. 이것은 이러한 정보가 저장될 메모리를 요구한다. 마이크로프로세서(10)에 속하는 메모리를 이용함으로써, 비디오 제어기(17) 자신의 메모리 이용이 회피될 수 있다. 감소된 모드에서의 마이크로프로세서(10)는 덜 활성화되거나, 비활성화되는데, 이는 메모리(15)의 이용을 감소시킨다. 비워진 메모리(15)의 용량은 비디오 제어기(17)에 의해서 이용될 수 있다. 마이크로프로세서(10)가 감소된 전력 모드에서 스위치 오프(switch off)된 경우에, 마이크로프로세서(10)에 할당된 메모리(15)의 전체 부분은 비디오 제어기(17)에서 이용가능하게 된다.
비디오 제어기(17)가 감소된 전력 모드에서만 데이터를 재생성하는 경우에, 메모리(15)는 비디오 제어기(17)를 위한 유일한 메모리로서 충분할 것인데, 이는 정규 전력 모드(normal-power mode)에서 비디오 제어기(17)가 메모리를 필요로 하지 않아서 메모리(15)는 다시 마이크로프로세서(10)에게 전적으로 이용가능하게 되기 때문이다.
도 2는 마이크로프로세서(20), 비디오 제어기(27), 마이크로프로세서에 속하는 외부 메모리(25) 및 마이크로프로세서(20)내에 포함된 제어기(23)를 포함하는 데이터 처리 시스템을 도시한다. 제어기(23)는, 가능하게는 마이크로프로세서(20)에 의해서 명령된, 마이크로프로세서(20)에 속하는 메모리(25)로의 액세스를 제어한다. 마이크로프로세서(20)의 일부, 그 중에서도 제어기(23)를 활성 상태로 유지함으로써, 감소된 전력 모드에서 비디오 제어기(27)는 마이크로프로세서(20)에 속하는 메모리(25)를 이용할 수 있으며, 비디오 제어기(27)에 속하는 자신의 메모리의 이용이 회피될 수 있다. 예를 들면, 감소된 전력 모드에서, 마이크로프로세서(20)는 스위치 오프(switch off)될 수 있으며, 반면에 비디오 제어기(27)를 위한 메모리(25)로의 액세스는 유지된다. 결과적으로, 에너지 소비는 감소되며, 시스템 컴포넌트들은 최적의 이용 상태가 된다. 비디오 제어기(27)가 감소된 전력 모드에서만 데이터를 재생성하는 경우에, 메모리(25)는 비디오 제어기(27)를 위한 유일한 메모리로서 충분할 것인데, 이는 정규 전력 모드에서 비디오 제어기(27)는 메모리를 필요로 하지 않아서 메모리(25)는 다시 전적으로 마이크로프로세서(20)가 이용할 수 있기 때문이다.
도 3은 비디오 제어기(27), 마이크로프로세서(30) 내부에 감소된 전력 모드에서 외부로부터 비디오 제어기(37)로 액세스가 가능한 메모리(35)를 포함하는 마이크로프로세서(30)를 포함하는 데이터 처리 시스템을 도시한다. 몇몇 시스템에서는 마이크로프로세서(30)는 스위치 오프되지 않지만, 단지 최소의 세트의 업무만을 수행할 필요가 있다. 이러한 목적으로, 마이크로프로세서(30)는 메모리(35)의 작은 부분만을 가질 필요가 있으나, 이로 인하여 전체 메모리(35)에 에너지가 공급되어야 한다. 비디오 제어기(37)가 메모리(35)의 사용되지 않은 부분을 사용할 수 있도록 함으로써, 비디오 제어기(37)에 속하는 추가적인 메모리의 사용이 회피될 수 있다. 또한, 결과적으로 비디오 제어기(17)에 속하는 메모리와 관련된 에너지 소비가 회피되어 이용가능한 시스템 컴포넌트의 최적의 상태의 이용이 이루어진다.
도 4는 마이크로프로세서(40), 제어기(43), 마이크로프로세서에 속하는 메모리(45), 비디오 제어기(47), 비디오 제어기(47)에 속하는 메모리(49) 및 메모리로의 에너지 공급을 인터럽트(interrupt)하는 스위치(48)를 포함하는 데이터 처리 시스템을 도시한다.
감소된 전력 모드에서, 제어기(43)는 비디오 제어기(47)에 마이크로프로세서(40)에 속하는 메모리(45)로의 액세스를 제공한다. 메모리(45)는 감소된 전력 모드에서 비디오 제어기(47)의 데이터를 위한 충분한 저장 용량을 가진다. 비디오 제어기(47)에 속하는 메모리(49)는 감소된 전력 모드에서 더 이상 필요하지 않으며, 스위치(49) 또는 전력 강하 핀(a power-down pin)(46)에 의해서 스위치 오프될 수 있어서 에너지 소비가 감소되게 된다. 비디오 제어기(47)에 속하는 메모리(49)의 스위칭-오프(switching-off)는 도 1, 2 및 3에 나타난 개선점들과 결합될 수 있다.

Claims (8)

  1. 제 1 데이터 처리 유닛에 속하는 메모리로의 액세스를 가지는 상기 제 1 데이터 처리 유닛 및 상기 제 1 데이터 처리 유닛에 속하는 메모리로의 액세스를 가지는 제 2 데이터 처리 유닛을 포함하는 감소된 전력 모드(a reduced-power mode)에 위치할 수 있는 데이터 처리 시스템에 있어서,
    상기 데이터 처리 시스템의 감소된 전력 모드에서 상기 제 1 데이터 처리 유닛은 상기 제 2 데이터 처리 유닛에 상기 제 1 데이터 처리 유닛에 속하는 상기 메모리로의 액세스를 제공하도록 배열되는 데이터 처리 시스템.
  2. 제 1 항에 있어서,
    상기 데이터 처리 시스템의 감소된 전력 모드가 상기 제 1 데이터 처리 유닛의 감소된 전력 모드를 의미하는 시간 주기에서 상기 제 1 데이터 처리 유닛은 상기 제 2 데이터 처리 유닛에 상기 제 1 데이터 처리 유닛에 속하는 상기 메모리로의 액세스를 제공하도록 배열되는 데이터 처리 시스템.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 제 2 데이터 처리 유닛에 속하는 메모리가 스위치 오프(switch off)되는 경우에 상기 제 1 데이터 처리 유닛은 상기 제 2 데이터 처리 유닛에 상기 제 1 데이터 처리 유닛에 속하는 상기 메모리로의 액세스를 제공하도록 배열되는 데이터 처리 시스템.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 데이터 처리 유닛에 속하는 상기 메모리가 상기 제 1 데이터 처리 유닛의 일부를 형성하는 데이터 처리 시스템.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 데이터 처리 유닛에 속하는 상기 메모리가 캐쉬 메모리(a cache memory)인 데이터 처리 시스템.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 제 1 데이터 처리 유닛은 마이크로프로세서(a microprocessor)인 데이터 처리 시스템.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 2 데이터 처리 유닛은 비디오 제어기(a video controller)인 데이터 처리 시스템.
  8. 데이터 처리 유닛이 감소된 전력 모드에 위치할 수 있는 상기 데이터 처리 유닛에 속하는 메모리로의 액세스를 가지는 데이터 처리 유닛에 있어서,
    상기 데이터 처리 유닛은 상기 감소된 전력 모드에서 상기 데이터 처리 유닛에 속하는 상기 메모리로의 액세스를 제공하도록 배열되는 데이터 처리 시스템.
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