KR20020007323A - 국부 연결 및 전도 라인 형성 방법 및 그 최종구조물 - Google Patents

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Abstract

집적 회로를 제작하는 방법은 반도체 기판 위에 반대편 측벽(27, 28)(29, 30)(31, 32)을 가지는 전도 라인(22, 24, 26)을 형성하는 단계를 포함한다. 이어서 절연층(34)이 증착된다. 절연층(34)은 라인(22, 24, 26)의 한 개 이상의 측벽 일부를 따라 에칭된다. 절연 스페이서 형성층(46)이 기판과 라인 위에 증착된다. 절연 측벽 스페이서(47-50, 52)를 형성하기 위해 이방성으로 에칭된다. 국부 상호연결을 형성하는 방법은 반도체 기판 위에 두 개 이상의 트랜지스터 게이트를 포함한다. 국부연결층(56)이 증착되어 트랜지스터 게이트 중 한 개 이상 위에 놓이고, 게이트 중 하나의 한 개 이상의 소스/드레인 영역을 트랜지스터 게이트 중 다른 하나에 근접한 반도체 기판 물질과 연결하게 한다. 한 태양에서, 최소한 두 개의 임플랜팅 단계로 전도도 향상 불순물이 국부연결층(56) 내로 임플랜팅된다. 첫 번째 임플랜팅 단계는 두 번째 단계보다 국부연결층 내로 더 깊은 피크 임플랜트 위치를 제공한다. 전도도 향상 불순물이 국부연결층으로부터 반도체 기판 물질 내로 확산한다. 한 태양에서, 전도도 향상 불순물은 국부 연결층을 통해 반도체 기판 물질 내로 임플랜팅된다. 전계 고립 물질 영역과 액티브 영역이 반도체 기판 위에 형성된다 트렌치는 전계 고립 물질 내로 에칭되어 바람직한 라인 구조를 얻는다. 전도 물질이 증착되어 트렌치를 적어도 부분적으로 채우고 전도 라인을 형성한다. 집적 회로가 공개되고 청구된다.

Description

국부 연결 및 전도 라인 형성 방법 및 그 최종구조물{METHODS OF FORMING LOCAL INTERCONNECTS AND CONDUCTIVE LINES, AND RESULTING STRUCTURE}
고밀도 DRAM 및 타회로에 구현되는 메모리 셀 및 타 회로 크기의 감소는 반도체 제작에서 끊임없는 목표가 되고 있다. 전기 회로를 구현하는 것은 고립된 장치를 특정 전기 경로를 따라 연결하는 과정을 포함한다. 실리콘과 그외 다른 반도체 물질로 집적 회로를 제작할 때, 반도체 기판에 구현된 전도 소자가 서로 고립될 필요가 있다. 이러한 고립은 트렌치 및 리필 전계 고립 영역이나, LOCOS 성장 전계 산화물의 형태로 발생한다.
트랜지스터 게이트 라인과 같은 전도 라인은 벌크 반도체 기판 위에 형성된다. 일부 라인은 반도체 기판의 넓은 영역 위에 광범위하게 분포된다. 다른 라인은 훨씬 짧고 집적 회로의 매우 작은 부분과 연계된다. 본 발명은 국부 연결에 관련된 처리과정과 그 구조적 개선점을 이끌기 위해 제시되었다.
본 발명은 집적 회로, 집적 회로 제작 방법, 국부 연결 형성 방법, 그리고 전도 라인 형성 방법에 관한 것이다.
도 1은 발명에 따르는 공정 단계에서 반도체 웨이퍼 조각의 단면도.
도 2는 도 1에 도시되는 과정의 다음 단계의 웨이퍼 단면도.
도 3은 도 2에 도시되는 과정의 다음 단계의 웨이퍼 단면도.
도 4는 도 3에 도시되는 과정의 다음 단계의 웨이퍼 단면도.
도 5는 도 4에 도시되는 과정의 다음 단계의 웨이퍼 단면도.
도 6은 도 5에 도시되는 과정의 다음 단계의 웨이퍼 단면도.
도 7은 도 6에 도시되는 과정의 다음 단계의 웨이퍼 단면도.
도 8은 도 7에 도시되는 과정의 다음 단계의 웨이퍼 단면도.
도 9는 도 8에 도시되는 과정의 다음 단계의 웨이퍼 단면도.
도 10은 발명에 따르는 한 공정 단계에서 대안의 실시예의 반도체 웨이퍼 단면도.
도 11은 도 10에 도시되는 과정의 다음 단계의 웨이퍼 단면도.
도 12는 도 11의 선 12-12을 따라 본 도 11의 도면.
도 13은 도 11에 도시되는 과정의 다음 단계의 웨이퍼 단면도.
도 14는 도 13의 라인 14-14를 따라 본 도 13의 도면.
도 15는 도 13에 도시되는 과정의 다음 단계의 웨이퍼 단면도.
도 16은 도 15의 라인 16-16을 따라 본 도 15의 웨이퍼 단면도.
도 17은 발명에 따르는 한 공정 단계의 대안의 실시예의 반도체 웨이퍼 단면도로서, 도 16에 이어지는 도면.
본 발명은 집적 회로, 집적 회로 제작 방법, 국부 연결 형성 방법, 전도 라인 형성 방법을 포함한다. 한 구현에서, 집적 회로 제작 방법은 반도체 기판 위에 반대편 측벽을 가지는 전도 라인을 형성하는 과정을 포함한다. 기판과 전도 라인 위에 절연층이 증착된다. 전도 라인의 한 개 이상의 측벽의 일부를 따라 전도 라인에 근접하게 절연층이 에칭된다. 에칭 이후, 절연 스페이서 형성층이 기판과 전도 라인 위에 증착되고, 상기 한 개 이상의 측벽의 상기 부분을 따라 절연 측벽 스페이서를 형성하도록 이방성으로 에칭된다.
한 구현에서, 국부 연결 형성 방법은 반도체 기판 위에 두 개 이상의 트랜지스터 게이트를 형성하는 과정을 포함한다. 국부 연결층이 증착되어, 트랜지스터 게이트 중 한 개 이상을 위에 배치하고 트랜지스터 게이트 중 하나의 소스/드레인 영역을 트랜지스터 게이트의 또다른 하나와 근접하게 위치하는 반도체 기판 물질로 상호연결한다. 한 태양에서, 전도도를 높이는 불순물이 적어도 두 개의 임플랜트 단계로 국부 연결층에 주입(implant)되고, 이때 두 임플랜트 단계 중 한 단계는 나머지 단계보다 더 깊은 피크 임플랜트 위치를 제공한다. 전도도를 높이는 불순물은 국부연결층으로부터 그 아래의 반도체 기판 물질로 확산된다. 한 태양에서, 전도도를 높이는 불순물은 국부연결층을 통해 그 아래의 반도체 기판 물질 내로 임플랜트된다.
한 구현에서, 전계 고립 물질 영역과 액티브 영역이 반도체 기판 위에 형성된다. 트렌치가 전계 고립 물질 내로 에칭되어 바람직한 라인 구조를 얻는다. 전도 물질이 증착되어 트렌치를 부분적으로 채우고 그 안에 전도 라인을 형성한다.
한 구현에서, 집적 회로는 필드 고립 물질 영역과 액티브 영역을 포함하는반도체 기판을 가진다. 전도 라인은 필드 고립 물질 내에 형성되는 트렌치 내에 수용된다.
발명에 따라 다른 구현사항들도 공개되고, 고려되며, 청구된다.
도 1에서, 반도체 웨이퍼(10)가 도시된다. 반도체 웨이퍼(10)는 벌크 단결정 실리콘 기판(12)을 포함한다. 본 문서의 범주에서, "반도체 기판"이라는 용어는 반도체 웨이퍼와 같은 벌크 반도체 물질(웨이퍼 단독, 또는 웨이퍼 위에 다른 물질을 포함하는 합성물)과 반도체 물질층(반도체 물질층 단독, 또는 다른 물질과의 합성물)을 포함하는 반도체 물질로 이루어지는 구조를 의미한다. "기판"이라는 용어는 앞서 기술된 반도체 기판을 포함하는 여러 형태의 지지 구조를 의미한다.
이산화규소와 같은 게이트 유전층(14)이 반도체 기판(12) 위에 형성된다. 전도적으로 도핑된 반도체층(16)이 게이트 유전층(14) 위에 형성된다. 전도적으로 도핑된 다결정실리콘이 한 예이다. 절연캡층(18)이 반도체층(16) 위에 형성된다. 이 경우에도 예로 드는 물질은 이산화규소이다. 고융점 금속 실리사이드와 같은 전도층이 층(16)과 층(18) 사이에 삽입될 수도 있다. 선호되는 예는 다결정 실리콘이다.
도 2에서, 기판 위(12)의 앞서 기술한 층들이 다수의 트랜지스터 게이트 라인(22, 24, 26) 내로 패턴처리되고 에칭된다. 라인(22, 24, 26)은 각각 반대편 측벽(27, 28)(29, 30)(31, 32)을 가진다. 라인(22, 24, 26)은 전계 효과 트랜지스터 게이트의 형태로 도시되지만, 다른 전도 라인도 고려될 수 있다. 트랜지스터에 대한 도시되는 임플랜트 영역(33)을 제공하기 위해 LDD 임플랜트 도핑의 실행이 선호된다. 영역(33) 에 대한 임플랜트 도즈(implant dose)의 예는 2 X 1013이온/cm2이다. 대안으로, LDD 임플랜트 도핑은 소스/드레인 영역이 형성된 후에 구현될 수 도 있다. 이 과정에서 후에 LDD 영역을 형성하는 것은 이러한 임플랜트에 의해 나타나는 Dt를 감소시킨다.
도 3에서, 절연층(34)이 기판(12)과 라인(22, 24, 26) 위에 증착된다. 층(34)의 두께는 조합된 에칭 정지층, 캡층, 반도체층의 두께보다는 큰 것이 선호되고, 인접 게이트 라인 사이에서 뻗어가는 도시되는 단면적을 채우도록 트랜지스터 게이트 라인 사이에 수용되는 것이 선호된다. 선호되는 물질의 예로는 테트라에틸오소실리케이트의 분해에 의해 증착되는 도핑되지 않은 이산화규소와, 보로포스포실리케이트 글래스가 있다.
도 4에서, 절연물질층(34)이 평탄처리된다. 이는 폴리싱에 대한 에칭 정지물로 게이트(22, 24, 26)의 에칭 정지층(20)을 이용하여 화학-기계적 폴리싱에 의해 달성되는 것이 선호된다.
도 5에서, 포토레지스트층(36)이 증착되고 패턴처리된다. 절연물질(34)이 에칭되어, 기판(12)에 인접한 접점 구멍(38, 39, 40)을 효과적으로 형성하고, 반도체 기판(12)의 물질을 외향으로 노출시키는 데 효과적이다. 설명을 독기 위해, 반도체 기판(12)의 노출부는 위치(42, 43, 44)로 지정된다. 에칭은 마주보는 측벽(28, 29)의 일부를 따라 라인(22, 24)에 인접하게 절연층(34)을 에칭하는 한 예만을 구성한다. 이러한 부분은 도시되는 측벽의 다수를 포함하고, 도시되는 바와 같이 반도체기판(12)에 대해 상기 측벽 전체를 구성한다.
라인(26)에 대하여, 도시되는 절연층(34)의 에칭은 반대편 라인 측벽(31, 32) 각각의 일부를 따라 실행된다. 라인(22, 24)에 대하여, 이러한 절연층(34) 에칭이 측벽(28, 29)을 따라 실행되고, 반대편 측벽(27, 30)을 따라 실행되지는 않는다. 더욱이, 이러한 절연층(34) 에칭은 트랜지스터 게이트 중 한 개 이상의 전도 물질을 노출시키고, 도시되는 예에서 이러한 에칭은 도시되는 트랜지스터 게이트의 측벽(28, 29, 31, 23)의 전도 물질(16)을 노출시킨다. 게이트 라인(22, 24)에 대하여, 측벽(28, 29)이 아닌 측벽(27, 30) 위에 수용되도록 절연 물질이 에칭된다.
절연층(34) 에칭 후, 한 개 이상의 노출 측벽이 절연 물질로 덮힌다. 이는 기판(12), 라인(22, 24, 26), 그리고 평탄처리 및 에칭처리된 절연 물질(34) 위에 절연층(46)의 증착을 포함한다. 그 절연층(46)의 두께는 접점 구멍의 일부를 완전히 채우는 것보다는 얇은 두께이다. 이러한 층은 스페이서 형성층을 포함하고, 이산화규소와 질화규소가 두 개의 예이다.
도 7에서, 스페이서 형성층(46)이 이방성으로 에칭되어 절연 측벽 스페이서(47, 48, 49, 50, 52)를 형성한다. 이는 설명되는 절연 측벽 스페이서를 형성하는 한기지 예를 구성한다. 한 구현에서, 절연층(34)은 측벽(30)과 스페이서(49) 사이의 라인(24)에 대해, 도시되는 바와 같이 하나의 측벽과 하나의 측벽 스페이서 사이에 수용된다. 본 예의 라인(24)에 대해, 절연 물질(34)은 한 개의 측벽(30)과 그위의 한 개의 절연 스페이서(49) 사이에 수용되고, 반대편 측벽(29)과 나머지 스페이서(48) 사이에는 수용되지 않는다. 그러나 설명 섹션에서, 절연 측벽 스페이서(48, 49)(50, 52)는 라인(24, 26)의 반대편 라인 측벽 각각 위에 형성되고, 설명 부분에서, 단 하나의 절연 스페이서(47)가 라인(22)의 한 측벽 위에 형성된다. 더욱이, 라인(24)의 절연 스페이서(49)와 측벽(30) 사이에 수용되는 절연 물질(34)은 측벽 스페이서(49)의 최대 측방 두께보다 크거나 같은 최대 측방 두께를 가진다. 소스/드레인 임플랜팅은 원할 경우 처리공정 중 이 시점에서 일어날 수 있다.
도 8에서, 국부 연결층(56)이 증착되어 한 개 이상의 트랜지스터 게이트 위에, 그리고 종국에는 기판(12)의 상호연결 위치(42, 43, 44) 위에 놓이고, 따라서 전기적 연결이 제공된다. 층(56)에 대한 선호되는 물질의 예가 다결정실리콘이다. 라인(24, 26)의 절연 스페이서 대 라인(22, 24)의 절연 스페이서간의 공간 제약으로 인해, 층(56)은 접점 구멍 영역(38)을 완전히 채우고 접점 구멍 영역(39, 40)을 완전히 채우지 못한다.
제작되는 회로의 프로세서의 바램에 따라, 층(56)은 증착에 따라 전도적으로 도핑될 수 있고, 증착 이후에 전도도 향상 불순물로 임플랜팅을 분리 방식으로 실행할 수 있다. 더욱이, 어떤 이러한 이어지는 임플랜팅은 층(56) 일부 내에 제공되도록 마스크 처리될 수 있고, 가령, n형 및 p형 기판 영역은 층(56)으로부터 형성되는 전도성 연결부에 의해 전도적으로 연결된다. 상호연결층(56)은 적절하게 전도적으로 도핑된 반도체 물질을 포함할 것이다. 이것이 n형 및 p형 도핑 물질을 포함할 때, 고융점 금속 규화물과 같은 또다른 전도 스트래핑층은 p형 및 n형 물질의 결합을 형성하는 고유의 와류 다이오드(parasitic diode)를 피하거나 극복하기 위해 층(56) 위에 형성될 것이다. 조합된 n형 및 p형 처리에 대해, 다중 국부연결층이 제공되고 패턴처리될 수 있으며, 아마도 중간 절연층, 스페이서, 또는 에칭 정지 소자를 이용할 수 있다. 층(56)의 증착 이전에, 전도성 도펀트 확산 장벽층이 제공될 수도 있다.
p형이나 n형이나 그 조합이던간에, 선호되는 임플랜팅은 도 8을 참고하여 다음에 기술된다. 이는 피크 임플랜트 위치나 깊이(58, 60)로 나타나는 두 선호되는 임플랜팅을 묘사한다. 이는 임플랜트(58)보다 층(56)에 대해 더 깊은 피크 임플랜트 위치(60)를 제공하는 두 구분된 임플랜팅에 의해 달성되는 것이 선호된다. 가령, 접점 구멍(38, 39)의 층(56) 내에서, 층(56)의 영역이 도시되고, 이때 피크 임플랜트(60)는 피크 임플랜트(58)보다 층(56) 내로 더 깊다. 그러나, 임플랜트(60)에 대한 피크 임플랜트 위치나 깊이가 라인(22, 24, 26)의 전도 도핑된 물질(16) 내에 깊숙하게 선택되지는 않는다. 더욱이, 접점 구멍 위치(39, 40)에서, 도시되는 임플랜트(60)를 생성하기 위한 임플랜팅이 국부연결층(56)을 따라 반도체 기판 물질(12) 내로 실시된다. 층(56) 내에 제공되는 전도도를 높이는 불순물의 확산은 도시되는 트랜지스터 라인의 소스/드레인 영역에 대한 다수의 전도도 향상 불순물 도핑을 제공하기 위해 위치(42, 43, 44) 내에서 국부 연결층(56)으로부터 반도체 기판 물질(12) 내로 종국에 발생할 수 있다.
프로세서의 바램과 확산 정도에 따라, 이러한 소스/드레인 영역은 원칙적으로 반도체 기판 물질(12) 내에 위치할 수 있고, 또는 층(56) 내에서 상승된 소스/드레인 영역으로 위치할 수 있다.
일부 위치의 층(56)은 더 깊은 임플랜트에 대한 스페이서로 작용한다. 더욱이, 이는 게이트 다결정 실리콘으로부터 멀어지는 카운터 도핑 할로 임플랜트(doping halo implant)에 의해 정션 커패시턴스를 실제 감소시킬 수 있다. 이는 할로 임플랜트의 설정에 유동성을 제공할 수 있다.
도 9에서, (포토패터닝처리 및 에칭에 의해) 국부연결층(56)이 국부 연결 라인(57) 내로 형성된다. 국부 연결층(56)은 설명되는 전도 라인(24, 26, 28)의 일부 위에 놓이며, 기판 물질 위치(42, 43, 44)를 전기적으로 연결한다.
다음에 고려되는 발명의 태양은 도 10-16을 들어 설명된다. 도 10은 벌크 단결정 실리콘 기판(12)을 포함하는 반도체 웨이퍼 조각(10a)을 도시한다. 반도체 기판(12)은 전계 고립 영역(64)과 액티브 영역(62)을 형성하도록 패턴처리되었다. 도시되는 예에서, 전계 고립 영역(64)의 물질(66)은 LOCOS 처리에 의해 제작되는 이산화규소를 포함한다. 이는 PECVD나 CVD 등과 같이 기판(12) 내로 트렌치를 에칭하거나 산화물층 증착하는 것으로부터 발생하는 트렌치와 리필과 같이 다른 물질과 다른 고립 기술을 구성한다.
선호되는 실시예에서 웨이퍼(10a)는 첫 번째 기술된 실시예의 도 4의 맨 우측부로부터 시작하여 도 10의 확장과 같이 첫 번째 기술된 실시예의 웨이퍼(10)의 확장을 포함한다. 따라서, 절연층(34)은 증착되고 평면처리된 것으로 도시된다.
도 11과 12에서, 트렌치(68)가 전계 고립 물질(66) 내로 에칭되고, 절연층(34) 내에 수용된다. 이는 반대편 절연 측벽(77)과 베이스(79)를 포함한다. 본 예의 트렌치(68)는 근접한 고립 물질(66)의 가장자리(70)까지 확장되고,영역(62)의 액티브 영역 기판 물질(12)까지 확장될 수 있다. 트렌치 구멍(68)에 대한 선호되는 깊이의 예는 게이트 적층구조(22, 24, 26)의 전도 물질과 절연 물질의 조합 두께보다 10-20% 크다.
도 13과 14에서, 트렌치(68)를 적어도 부분적으로 채우도록 전도 물질(72)이 증착되고, 액티브 영역(62)을 기판 물질(12)과 전기적으로 연결한다. 도시되는 바와 같이, 트렌치(68)를 넘칠 정도로 채우도록 물질(72)이 증착된다. 트렌치(68)의 폭은 물질층(72) 두께의 두배보다 좁게 선택된다. 이러한 좁은 트렌치(68)로 인해, 광범위하게 증착된 층(72)의 두께보다 그 깊이가 큰 데도 불구하고, 전도 물질(72)로 트렌치(68)를 쉽게 채울 수 있다.
도 15와 16에서, 전도층(72)은 고립 물질(66) 위 트렌치(68) 냉 수용되는 라인 세그먼트를 포함하는 국부연결 라인(75)을 생성하도록 에칭되었다. 절연층(34) 외면위로부터 완전한 물질(72) 제거를 보장하기 위해 작은 정도의 과에칭을 행하는 것이 선호된다. 이상적으로는, 고립 물질(66)에 대해 상대적으로 형성되는 전도 라인의 전체 윤곽과 형태를 규정하도록 트렌치(68)의 형태가 선택되고 이용된다. 더욱이, 라인(75)의 전도 물질은 트렌치 측벽(77)과 베이스(79)의 물질(66)과 접촉한다.
도 17은 도 16에 상응하는 대안의 웨이퍼(10b) 실시예의 도면으로서, LOCOS 산화물(66)에 반해 트렌치 고립 산화물(66b)을 이용한다. 선호되는 트렌치 채움 라인(68b)의 예가 도시된다.

Claims (63)

  1. 집적 회로 제작 방법으로서, 상기 방법은,
    - 반도체 기판 위에 반대편 측벽을 가지는 전도 라인을 형성하고,
    - 기판과 라인 위에 절연층을 증착하며,
    - 라인의 한 개 이상의 측벽의 일부를 따라 라인에 근접하게 절연층을 에칭하고,
    - 에칭후, 기판과 라인 위에 절연 스페이서 형성층을 증착하고, 한 개 이상의 측벽의 상기 일부를 따라 절연 측벽 스페이서를 형성하도록 절연 스페이서 형성층을 이방성으로 에칭하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제 1 항에 있어서, 절연층 에칭은 반대편 라인 측벽 각각의 일부를 따라 실행되고, 이방성 에칭은 반대편 라인 측벽 각각 위에 절연 측벽 스페이서를 형성하는 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서, 절연층 에칭은 한 측벽의 일부를 따라 실행되고 반대편 측벽을 따라서는 실행되지 않는 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서, 상기 한 측벽의 일부는 상기 한 측벽의 대부분을 포함하는 것을 특징으로 하는 방법.
  5. 제 1 항에 있어서, 상기 한 측벽의 일부는 상기 한 개 이상의 측벽의 전체를 포함하는 것을 특징으로 하는 방법.
  6. 제 1 항에 있어서, 절연층 에칭은 반도체 기판의 물질을 외향으로 노출시키는 것을 특징으로 하는 방법.
  7. 제 1 항에 있어서, 전도 라인은 트랜지스터 게이트를 포함하도록 형성되는 것을 특징으로 하는 방법.
  8. 제 1 항에 있어서, 상기 절연층 에칭 이전에 절연층을 평면처리하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제 1 항에 있어서, 상기 방법은,
    - 증착 이전에 반도체 기판 위에 전계 고립 물질 영역과 액티브 영역을 형성하고,
    - 전계 고립 물질과 절연층 내로 트렌치를 에칭하여 바람직한 국부 연결 라인 구조를 얻고,
    - 기판 위에 물질의 국부 연결층을 형성하고, 상기 국부연결층은 트렌치를 부분적으로 채우고 액티브 영역 중 하나를 전기적으로 연결하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
  10. 집적 회로 제작 방법으로서, 상기 방법은,
    - 반도체 기판 위에 반대편 측벽을 각각 가지는 한쌍의 트랜지스터 게이트를 형성하고, 이때 트랜지스터 게이트 중 하나의 한 측벽은 다른 하나의 트랜지스터 게이트의 한 측벽과 마주보고,
    - 기판 위와 트랜지스터 게이트의 쌍 사이에서 절연층을 증착하여, 그 사이에서 뻗어가는 영역을 채우고,
    - 트렌지스터 게이트 쌍 사이에서 기판에 근접하도록 절연층 내로 접점 구멍을 에칭하고,
    - 접점 구멍을 부분적으로 채울만큼 접점 구멍 내에 절연 스페이서 형성층을 증착하며,
    - 트랜지스터 게이트 쌍의 한 측벽 위에 절연 측벽 스페이서 쌍을 형성하도록 스페이서 형성층을 이방성으로 에칭하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서, 접점 구멍 에칭은 반도체 기판의 물질을 노출시키는 것을 특징으로 하는 방법.
  12. 제 10 항에 있어서, 접점 구멍 에칭이 트랜지스터 게이트 쌍 중 한 개 이상에서 전도 물질을 노출시키는 것을 특징으로 하는 방법.
  13. 제 10 항에 있어서, 접점 구멍 에칭은 트랜지스터 게이트 쌍 각각에서 전도 물질을 노출시키는 것을 특징으로 하는 방법.
  14. 제 10 항에 있어서, 접점 구멍 에칭은 트랜지스터 게이트 쌍 중 한 개 이상에서 한 개 이상의 측벽의 전도 물질을 노출시키는 것을 특징으로 하는 방법.
  15. 제 10 항에 있어서, 상기 절연층 에칭 이전에 절연층 평탄화 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제 10 항에 있어서, 상기 방법은,
    - 증착 이전에 반도체 기판 위에 전계 고립 물질 영역과 액티브 영역을 형성하고,
    - 전계 고립 물질과 절연층 내로 트렌치를 에칭하여 바람직한 국부연결 라인 구조를 얻으며,
    - 기판 위에 물질의 국부 연결층을 형성하고, 이때 국부연결층은 트렌치를 부분적으로 채우고 액티브 영역 중 하나를 전기적으로 연결하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
  17. 집적 회로 제작 방법으로서, 상기 방법은,
    - 반도체 기판 위에 반대편 측벽을 각각 가지는 트랜지스터 게이트 쌍을 형성하고, 이때 트랜지스터 게이트 중 하나의 한 측벽은 다른 하나의 트랜지스터 게이트의 한 측벽과 마주보며,
    - 기판 위와 트랜지스터 게이트 쌍 사이에 절연층을 증착하여 그 사이에서 뻗어가는 영역을 채우며,
    - 트랜지스터 게이트 쌍 사이에 기판에 근접하도록 절연층 내로 접점 구멍을 에칭하고, 이때 상기 에칭은 트랜지스터 게이트 쌍의 한 측벽의 전도 물질을 노출시키며,
    - 에칭 후, 한 측벽을 절연 물질로 덮고,
    - 반도체 기판의 물질과 전기 연결되는, 구멍 내 전기 전도 물질을 형성하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
  18. 제 17 항에 있어서, 접점 구멍 에칭은 트랜지스터 게이트 쌍 각각의 한 측벽 각각의 전도 물질을 노출시키는 것을 특징으로 하는 방법.
  19. 제 17 항에 있어서, 측벽을 덮는 상기 단계는 절연층의 증착을 포함하는 것을 특징으로 하는 방법.
  20. 제 17 항에 있어서, 측벽을 덮는 상기 단계는 절연층 증착과, 이어지는 절연층의 이방성 에칭을 포함하는 것을 특징으로 하는 방법.
  21. 제 17 항에 있어서, 접점 구멍 에칭 이전에 절연층을 평탄처리하는 단계를 포함하는 것을 특징으로 하는 방법.
  22. 제 17 항에 있어서, 상기 방법은,
    - 증착 이전에 반도체 기판에 전계 고립 물질 영역과 액티브 영역을 형성하고,
    - 전계 고립 물질과 절연층 내로 트렌치를 에칭하여 바람직한 국부연결 라인 구조를 얻으며,
    - 기판 위에 물질의 국부 연결층을 형성하고, 이때 상기 국부 연결층은 트렌치를 부분적으로 채우고 액티브 영역 중 하나를 전기적으로 연결하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
  23. 국부연결 형성방법으로서, 상기 방법은,
    - 반도체 기판 위에 반대편 측벽을 가각 가지는 트랜지스터 게이트 쌍을 형성하고,
    - 기판 위에 그리고 트랜지스터 게이트 쌍 사이에 절연층을 증착하며,
    - 트랜지스터 게이트 쌍 사이에 기판에 근접하게 절연층 내로 제 1 접점 구멍을 에칭하고, 트랜지스터 게이트 쌍 중 하나의 반대편 측에 근접한 기판에 근접하도록 절연층을 따라 또다른 접점 구멍을 에칭하며,
    - 한 개의 트랜지스터 게이트의 반대편 측벽 위에 절연 측벽 스페이서를 형성하고, 이때 절연층은 상기 측벽 중 한 개 이상과 상기 측벽 스페이서 중 한 개 사이에 수용되며,
    - 한 개의 트랜지스터 게이트 위에 놓이도록 국부연결층을 형성하고, 이때 상기 국부 연결층은 한 트랜지스터 게이트의 반대편 측에 근접한 반도체 기판 물질과 트랜지스터 게이트 쌍 사이에 반도체 기판 물질과 전기적으로 연결되는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
  24. 제 23 항에 있어서, 상기 절연층은 나머지 측벽과 나머지 측벽 스페이서 사이에 수용되지 않는 것을 특징으로 하는 방법.
  25. 제 23 항에 있어서, 상기 에칭은 첫 번째 접점 구멍과 또다른 접점 구멍 내에 반도체 기판의 물질을 노출시키는 것을 특징으로 하는 방법.
  26. 제 23 항에 있어서, 상기 절연층 에칭 이전에 절연층 평탄처리과정을 포함하는 것을 특징으로 하는 방법.
  27. 제 23 항에 있어서, 측벽 중 하나와 측벽 스페이서 중 하나 사이에 수용되는 절연층은 측벽 스페이서 중 하나의 최대 측방 두께보다 크거나 같은 최대 측방 두께를 가지는 것을 특징으로 하는 방법.
  28. 제 23 항에 있어서, 국부 상호연결층은 다결정실리콘을 포함하는 것을 특징으로 하는 방법.
  29. 제 23 항에 있어서, 상기 방법은,
    - 증착 이전에 반도체 기판 위에 전계 고립 물질 영역과 액티브 영역을 형성하고,
    - 전계 고립 물질과 절연층 내로 트렌치를 에칭하여 바람직한 국부 연결 라인 구조를 얻으며,
    - 트렌치를 부분적으로 채우도록 국부 연결층을 형성하고, 이때 국부 연결층은 액티브 영역 중 하나와 전기적으로 연결되는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
  30. 전도 라인 형성 방법으로서, 상기 방법은,
    - 반도체 기판 위에 수용되는 전도 물질을 라인 내에 형성하고, 이때 상기 라인은 반대편의 측벽을 가지며,
    - 라인 위에 절연 물질을 증착하고, 반대편 측벽 중 하나 위에 수용되도록 절연 물질을 에칭하며, 다른 하나의 측벽에는 수용되지 않도록 절연 물질을 에칭하며,
    - 라인과 에칭된 절연 물질 위에 절연 스페이서 형성층을 증착하고,
    - 반대편 라인 측벽 위에 절연 스페이서 쌍을 형성하기 위해 스페이서 형성층을 이방성으로 에칭하며, 이때 상기 절연 물질은 한 개의 측벽과 한 개의 절연 스페이서 사이에 수용되고 다른 하나의 측벽과 다른 하나의 스페이서 사이에는 수용되지 않는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
  31. 제 30 항에 있어서, 절연층 에칭 이전에 절연층 평탄처리 단계를 포함하는 것을 특징으로 하는 방법.
  32. 제 30 항에 있어서, 한 개의 측벽과 한 개의 측벽 스페이서 사이에 수용되는 절연 물질은 상기 한 개의 측벽 스페이서의 최대 측방 두께보다 크거나 같은 최대 측방 두께를 가지는 것을 특징으로 하는 방법.
  33. 전도 라인 형성 방법으로서, 상기 방법은,
    - 반도체 기판 위에 수용되는 전도 물질을 라인 내에 형성하고,
    - 라인 위에 절연 물질을 증착하며,
    - 절연 물질을 평탄처리하고,
    - 라인과 평탄처리된 절연 물질 위에 절연스페이서 형성층을 증착하며,
    - 반대편 라인 측벽 위에 한쌍의 절연 스페이서 형성을 위해 스페이서 형성층을 이방성으로 에칭하고, 이때 절연 물질은 한 개 이상의 측벽과 한 개의 절연스페이서 사이에 수용되는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
  34. 제 33 항에 있어서, 한 개의 측벽과 한 개의 측벽 스페이서 사이에 수용되는 절연 물질은 상기 한 개의 측벽 스페이서의 최대 측방 두께보다 크거나 같은 최대 측방 두께를 가지는 것을 특징으로 하는 방법.
  35. 국부 연결 형성 방법으로서, 상기 방법은,
    - 반도체 기판 위에 두 개 이상의 트랜지스터 게이트를 형성하고,
    - 트랜지스터 게이트 중 한 개 이상 위에 놓이도록, 그리고 한 게이트의 한 개 이상의 소스/드레인 영역을 트랜지스터 게이트 중 또다른 하나와 근접한 반도체 물질과 상호연결하도록, 국부 연결층을 증착하며,
    - 두가지 이상의 임플랜팅 단계에서 전도도 향상 불순물을 국부 상호연결층에 임플랜팅하고, 이때 두 임플랜팅 중 한가지는 다른 하나의 임플랜팅보다 층 내로 더 깊은 피크 임플랜트 위치를 제공하며,
    - 국부연결층으로부터 반도체 기판 물질 내로 전도도 향상 불순물을 확산시키는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
  36. 제 35 항에 있어서, 상기 국부연결층을 통해 반도체 기판 물질 내에 위치하는 피크 임플랜트 위치를 가지기 위해 국부연결층의 일부분에 대해 상기 한가지 임플랜팅을 실행하는 단계를 포함하는 것을 특징으로 하는 방법.
  37. 국부 연결 형성 방법으로서, 상기 방법은,
    - 반도체 기판 위에 두 개 이상의 트랜지스터 게이트를 형성하고,
    - 트랜지스터 게이트 중 한 개 이상 위에 놓이도록 국부연결층을 증착하며, 게이트 중 하나의 한 개 이상의 소스/드레인 영역을 트랜지스터 게이트 중 다른 하나에 근접한 반도체 기판 물질과 상호연결하도록 국부연결층을 증착하며,
    - 국부연결층을 통해 반도체 기판 물질 내로 전도도 향상 불순물을 임플랜팅하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
  38. 제 37 항에 있어서, 상기 임플랜팅과는 다른 또다른 임플랜팅 단계에서, 국부 연결층 내에 있는 피크 농도 위치에 전도도 향상 불순물을 임플랜팅하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  39. 집적 회로 제작 방법으로서, 상기 방법은,
    - 반도체 기판 위에 게이트 유전층을 형성하고,
    - 게이트 유전층 위에 전도적으로 도핑된 반도체층을 형성하며,
    - 반도체층 위에 절연캡층을 형성하고,
    - 절연캡층 위에 에칭 정지층을 형성하며,
    - 에칭정지층, 캡층, 반도체층을 다수의 트랜지스터 게이트 라인 내로 패턴처리하고 에칭하며,
    - 기판과 트랜지스터 게이트 라인 위에 산화물층을 증착하고, 이때 증착 두께는 조합되어 에칭된 에칭 정지층, 캡층, 반도체층의 두께보다 두꺼우며,
    - 에칭 정지층을 에칭 정지물로 이용하여 증착된 산화물층을 화학기계적 폴리싱하고,
    - 서로 다른 다수의 게이트 라인에 인접한 두 개 이상의 구분된 위치에 반도체 기판의 물질을 노출시키도록 폴리싱된 산화물층을 패턴처리하고 에칭하며,
    - 상기 다수의 게이트 라인 위에 상기 위치와 전기적으로 연결되는 국부 연결층을 증착하고,
    - 상기 다수의 게이트 라인 중 두 개 이상 위에 놓이는 국부 연결 라인 내로 국부연결층을 에칭하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
  40. 전도 라인 형성 방법으로서, 상기 방법은,
    - 반도체 기판 위에 전계 고립 물질 영역과 액티브 영역을 형성하고,
    - 전계 고립 물질 내로 트렌치를 에칭하여 바람직한 라인 구조를 얻으며,
    - 전도 물질을 증착하여 트렌치를 적어도 부분적으로 채우고 전도 라인을 형성하는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
  41. 제 40 항에 있어서, LOCOS 산화물을 포함하도록 전계 고립 물질을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  42. 제 40 항에 있어서, 액티브 영역과 전계 고립 영역 위에 절연층을 증착하고 에칭 이전에 절연층을 평탄처리하는 단계를 포함하는 것을 특징으로 하는 방법.
  43. 제 40 항에 있어서, 상기 방법은 액티브 영역과 전계 고립 영역 위에 절연층을 증착하고 에칭 이전에 절연층을 평탄처리하는 단계를 포함하며, 상기 에칭은 편탄처리된 절연층 내에 수용되도록 트렌치를 에칭하는 과정을 포함하는 것을 특징으로 하는 방법.
  44. 제 40 항에 있어서, 에칭된 기판 트렌치 내에 형성되는 CVD 산화물을 포함하도록 전계 고립 물질을 형성하는 것을 특징으로 하는 방법.
  45. 제 40 항에 있어서, 전도 물질은 트렌치를 넘치도록 초기에 증착되고, 전도 물질로 트렌치가 부분적으로 채워지도록 초기 증착후 전도 물지의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  46. 국부 연결 형성 방법으로서, 상기 방법은,
    - 반도체 기판에 대해 형성되는 전계 고립 물질 내로 트렌치를 에칭하고, 이때 전계 고립 물질의 트렌치는 액티브 영역 기판 물질 근처의 고립 물질의 가장자리로 확장되며,
    - 기판 위에 국부 연결층 물질을 형성하고, 이때 상기 국부 연결층은 트렌치를 적어도 부분적으로 채우고 상기 액티브 영역 기판 물질과 전기적으로 연결되는, 이상의 단계를 포함하는 것을 특징으로 하는 방법.
  47. 제 46 항에 있어서, LOCOS 산화물을 포함하도록 전계 고립 물질을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  48. 제 46 항에 있어서, 에칭된 기판 트렌치 내에 형성되는 CVD 산화물을 포함하도록 전계 고립 물질을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  49. 제 46 항에 있어서, 국부연결층은 트렌치를 넘치도록 초기증착되고, 국부연결층으로 트렌치를 부분적으로만 채우도록 초기 증착후 국부연결층의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  50. 집적 회로로서,
    상기 집적 회로는 반도체 기판과 전도 라인을 포함하고,
    상기 반도체 기판은 전계 고립 물질 영역과 액티브 영역을 포함하며,
    상기 전도 라인은 전계 고립 물질 내에 형성되는 트렌치 내에 수용되는 것을 특징으로 하는 집적 회로.
  51. 제 50 항에 있어서, 필드 고립 물질은 LOCOS 산화물을 포함하는 것을 특징으로 하는 집적 회로.
  52. 제 50 항에 있어서, 상기 전계 고립 물질은 에칭된 기판 트렌치 내에 형성되는 CVD 산화물을 포함하는 것을 특징으로 하는 집적 회로.
  53. 제 50 항에 있어서, 트렌치 내의 전도 라인은 전계 고립 물질 내에 형성되는 트렌치 형태로 규정되는 것을 특징으로 하는 집적 회로.
  54. 제 53 항에 있어서, 전계 고립 물질은 LOCOS 산화물을 포함하는 것을 특징으로 하는 집적 회로.
  55. 제 53 항에 있어서, 전계 고립 물질은 에칭된 기판 트렌치 내에 형성되는 CVD 산화물을 포함하는 것을 특징으로 하는 집적 회로.
  56. 제 50 항에 있어서, 트렌치는 전계 고립 물질을 포함하는 반대편의 절연 측벽들을 가지고, 이때 라인의 전도 물질은 트렌치 측벽과 접촉하는 것을 특징으로 하는 집적 회로.
  57. 집적 회로로서,
    상기 집적 회로는 반도체 기판과 국부 연결 라인을 포함하고,
    상기 반도체 기판은 전계 고립 물질 영역과 액티브 영역을 포함하며,
    상기 국부연결 라인은 액티브 영역 위에서 전기연결된 상태로부터 전계 고립 물질 내에 형성된 트렌치 내까지 뻗어가는 것을 특징으로 하는 집적 회로.
  58. 제 57 항에 있어서, 전계 고립 물질은 LOCOS 산화물을 포함하는 것을 특징으로 하는 집적 회로.
  59. 제 57 항에 있어서, 전계 고립 물질은 에칭된 기판 트렌치 내에 형성되는 CVD 산화물을 포함하는 것을 특징으로 하는 집적 회로.
  60. 제 57 항에 있어서, 트렌치 내의 전도 라인은 전계 고립 물질 내에 형성되는 트렌치 형태로 규정되는 것을 특징으로 하는 집적 회로.
  61. 제 60 항에 있어서, 전계 고립 물질은 LOCOS 산화물을 포함하는 것을 특징으로 하는 집적 회로.
  62. 제 60 항에 있어서, 전계 고립 물질은 에칭된 기판 트렌치 내에 형성되는 CVD 산화물을 포함하는 것을 특징으로 하는 집적 회로.
  63. 제 60 항에 있어서, 상기 트렌치는 전계 고립 물질을 포함하는 반대편의 절연측벽을 가지며, 이때 국부 연결 라인의 전도 물질은 트렌치 측벽과 접촉하는 것을 특징으로 하는 집적 회로.
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