KR20020007848A - 반도체 소자 및 그의 제조 방법 - Google Patents
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
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Abstract
본 발명은 반도체 소자에 관한 것으로 특히 에스램(SRAM) 셀(cell)의 스탠바이 전류(stand by current)의 특성을 향상시키기 위한 반도체 소자 및 그의 제조방법을 제공하기 위한 것으로, 상기 목적을 달성하기 위한 반도체 소자는 페리 영역과 셀 영역이 정의된 반도체 기판과, 상기 페리 영역과 상기 셀 영역의 상기 반도체 기판상에 게이트 절연막을 개재하여 형성된 제 1, 제 2 게이트 전극과, 상기 페리 영역의 상기 제 1 게이트 전극 양측의 상기 반도체 기판내에 상기 제 1 게이트 전극과 제 1 거리를 갖고 형성된 제 1 고농도 소오스/드레인 영역과, 상기 셀 영역의 상기 제 2 게이트 전극 양측의 상기 반도체 기판내에 상기 제 2 게이트 전극과 상기 제 1 거리보다 더 큰 제 2 거리를 갖고 형성된 상기 셀 영역의 제 2 고농도 소오스/드레인 영역과, 상기 제 1, 제 2 게이트 전극과 상기 제 1, 제 2 고농도 소오스/드레인 영역사이의 상기 반도체 기판에 소정 깊이로 형성된 저농도 소오스/드레인 영역과, 상기 제 1, 제 2 게이트 전극 및 상기 제 1, 제 2 고농도 소오스/드레인 영역의 표면에 형성된 실리사이드층을 포함하여 구성된다.
Description
본 발명은 반도체 소자에 관한 것으로 특히, 에스램(SRAM) 셀(cell)의 스탠바이 전류(stand by current)의 특성을 향상시킬 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참조하여 종래 기술의 반도체 소자 및 그의 제조 방법을 설명하면 다음과 같다.
도 1은 종래의 반도체 소자의 단면도이고, 도 2a 내지 도 2d는 종래의 반도체 소자의 제조 공정 단면도이다.
도면의 왼쪽은 에스램(SRAM)의 페리(peri) 영역에 형성되는 트랜지스터의 단면도이고, 도면의 오른쪽은 에스램의 셀(cell) 영역에 형성되는 트랜지스터의 단면도이다.
도 1에 도시된 바와 같이, 반도체 기판(101)에 에스램의 셀 영역과 페리 영역이 정의되고 상기 셀 영역 및 페리 영역의 상기 반도체 기판(101)상에 게이트 산화막(102)을 개재하여 게이트 전극(103)이 형성된다.
그리고, 상기 셀 영역과 페리 영역 모두에서 게이트 전극(103)으로부터 동일한 거리를 갖고 상기 반도체 기판(101)에 소정 깊이로 고농도 소오스/드레인 영역(106)이 형성된다.
그리고, 상기 게이트 전극(103)과 상기 고농도 소오스/드레인 영역(106)사이의 상기 반도체 기판(101)에 소정 깊이로 저농도 소오스/드레인 영역(110)이 형성된다.
여기에서 상기 페리 영역과 셀 영역의 저농도 소오스/드레인 영역(110)은 도면의 (가) 영역과 (나) 영역에 도시된 바와 같이 그 길이가 동일하도록 형성된다.
그리고, 상기 게이트 전극(103) 및 상기 고농도 소오스/드레인 영역(106)의 표면에 코발트 실리사이드층(109)이 형성된다.
상기와 같이 구성되는 종래의 반도체 소자의 제조방법은 도 2a 내지 도 2d에 도시되어 있다.
도면의 왼쪽은 에스램(SRAM)의 페리(peri) 영역에 형성되는 트랜지스터의 제조 공정 단면도이고, 도면의 오른쪽은 에스램의 셀(cell) 영역에 형성되는 트랜지스터의 제조 공정 단면도이다.
그리고, 상기 에스램의 셀 영역의 트랜지스터와 페리 영역의 트랜지스터는 동시에 형성된다.
도 2a에 도시된 바와 같이, 반도체 기판(101)에 셀(cell)영역과 페리(peri) 영역을 정의하고 상기 반도체 기판(101)의 전면에 게이트 산화막(102)을 형성한 후 상기 게이트 산화막(102)상에 게이트 전극용 폴리 실리콘층을 증착한다.
이후, 포토 및 식각 공정을 통하여 상기 폴리 실리콘과 상기 게이트 산화막(102)을 선택적으로 제거하여 상기 셀 영역과 페리 영역의 상기 반도체 기판(101)상에 게이트 전극(103)을 형성한다.
이어, 화학적 기상 증착법(CVD)으로 상기 게이트 전극(103) 및 반도체 기판(101)의 표면을 따라서 티타늄 나이트라이드(TiN)를 증착하고 상기 티타늄 나이트라이드상에 실리콘 옥사이드(SiO2)를 증착한다.
그리고 상기 게이트 산화막(102) 및 상기 게이트 전극(103)의 양면 및 이에 인접한 상기 반도체 기판(101)상에 남도록 상기 실리콘 옥사이드와 티타늄 나이트라이드를 에치백(each-back)하여 질화막 측벽(104)과 절연측벽(105)을 형성한다.
도 2b에 도시된 바와 같이, 상기 절연측벽(105)을 제거한 후 상기 질화막 측벽(104)을 마스크로 이용하여 상기 반도체 기판(101)의 전면에 고농도 불순물 이온을 주입하여 상기 게이트 전극(103) 및 질화막 측벽(104)의 양측 상기 반도체 기판(101) 내에 소정 깊이로 고농도 소오스/드레인 영역(106)을 형성한다.
도 2c에 도시된 바와 같이, 상기 게이트 전극(103)을 포함한 상기 반도체 기판(101)의 전면에 코발트층(107)과 TiN층(108)을 차례로 증착한다.
여기에서 상기 코발트층(107)의 코발트(Co) 대신에 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo)등의 고융점 금속 중 어느 하나를 사용할 수 있다.
그리고, 1차 RTA(Rapid Thermal Annealing)공정을 실시하여 도 2d에 도시된 바와 같이 상기 고농도 소오스/드레인 영역(106) 및 게이트 전극(103)의 표면에 코발트(Co) 실리사이드층(109)을 형성한다.
여기에서 상기 코발트 실리사이드층(109)은 상기 고농도 소오스/드레인 영역(106) 및 상기 게이트 전극(103)의 실리콘과 상기 코발트층(107)이 반응한 물질인 코발트 실리사이드로 구성된다.
이후, 상기 TiN층(108) 및 잔존하는 코발트(Co)층(107)을 제거하고 상기 코발트(Co) 실리사이드층(109)의 안정화를 위한 2차 RTA 공정을 실시한다.
그리고, 상기 질화막 측벽(104)을 제거한 후 상기 코발트(Co) 실리사이드층(109)을 마스크로 이용하여 저농도 불순물 이온을 주입하여 상기 게이트 전극(103) 양측의 코발트 실리사이드층(109)이 형성되지 않은 상기 반도체 기판(101)내에 도 2d의 (가) 영역과 (나) 영역에 도시된 바와 같이, 페리 영역과 셀 영역에서 동일한 길이를 갖는 저농도 소오스/드레인 영역(110)을 형성하여 종래의 반도체 소자를 완성한다.
상기와 같은 종래의 반도체 소자 및 그의 제조 방법은 셀(cell) 영역과 페리(peri) 영역에 형성된 게이트와 고농도 소오스/드레인 영역사이의 거리가 동일하기 때문에 셀 영역 트랜지스터의 측면 확산 필드(Lateral field)의 감소가 어려워져 에스램 셀이 동작하지 않는 상태에서 전류(Stand by current : GIDL(Gate Induced Drain Leakage), Ioff 등)가 누설되는 문제점이 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로써 에스램 셀의 스탠바이 전류(Stand by current)의 특성을 향상시키기 위한 반도체 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 반도체 소자의 단면도
도 2a 내지 도 2d는 종래의 반도체 소자의 제조 공정 단면도
도 3은 본 발명의 실시예에 따른 반도체 소자의 단면도
도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체 소자의 제조 공정 단면도
도면의 주요 부분에 대한 부호 설명
301 : 반도체 기판 302 : 게이트 산화막
303 : 게이트 전극 304 : 질화막 측벽
305 : 절연측벽 306 : 포토레지스트
307 : 고농도 소오스/드레인 영역
308 : 코발트층 309 : TiN층
310 : 코발트 실리사이드층
311 : 저농도 소오스/드레인 영역
상기와 같은 목적을 달성하기 위한 반도체 소자는 페리 영역과 셀 영역이 정의된 반도체 기판과, 상기 페리 영역과 상기 셀 영역의 상기 반도체 기판상에 게이트 절연막을 개재하여 형성된 제 1, 제 2 게이트 전극과, 상기 페리 영역의 상기제 1 게이트 전극 양측의 상기 반도체 기판내에 상기 제 1 게이트 전극과 제 1 거리를 갖고 형성된 제 1 고농도 소오스/드레인 영역과, 상기 셀 영역의 상기 제 2 게이트 전극 양측의 상기 반도체 기판내에 상기 제 2 게이트 전극과 상기 제 1 거리보다 더 큰 제 2 거리를 갖고 형성된 상기 셀 영역의 제 2 고농도 소오스/드레인 영역과, 상기 제 1, 제 2 게이트 전극과 상기 제 1, 제 2 고농도 소오스/드레인 영역사이의 상기 반도체 기판에 소정 깊이로 형성된 저농도 소오스/드레인 영역과, 상기 제 1, 제 2 게이트 전극 및 상기 제 1, 제 2 고농도 소오스/드레인 영역의 표면에 형성된 실리사이드층을 포함함을 특징으로 한다.
그리고, 상기와 같이 구성되는 본 발명의 반도체 소자의 제조방법은 반도체 기판에 페리 영역과 셀 영역을 정의하고 상기 페리 영역과 상기 셀 영역 각각에 제 1, 제 2 게이트 전극을 형성하는 단계와, 상기 제 1 게이트 전극 양면 및 이에 인접한 반도체 기판상에 제 1 길이를 갖는 제 1 절연막 측벽을 형성하고 상기 제 2 게이트 전극 양면 및 이에 인접한 반도체상에 상기 제 1 길이보다 긴 제 2 길이를 갖는 제 2 절연막 측벽을 형성하는 단계와, 상기 제 1, 제 2 절연막 측벽의 양측 상기 반도체 기판내에 제 1, 제 2고농도 소오스/드레인 영역을 형성하는 단계와, 상기 제 1, 제 2 고농도 소오스/드레인 영역 및 상기 제 1, 제 2 게이트 전극의 표면에 실리사이드층을 형성하는 단계와, 상기 제 1, 제 2 절연막 측벽을 제거하는 단계와, 상기 제 1, 제 2 절연막 측벽이 제거된 영역의 상기 반도체 기판내에 저농도 소오스/드레인 영역을 형성하는 단계를 포함함을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자 및 그의 제조방법을 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 반도체 소자의 단면도이고, 도 4a 내지 도 4f는 본 발명의 실시예에 따른 반도체 소자의 제조 공정 단면도이다.
도 3에 도시된 바와 같이, 반도체 기판(301)에 셀 영역과 페리 영역이 정의되고 상기 셀 영역 및 페리 영역의 상기 반도체 기판(301)상에 게이트 산화막(302)을 개재하여 게이트 전극(303)이 형성된다.
그리고, 상기 페리 영역의 게이트 전극(303)으로부터 일정한 거리를 갖고 상기 게이트 전극(303) 및 게이트 산화막(302)의 양측 상기 반도체 기판(301)내에 고농도 소오스/드레인 영역(307)이 형성된다.
여기에서 도 3의 (다) 영역에 도시된 바와 같이, 페리 영역의 상기 게이트 전극(303)과 고농도 소오스/드레인 영역(307)사이의 거리는 도 1에 도시된 종래 기술에 따른 반도체 소자의 게이트 전극(103)과 고농도 소오스/드레인 영역(106)사이의 거리와 동일하다.
그리고 도 3의 (라) 영역에 도시된 바와 같이, 상기 셀 영역의 게이트 전극(303)으로부터 상기 페리 영역의 게이트 전극(303)과 고농도 소오스/드레인 영역(307)간의 거리보다 긴 거리를 갖도록 상기 셀 영역의 상기 게이트 전극(303) 양측 상기 반도체 기판(301)에 소정 깊이로 셀 영역의 고농도 소오스/드레인 영역(307)이 형성된다.
그리고, 페리 영역과 셀 영역의 상기 게이트 전극(303)과 상기 고농도 소오스/드레인 영역(307)사이의 상기 반도체 기판(301)에 소정 깊이로 저농도 소오스/드레인 영역(311)이 형성된다.
그리고, 상기 게이트 전극(303) 및 상기 고농도 소오스/드레인 영역(307)의 표면에 코발트 실리사이드층(310)이 형성된다.
상기와 같이 구성되는 본 발명의 반도체 소자의 제조방법이 도 4a 내지 도 4f에 도시되어 있다.
도면의 왼쪽은 에스램(SRAM)의 페리(peri) 영역에 형성되는 트랜지스터의 제조 공정 단면도이고, 도면의 오른쪽을 에스램의 셀(cell) 영역에 형성되는 트랜지스터의 제조 공정 단면도이다.
그리고, 상기 에스램의 셀 영역의 트랜지스터와 페리 영역의 트랜지스터는 동시에 형성된다.
도 4a에 도시된 바와 같이, 반도체 기판(301)에 셀(cell) 영역과 페리(peri) 영역을 정의하고 상기 반도체 기판(301)의 전면에 게이트 산화막(302)을 형성한 후 상기 게이트 산화막(302)상에 게이트 전극용 폴리 실리콘을 증착한다.
이후, 포토 및 식각 공정을 통하여 상기 폴리 실리콘과 상기 게이트 산화막(302)을 선택적으로 제거하여 상기 셀 영역과 페리 영역의 상기 반도체 기판(301)상에 게이트 전극(303)을 형성한다.
이어 화학적 기상 증착법(CVD)으로 상기 게이트 전극(303) 및 반도체 기판(301)의 표면을 따라서 티타늄 나이트라이드(TiN)를 증착하고 상기 티타늄 나이트라이드상에 실리콘 옥사이드(SiO2)를 증착한다.
그리고, 상기 게이트 산화막(302) 및 상기 게이트 전극(303)의 양면 및 이에 인접한 상기 반도체 기판(301)상에 남도록 상기 티타늄 나이트라이드와 실리콘 옥사이드를 에치백(Each-back)하여 질화막 측벽(304)과 절연측벽(305)을 형성한다.
도 4b에 도시된 바와 같이, 상기 반도체 기판(301)의 전면에 포토레지스트(306)를 도포하고 노광 및 현상 공정으로 상기 셀 영역의 반도체 기판(301)상에 남도록 상기 포토레지스트(306)를 패터닝한 후 이를 마스크로 이용하여 상기 페리 영역의 상기 절연측벽(305)과 질화막 측벽(304)의 양단 하부의 상기 반도체 기판(301)이 노출되도록 상기 페리 영역의 절연측벽(305)과 질화막 측벽(304)을 에치백하여 그 크기를 줄인다.
그리고 도 4c에 도시된 바와 같이, 상기 포토레지스트(306)를 제거한다.
도 4d에 도시된 바와 같이, 상기 절연측벽(305)을 제거한 후 상기 질화막 측벽(304)을 마스크로 이용하여 상기 반도체 기판(301)의 전면에 고농도 불순물 이온을 주입하여 상기 질화막 측벽(304)의 양측 상기 반도체 기판(301)내에 고농도 소오스/드레인 영역(307)을 형성한다.
여기에서 상기 질화막 측벽(304)의 길이는 페리 영역에서보다 셀 영역에서 길게 형성되므로 이를 마스크로 이용하여 형성되는 고농도 소오스/드레인 영역(307)의 게이트 전극(303)과의 거리는 페리 영역에서보다 셀 영역에서 길게 형성된다.
도 4e에 도시된 바와 같이, 상기 게이트 전극(303)을 포함한 상기 반도체 기판(301)의 전면에 코발트층(308)과 TiN층(309)을 차례로 증착한다.
여기에서 상기 코발트층(308)의 코발트 대신에 텅스텐(W), 티타늄(Ti), 몰리브덴(Mo)등의 고융점 금속 중 어느 하나를 사용할 수 있다.
그리고, 1차 RTA(Rapid Thermal Annealing) 공정을 실시하여 도 4f에 도시된 바와 같이 상기 고농도 소오스/드레인 영역(307) 및 상기 게이트 전극(303)의 표면에 코발트(Co) 실리사이드층(310)을 형성한다.
여기에서 상기 코발트 실리사이드층(310)은 상기 고농도 소오스/드레인 영역(307)이 형성된 반도체 기판(301)의 실리콘과 상기 코발트층(308)이 반응하여 형성된 물질이다.
이후, 상기 TiN층(309)과 잔류하는 코발트층(308)을 제거하고 상기 코발트(Co) 실리사이드층(310)의 안정화를 위한 2차 RTA 공정을 실시한다.
그리고, 상기 질화막 측벽(304)을 제거한 후 상기 코발트(Co) 실리사이드층(310)을 마스크로 이용하여 저농도 불순물 이온을 주입하여 상기 게이트 전극(303)의 양측의 코발트 실리사이드층(310)이 형성되지 않은 상기 반도체 기판(301)내에 도 4f의 (다) 영역과 (라) 영역에 도시된 바와 같이, 페리 영역에서보다 셀 영역에서 더 긴 길이를 갖는 저농도 소오스/드레인 영역(311)을 형성하여 본 발명의 실시예에 따른 반도체 소자를 완성한다.
상기와 같이 형성되는 본 발명의 반도체 소자 및 그의 제조방법은 다음과 같은 효과가 있다.
첫째, 셀 영역의 저농도 불순물 영역에 쉘로우 졍션(shallow junction)을 형성시키면서 저농도 불순물 영역의 길이를 전류 스팩(current spec)을 만족시킬 수 있는 범위내에서 자유롭게 조절할 수 있으므로 대기 전류(stand by current)의 특성을 개선 할 수 있다.
둘째, 셀과 페리 영역의 트랜지스터의 절연측벽의 크기를 조절하여 추가의 공정 없이도 저전압 SRAM의 대기전류 특성을 개선 할 수 있다.
Claims (3)
- 페리 영역과 셀 영역이 정의된 반도체 기판;상기 페리 영역과 상기 셀 영역의 상기 반도체 기판상에 게이트 절연막을 개재하여 형성된 제 1, 제 2 게이트 전극;상기 페리 영역의 상기 제 1 게이트 전극 양측의 상기 반도체 기판내에 상기 제 1 게이트 전극과 제 1 거리를 갖고 형성된 제 1 고농도 소오스/드레인 영역;상기 셀 영역의 상기 제 2 게이트 전극 양측의 상기 반도체 기판내에 상기 제 2 게이트 전극과 상기 제 1 거리보다 더 큰 제 2 거리를 갖고 형성된 상기 셀 영역의 제 2 고농도 소오스/드레인 영역;상기 제 1, 제 2 게이트 전극과 상기 제 1, 제 2 고농도 소오스/드레인 영역사이의 상기 반도체 기판에 소정 깊이로 형성된 저농도 소오스/드레인 영역;상기 제 1, 제 2 게이트 전극 및 상기 제 1, 제 2 고농도 소오스/드레인 영역의 표면에 형성된 실리사이드층을 포함하여 구성됨을 특징으로 하는 반도체 소자.
- 제 1항에 있어서, 상기 실리사이드층은 고융점 실리사이드인 것을 특징으로 하는 반도체 소자.
- 반도체 기판에 페리 영역과 셀 영역을 정의하고 상기 페리 영역과 상기 셀영역 각각에 제 1, 제 2 게이트 전극을 형성하는 단계;상기 제 1 게이트 전극 양면 및 이에 인접한 반도체 기판상에 제 1 길이를 갖는 제 1 절연막 측벽을 형성하고 상기 제 2 게이트 전극 양면 및 이에 인접한 반도체 기판상에 상기 제 1 길이보다 더 큰 제 2 길이를 갖는 제 2 절연막 측벽을 형성하는 단계;상기 제 1, 제 2 절연막 측벽의 양측 상기 반도체 기판내에 제 1, 제 2 고농도 소오스/드레인 영역을 형성하는 단계;상기 제 1, 제 2 고농도 소오스/드레인 영역 및 상기 제 1, 제 2 게이트 전극의 표면에 실리사이드층을 형성하는 단계;상기 제 1, 제 2 절연막 측벽을 제거하는 단계;상기 제 1, 제 2 절연막 측벽이 제거된 영역의 상기 반도체 기판내에 저농도 소오스/드레인 영역을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
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