KR20020008751A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

막 두께가 다른 게이트 산화막을 형성한다.
실리콘 기판 상에 다른 막 두께를 갖는 제1 및 제2 산화막(6, 7)을 형성하는 반도체 장치의 제조 방법에 있어서, 제2 산화막 형성 영역 상에 실리콘 질화막(4)을 형성한 후에, 제1 산화막 형성 영역 상에 제1 산화막(6)을 형성하는 공정과, 상기 실리콘 질화막(4)을 제거한 후에, 상기 제2 산화막 형성 영역 상에 제2 산화막(7)을 형성하는 공정을 구비한 것을 특징으로 한다.

Description

반도체 장치의 제조 방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 더욱 자세하게 말하면, 막 두께가 다른 복수종의 게이트 산화막을 갖는 반도체 장치의 제조 방법에 관한 것이다.
이하, 종래의 반도체 장치의 제조 방법에 대하여 도면을 참조하면서 설명한다.
또한, 이하의 설명에서는 반도체 기판 상에 두꺼운 산화막과 얇은 산화막으로 이루어지는 2종류의 막 두께를 갖고, 두꺼운 산화막 상에 고내압 MOS 트랜지스터를 형성하고, 얇은 산화막 상에 통상 내압 MOS 트랜지스터를 형성하여 이루어지는 반도체 장치의 제조 방법을 소개한다.
우선, 기지의 LOCOS 기술에 의해 일 도전형의 반도체 기판, 예를 들면 P형의 실리콘 기판(101) 상에 형성한 산화막 및 실리콘 질화막을 마스크로 하여 LOCOS막으로 이루어지는 소자 분리막(102)을 형성한다(도 17의 (a) 참조).
다음에, 상기 산화막 및 실리콘 질화막을 제거한 후에, 도 17의 (b)에 도시한 바와 같이 상기 소자 분리막(102)을 마스크로 열산화하여 상기 기판(101) 상에 두꺼운 게이트 산화막(103)을 형성한다.
계속해서, 도 17의 (c)에 도시한 바와 같이 한쪽(고내압 MOS 트랜지스터 형성 영역 상)의 두꺼운 게이트 산화막(103) 상에 포토레지스트막(104)을 형성한 후에, 상기 포토레지스트막(104)을 마스크로 다른쪽(통상 내압 MOS 트랜지스터 형성 영역 상)의 두꺼운 게이트 산화막(103)을 제거한다.
또한, 상기 포토레지스트막(104)을 제거한 후에, 도 18의 (a)에 도시한 바와 같이 열산화하여 상기 두꺼운 게이트 산화막(103)이 제거된 통상 내압 MOS 트랜지스터 형성 영역 상에 얇은 게이트 산화막(105)을 형성한다.
그리고, 도 18의 (b)에 도시한 바와 같이 두꺼운 게이트 산화막(103) 및 얇은 게이트 산화막(105) 상에 게이트 전극용의 도전막을 형성한 후에, 상기 도전막을 패터닝하여 게이트 전극(106A, 106B)을 형성한다.
그리고, 상기 게이트 전극(106A, 106B)에 인접하도록 각각 N형의 불순물 영역[소스·드레인 영역(107, 108, 109, 110)]을 형성하고, 이하, 도시한 설명은 생략하지만, 이들을 피복하도록 층간 절연막을 형성한 후에 상기 소스·드레인 영역(107, 108, 109, 110)에 컨택트홀을 통해 컨택트하는 금속 배선을 형성함으로써, 두꺼운 게이트 산화막(103) 상에 고내압 MOS 트랜지스터를 형성하고, 얇은 게이트 산화막(105) 상에 통상 내압 MOS 트랜지스터를 형성하고 있다.
그러나 상기 프로세스에서는 두꺼운 게이트 산화막(103)을 에칭할 때, 소자 분리막(102)도 에칭되기 때문에(도 17의 (c)의 화살표 C 참조), 상기 소자 분리막(102)이 얇아져 소자 분리 능력이 저하되는 문제가 있었다.
또한, 포토레지스트막(104)을 마스크로 하여 두꺼운 게이트 산화막(103)을 에칭하고 있기 때문에, 실리콘 기판(101)이 상기 포토레지스트막의 유기물 등으로 오염되고, 그 오염된 실리콘 기판(101) 상을 열산화하여 형성하는 얇은 게이트 산화막(105)의 막질의 신뢰성이 저하되는 문제가 있었다.
그래서, 상기 과제를 감안하여 본 발명의 반도체 장치의 제조 방법은, 반도체 상에 다른 막 두께를 갖는 제1 및 제2 게이트 산화막을 형성하는 것에 있어서, 제2 게이트 산화막 형성 영역 상에 내산화성막을 형성한 후에, 상기 내산화성막을 마스크로 열산화하여 제1 게이트 산화막 형성 영역 상에 제1 게이트 산화막을 형성하는 공정과, 상기 내산화성막을 제거한 후에 열산화하여 상기 제2 게이트 산화막 형성 영역 상에 제2 게이트 산화막을 형성하는 공정을 구비한 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은, 반도체 상에 형성한 소자 분리막을 마스크로 열산화하여 제1 및 제2 트랜지스터 형성 영역 상에 산화막을 형성하는 공정과, 전면에 내산화성막을 형성한 후에 포토레지스트막을 마스크로 하여 제1 트랜지스터 형성 영역 상의 상기 내산화성막을 제거하는 공정과, 상기 내산화성막을 마스크로 하여 상기 제1 트랜지스터 형성 영역 상의 산화막을 제거한 후에, 상기 내산화성막을 마스크로 열산화하여 상기 제1 트랜지스터 형성 영역 상에 제1 게이트 산화막을 형성하는 공정과, 상기 제2 트랜지스터 형성 영역 상의 상기 내산화성막 및 상기 산화막을 제거한 후에, 열산화하여 상기 제2 트랜지스터 형성 영역 상에 제2 게이트 산화막을 형성하는 공정을 구비한 것을 특징으로 한다.
그리고, 상기 제1 게이트 산화막은 상기 제2 게이트 산화막보다도 막 두께가 두껍고, 이 제1 게이트 산화막 상에는 고내압 MOS 트랜지스터가 형성되고, 이 제2 게이트 산화막 상에는 통상 내압 MOS 트랜지스터가 형성되는 것을 특징으로 한다.
또한, 상기 포토레지스트막을 마스크로 상기 제1 트랜지스터 형성 영역 상에 형성한 상기 내산화성막을 제거하는 공정에서는 상기 반도체 표층을 노출시키지 않는 것을 특징으로 한다.
또한, 상기 제1 트랜지스터의 형성 공정이 일 도전형의 반도체 내에 역도전형 불순물을 이온 주입하여 저농도의 역도전형 소스·드레인층을 형성하는 공정과, 상기 반도체 내에 역도전형 불순물을 이온 주입하여 상기 저농도의 역도전형 소스·드레인층 내에 고농도의 역도전형 소스·드레인층을 형성하는 공정과, 상기 반도체 내에 일 도전형 불순물을 이온 주입하여 상기 역도전형 소스층과 상기 역도전형 드레인층 사이에 위치하는 채널을 구성하는 일 도전형의 반도체층을 형성하는 공정과, 상기 반도체 상에 제1 게이트 산화막을 통해 제1 게이트 전극을 형성하는 공정을 구비한 것을 특징으로 한다.
또한, 상기 저농도의 역도전형 소스·드레인층의 형성 공정이 이온 주입법에 의해 상기 게이트 전극 아래쪽에 형성된 반도체층에 접하도록 형성하는 것을 특징으로 한다.
더 자세하게 말하면, 상기 저농도의 역도전형 소스·드레인층의 형성 공정이 적어도 이온 주입법에 의해 상기 게이트 전극 아래쪽에 형성된 상기 반도체층에 접하도록 상기 반도체 표층에 얕게 확장 형성하는 것을 특징으로 한다.
이상의 것으로부터, 종래와 같은 두꺼운 게이트 산화막을 에칭 제거하는 공정이 없어지기 때문에, 소자 분리막이 얇아지는 것에 의한 소자 분리 능력의 저하가 억지된다.
또한, 포토레지스트막을 이용한 에칭시 실리콘 기판이 노출되지 않기 때문에, 포토레지스트막에 의한 실리콘 기판의 오염을 방지할 수 있다.
도 1은 본 발명의 제1 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 2는 본 발명의 제1 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 3은 본 발명의 제1 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 4는 본 발명의 제2 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 5는 본 발명의 제2 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 6은 본 발명의 제2 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 7은 본 발명의 제2 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 8은 본 발명의 제2 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 9는 본 발명의 제2 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 10은 본 발명의 제2 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 11은 본 발명의 제2 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 12는 본 발명의 제2 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 13은 본 발명의 제2 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 14는 본 발명의 제2 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 15는 본 발명의 제2 실시예의 반도체 장치의 제조 방법을 나타내는 단면.
도 16은 본 발명의 제2 실시예의 반도체 장치의 제조 방법을 나타내는 단면도.
도 17은 종래의 반도체 장치의 제조 방법을 나타내는 단면도.
도 18은 종래의 반도체 장치의 제조 방법을 나타내는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : 소자 분리막
3 : 산화막
4 : 실리콘 질화막
5 : 포토 레지스트막
6 : 두꺼운 게이트 산화막
7 : 얇은 게이트 산화막
8A, 8B : 게이트 전극
이하, 본 발명의 반도체 장치의 제조 방법에 따르는 제1 실시예에 대하여 도면을 참조하면서 설명한다.
또한, 이하의 설명에서는, 실리콘 기판 상에 제1 산화막(두꺼운 게이트 산화막)과 제2 산화막(얇은 게이트 산화막)으로 이루어지는 2종류의 막 두께를 갖고, 두꺼운 게이트 산화막 상에 고내압 MOS 트랜지스터를 형성하고, 얇은 게이트 산화막 상에 통상 내압 MOS 트랜지스터를 형성하여 이루어지는 반도체 장치의 제조 방법의 일례를 소개한다.
우선, 기지의 LOCOS 기술에 의해 실리콘 기판(1) 상에 형성한 산화막 및 실리콘 질화막을 마스크로 하여 LOCOS막으로 이루어지는 소자 분리막(2)을 약 450㎚의 막 두께로 형성한다(도 1의 (a) 참조). 또한, 본 실시예에서는 P형의 실리콘 기판(1)을 이용하여, 이하 설명하지만 N형의 실리콘 기판을 이용한 경우도 도전형이 다를 뿐 마찬가지이다.
다음에, 상기 산화막 및 실리콘 질화막을 제거한 후에, 도 1의 (b)에 도시한 바와 같이 상기 소자 분리막(2)을 마스크로 열산화하여 상기 기판(1) 상에 산화막(3)을 약 20㎚의 막 두께로 형성하고, 또한 상기 소자 분리막(2) 및 상기 산화막(3)을 포함하는 기판 전면에 실리콘 질화막(4)을 약 20㎚의 막 두께로 형성한다.
계속해서, 도 1의 (c)에 도시한 바와 같이 상기 산화막(3) 및 실리콘 질화막(4) 상의 한쪽(통상 내압 MOS 트랜지스터 형성 영역)에 형성한 포토레지스트막(5)을 마스크로 하여 다른쪽(고내압 MOS 트랜지스터 형성 영역)의 산화막(3) 상에 형성한 상기 실리콘 질화막(4)을 제거한다.
또한, 이 포토레지스트막(5)을 이용한 에칭 공정에서는 기판 표층이 노출되지 않기 때문에, 기판 표층이 포토레지스트막(5)의 유기물 등에 의해 오염되지 않는다. 그리고, 기판 표층을 노출시킬 때는 다음 공정에서 설명한 바와 같이 상기 포토레지스트막(5)을 제거한 후의 상기 실리콘 질화막(4)을 마스크로 하여 행한다.
다음에, 도 2의 (a)에 도시한 바와 같이 상기 포토레지스트막(5)을 제거한 후에, 도 2의 (b)에 도시한 바와 같이 상기 실리콘 질화막(4)을 마스크로 하여 다른쪽의 산화막(3)을 제거한다. 또한, 이 산화막(3)을 에칭 제거할 때, 소자 분리막(2)도 에칭되지만, 상술한 바와 같이 상기 산화막(3)의 막 두께는 약 20㎚ 정도이기 때문에, 종래와 같이 두꺼운 게이트 산화막(103)(예를 들면, 100㎚)을 에칭 제거하는 경우에 비해 소자 분리 능력이 열화되지 않는다(도 2의 (b)의 화살표 A참조).
계속해서, 도 2의 (c)에 도시한 바와 같이 상기 실리콘 질화막(43)을 마스크로 열산화하여 상기 기판(1) 상에 제1 산화막(두꺼운 게이트 산화막 : 6)을 약 90㎚ 정도로 형성한다.
또한, 도 3의 (a)에 도시한 바와 같이 상기 통상 내압 MOS 트랜지스터 형성 영역 상의 실리콘 질화막(4) 및 상기 산화막(3)을 제거한 후에, 도 3의 (b)에 도시한 바와 같이 상기 기판(1)을 열산화하여 상기 통상 내압 MOS 트랜지스터 형성 영역 상에 제2 산화막(얇은 게이트 산화막 : 7)을 약 7㎚ 정도로 형성한다. 또한, 이 산화막(3)을 에칭 제거할 때 상기 소자 분리막(2)도 다시 에칭되지만, 이 때도 상기 산화막(3)의 막 두께가 약 20㎚ 정도이기 때문에, 에칭 제거되는 합계 막 두께도 40㎚ 정도이고, 종래와 같이 두꺼운 게이트 산화막(103)(예를 들면, 100㎚)을 에칭 제거한 경우에 비해 소자 분리 능력이 열화되지 않는다(도 3의 (a)의 화살표 B 참조).
또한, 도 3의 (c)에 도시한 바와 같이 상기 두꺼운 게이트 산화막(6) 및 얇은 게이트 산화막(7) 상에 게이트 전극용의 도전막(예를 들면, 폴리실리콘막 혹은 폴리실리콘막과 텅스텐 실리사이드(WSix)막과의 적층막 등)을 형성한 후에, 상기 도전막을 패터닝하여 게이트 전극(8A, 8B)을 형성한다.
그리고, 상기 게이트 전극(8A, 8B)에 인접하도록 각각 N형의 불순물 영역[소스·드레인 영역(9, 10, 11, 12)]을 형성하고, 이하, 도시한 설명은 생략하지만, 이들을 피복하도록 층간 절연막을 형성한 후에 상기 소스·드레인 영역(9, 10, 11,12)에 컨택트홀을 통해 접속하는 금속 배선을 형성함으로써, 두꺼운 게이트 산화막(6) 상에 고내압 MOS 트랜지스터를 형성하고, 얇은 게이트 산화막(7) 상에 통상 내압 MOS 트랜지스터를 형성하고 있다. 또한, 본 실시예에서는 N형의 불순물로서 인 이온, 그리고 비소 이온을 이온 주입함으로써, 소위 LDD 구조의 소스·드레인 영역을 형성하고 있다.
이에 따라, 종래와 같은 두꺼운 게이트 산화막을 에칭 제거하는 공정이 없어지기 때문에, 소자 분리막이 얇아지는 것에 의한 소자 분리 능력의 저하를 억지할 수 있다.
또한, 포토레지스트막을 이용한 에칭시 실리콘 기판이 노출되지 않기 때문에, 실리콘 기판이 상기 포토레지스트막의 유기물 등에 의해 오염되지 않아 그 후에 형성되는 게이트 산화막의 막질의 신뢰성이 향상된다.
이하, 본 발명의 반도체 장치의 제조 방법에 따르는 제2 실시예에 대하여 도면을 참조하면서 설명한다. 또한, 제2 실시예는 표시 디스플레이, 예를 들면 EL 디스플레이 구동용 드라이버를 구성하는 각종 MOS 트랜지스터의 제조 방법에 관한 것이다.
여기서, 도 16은 본 발명의 반도체 장치, 즉 EL 디스플레이 구동용 드라이버는 도 16의 (a)의 좌측으로부터 논리계의(예를 들면, 3V) N채널형 MOS 트랜지스터 및 P채널형 MOS 트랜지스터, 레벨 시프터용의(예를 들면, 30V) N채널형 MOS 트랜지스터, 고내압계의(예를 들면, 30V) N채널형 MOS 트랜지스터, 도 16의 (b)의 좌측으로부터 동일하게 고내압계의(예를 들면, 30V) P채널형 MOS 트랜지스터, 본 발명의저온저항화가 도모된 고내압계의(예를 들면, 30V) N채널형 DMOS 트랜지스터 및 P채널형 DMOS 트랜지스터로 구성된다.
또한, 설명의 편의상, 상기 고내압계의 MOS 트랜지스터와 저온저항화가 도모된 고내압계의 MOS 트랜지스터를 차별화하기 위해서, 이하의 설명에서는 저온저항화가 도모된 고내압계의 MOS 트랜지스터를 SLED(Slit channel by counter doping with extended shallow drain) MOS 트랜지스터로 호칭한다.
이하, 상기 EL 디스플레이 구동용 드라이버를 구성하는 각종 MOS 트랜지스터의 제조 방법에 대하여 설명한다.
우선, 도 4에 있어서, 각종 MOS 트랜지스터를 구성하기 위한 영역을 획정하기 위해서, 일 도전형의 반도체 기판, 예를 들면 P형의 실리콘 기판(P-Sub : 21) 내에 P형 웰(PW : 22) 및 N형 웰(NW : 23)을 형성한다.
즉, 상기 기판(21)의 N형 웰 형성 영역 상을 패드 산화막(24)을 통해 도시되지 않은 포토레지스트막으로 피복한 상태에서, 예를 들면 붕소 이온을 약 80KeV의 가속 전압으로, 8×1012/㎠의 주입 조건으로 이온 주입한다. 그 후, 도 4에 도시한 바와 같이 상기 P형 웰(22) 상을 포토레지스트막(25)으로 피복한 상태에서, 예를 들면 인 이온을 약 80KeV의 가속 전압으로, 9×1012/㎠의 주입 조건으로 이온 주입한다. 또한, 실제로는 상술한 바와 같이 이온 주입된 각 이온종이 열 확산(예를 들면, 1150℃의 N2분위기 중에서, 4시간)됨으로써, P형 웰(22) 및 N형 웰(23)이 된다.
다음에, 도 5에 있어서, 각 MOS 트랜지스터마다 소자 분리하기 위해서 약 500㎚ 정도의 소자 분리막(26)을 LOCOS법에 의해 형성하고, 이 소자 분리막(26) 이외의 활성 영역 상에 약 20㎚ 정도의 제3 산화막(27)(제3 게이트 산화막을 구성함)을 열산화에 의해 형성한다.
계속해서, 전면에 20㎚ 정도의 실리콘 질화막을 형성한 후에, 상기 실리콘 질화막을 포토레지스트막(29)을 마스크로 패터닝하여, 상기 논리계의 N채널형 MOS 트랜지스터 및 P채널형 MOS 트랜지스터, 레벨 시프터용의 N채널형 MOS 트랜지스터의 각 형성 영역 상에 실리콘 질화막(28)을 잔막(殘膜)시킨다.
또한, 이 포토레지스트막(29)을 이용한 에칭 공정에서는 기판 표층이 노출되지 않기 때문에, 기판 표층이 포토레지스트막(29)의 유기물 등에 의해 오염되지 않는다. 그리고, 기판 표층을 노출시키는 때는 다음 공정에서 설명하는 바와 같이 상기 포토레지스트막(29)을 제거한 후의 상기 실리콘 질화막(28)을 마스크로 하여 행한다.
또한, 상기 포토레지스트막(29)을 제거한 후에, 실리콘 질화막(28)을 마스크로 상기 고내압계의 N채널형 MOS 트랜지스터 및 P채널형 MOS 트랜지스터, N채널형 SLEDMOS 트랜지스터 및 P채널형 SLEDMOS 트랜지스터의 각 형성 영역 상의 제3 게이트 산화막(27)을 제거한다.
또한, 이 산화막(27)을 에칭 제거할 때 소자 분리막(26)도 에칭되지만, 상술한 바와 같이 상기 산화막(27)의 막 두께는 약 20㎚ 정도이기 때문에, 종래와 같이 두꺼운 게이트 산화막(103)(예를 들면, 100㎚)을 에칭 제거하는 경우에 비해 소자분리 능력이 열화되지 않는다.
그리고, 상기 실리콘 질화막(28)을 마스크로 열산화하여, 상기 고내압계의 N채널형 MOS 트랜지스터 및 P채널형 MOS 트랜지스터, N채널형 SLEDMOS 트랜지스터 및 P채널형 SLEDMOS 트랜지스터의 각 형성 영역 상에 고내압용으로 약 80㎚ 정도 두꺼운 제1 산화막(30)(제1 게이트 산화막을 구성함)을 열산화에 의해 형성한다(도 6 참조).
계속해서, 도 7에 있어서, 포토레지스트막을 마스크로 하여 제1 저농도의 N형 및 P형의 소스·드레인층[이하, LN층(31), LP층(32)으로 칭함]을 형성한다. 즉, 우선, 도시되지 않은 포토레지스트막으로 LN층 형성 영역 상 이외의 영역을 피복한 상태에서 기판 표층에, 예를 들면 인 이온을 약 120KeV의 가속 전압으로, 8×1012/㎠의 주입 조건으로 이온 주입하여 LN층(31)을 형성한다. 그 후, 포토레지스트막(33)으로 LP층 형성 영역 상 이외의 영역을 피복한 상태에서 기판 표층에, 예를 들면 붕소 이온을 약 120KeV의 가속 전압으로, 8.5×1012/㎠의 주입 조건으로 이온 주입하여 LP층(32)을 형성한다. 또한, 실제로는 후 공정의 어닐링 공정(예를 들면, 1100℃의 N2분위기 중에서, 2시간)을 거쳐 상기 이온 주입된 각 이온종이 열 확산되어 LN층(31) 및 LP층(32)이 된다.
다음에, 도 8에 있어서, 포토레지스트막을 마스크로 하여 상기 P채널형 및 N채널형 SLEDMOS 트랜지스터의 각 형성 영역 상의 상기 LN층(31) 사이 및 LP층(32) 사이에 각각 제2 저농도의 N형 및 P형의 소스·드레인층[이하, SLN층(34) 및SLP층(35)으로 칭함]을 형성한다. 즉, 우선, 도시되지 않은 포토레지스트막으로 SLN층 형성 영역 상 이외의 영역을 피복한 상태에서 기판 표층에, 예를 들면 인 이온을 약 120KeV의 가속 전압으로, 1.5×1012/㎠의 주입 조건으로 이온 주입하여 상기 LN층(31)에 연속해 있는 SLN층(34)을 형성한다. 그 후, 포토레지스트막(36)으로 SLP층 형성 영역 상 이외의 영역을 피복한 상태에서 기판 표층에, 예를 들면 2불화붕소 이온을 약 140KeV의 가속 전압으로, 2.5×1012/㎠의 주입 조건으로 이온 주입하여 상기 LP층(32)에 연속해 있는 SLP층(35)을 형성한다. 또한, 상기 LN층(31)과 상기 SLN층(34) 또는 상기 LP층(32)과 상기 SLP층(35)의 불순물 농도는 거의 동등하거나, 어느 한쪽이 높아지도록 설정되어 있다.
또한, 도 9에 있어서, 포토레지스트막을 마스크로 하여 고농도의 N형 및 P형의 소스·드레인층[이하, N+층(37), P+층(38)으로 칭함]을 형성한다. 즉, 우선, 도시되지 않은 포토레지스트막으로 N+층 형성 영역 상 이외의 영역을 피복한 상태에서 기판 표층에, 예를 들면 인 이온을 약 80KeV의 가속 전압으로, 2×1015/㎠의 주입 조건으로 이온 주입하여 N+층(37)을 형성한다. 그 후, 포토레지스트막(39)으로 P+층 형성 영역 상 이외의 영역을 피복한 상태에서 기판 표층에, 예를 들면 2불화붕소 이온을 약 140KeV의 가속 전압으로, 2×1015/㎠의 주입 조건으로 이온 주입하여 P+층(38)을 형성한다.
다음에, 도 10에 있어서, 상기 SLN층(34) 및 SLP층(35)의 형성용의 마스크 개구경(도 8 참조)보다도 작은 개구경을 갖는 포토레지스트막을 마스크로 하여 상기 LN층(31)에 연속해 있는 SLN층(34)의 중앙부 및 상기 LP층(32)에 연속해 있는 SLP층(35)의 중앙부에 각각 역도전형의 불순물을 이온 주입함으로써, 상기 SLN층(34) 및 SLP층(35)을 분단하는 P형 바디층(40) 및 N형 바디층(41)을 형성한다. 즉, 우선, 도시되지 않은 포토레지스트막으로 P형층 형성 영역 상 이외의 영역을 피복한 상태에서 기판 표층에, 에를 들면 2불화붕소 이온을 약 120KeV의 가속 전압으로, 5×1012/㎠의 주입 조건으로 이온 주입하여 P형 바디층(40)을 형성한다. 그 후, 포토레지스트막(42)으로 N형층 형성 영역 상 이외의 영역을 피복한 상태에서 기판 표층에, 예를 들면 인 이온을 약 190KeV의 가속 전압으로, 5×1012/㎠의 주입 조건으로 이온 주입하여 N형 바디층(41)을 형성한다. 또한, 상기 도 8∼도 10에 도시한 이온 주입 공정에 관한 작업 공정순은 적절하게 변경 가능한 것으로, 상기 P형 바디층(40) 및 N형 바디층(41)의 표층부에 채널이 구성된다.
계속해서, 도 11에 있어서, 상기 포토레지스트막(42) 및 실리콘 질화막(28)을 제거한다.
또한, 도 12에 있어서, 상기 통상 내압용의 미세화 N채널형 및 P채널형 MOS 트랜지스터 형성 영역의 기판[P형 웰(22)] 내에 제2 P형 웰(SPW : 44) 및 제2 N형 웰(SNW : 45)을 형성한다.
즉, 상기 통상 내압의 N채널형 MOS 트랜지스터 형성 영역 상에 개구를 갖는도시되지 않은 포토레지스트막을 마스크로 하여 상기 P형 웰(22) 내에, 예를 들면 붕소 이온을 약 190KeV의 가속 전압으로, 1.5×1013/㎠의 제1 주입 조건으로 이온 주입한 후, 동일하게 붕소 이온을 약 50KeV의 가속 전압으로, 2.6×1012/㎠의 제2 주입 조건으로 이온 주입하여 제2 P형 웰(44)을 형성한다. 또한, 상기 통상 내압용의 P채널형 MOS 트랜지스터 형성 영역 상에 개구를 갖는 포토레지스트막(46)을 마스크로 하여 상기 P형 웰(22) 내에 예를 들면 인 이온을 약 380KeV의 가속 전압으로, 1.5×1013/㎠의 주입 조건으로 이온 주입하여 제2 N형 웰(45)을 형성한다. 또한 380KeV 정도의 고가속 전압 발생 장치가 없는 경우에는 2가의 인 이온을 약 190KeV의 가속 전압으로, 1.5×1013/㎠의 주입 조건으로 이온 주입하는 더블 차지 방식이라도 좋다. 계속해서 인 이온을 약 140KeV의 가속 전압으로, 4.0×1012/㎠의 주입 조건으로 이온 주입한다.
다음에, 도 13에 있어서, 포토레지스트막(47)을 마스크로 하여 통상 내압용의 N채널형 및 P채널형 MOS 트랜지스터 형성 영역 상의 상기 제3 산화막(27)을 제거한 후에, 도 14에 있어서, 이 영역 상에 새롭게 원하는 막 두께(약 7㎚ 정도)의 제2 산화막(제2 게이트 산화막을 구성함)(48)을 열산화에 의해 형성한다.
또한, 이 산화막(27)을 에칭 제거할 때, 상기 소자 분리막(26)도 다시 에칭되지만, 이 때도 상기 산화막(27)의 막 두께가 약 20㎚ 정도이기 때문에, 종래와 같이 두꺼운 게이트 산화막(103)(예를 들면, 100㎚)을 에칭 제거한 경우에 비해 소자 분리 능력이 열화되지 않는다. 즉, 소자 분리막(26)이 에칭 제거되는 합계 막 두께는 고내압 영역도 통상 내압 영역도 20㎚ 정도이고, 소자 분리막(26)의 막 두께 450㎚에 비해 충분히 얇기 때문에, 종래와 같이 통상 내압 영역에서 소자 분리 능력이 열화되지 않는다.
이에 따라, 상기 고내압계의 N채널형 MOS 트랜지스터 및 P채널형 MOS 트랜지스터, N채널형 SLEDMOS 트랜지스터 및 P채널형 SLEDMOS 트랜지스터의 각 트랜지스터에 대응하는 막 두께를 갖는 제1 산화막(30)과, 논리계의 N채널형 MOS 트랜지스터 및 P채널형 MOS 트랜지스터의 각 트랜지스터에 대응하는 막 두께를 갖는 제2 산화막(48)과, 레벨 시프터용의 N채널형 MOS 트랜지스터에 대응하는 막 두께를 갖는 제3 산화막(27)이 형성된다(도 14 참조). 그리고, 상기 제1, 제2, 제3 각 산화막이 각 트랜지스터의 제1, 제2, 제3 게이트 산화막을 구성한다.
계속해서, 도 14에 있어서, 전면에 약 100㎚ 정도의 폴리실리콘막을 형성하고, 이 폴리실리콘막에 POCl3을 열 확산원으로서 열 확산하여 도전화한 후에 이 폴리실리콘막 상에 약 100㎚ 정도의 텅스텐 실리사이드(WSix)막, 또한 약 150㎚ 정도의 SiO2막을 적층하고, 도시되지 않은 포토레지스트막을 이용하여 패터닝하여 각 MOS 트랜지스터용의 게이트 전극(49A, 49B, 49C, 49D, 49E, 49F, 49G)을 형성한다. 또한, 상기 SiO2막은 패터닝시의 하드 마스크로서 기능한다.
계속해서, 도 15에 있어서, 상기 통상 내압용의 N채널형 및 P채널형 MOS 트랜지스터용으로 저농도의 소스·드레인층(50, 51)을 형성한다.
즉, 우선, 통상 내압용의 N채널형 MOS 트랜지스터용의 저농도 소스 드레인층 형성 영역 상 이외의 영역을 피복하는 도시되지 않은 포토레지스트막을 마스크로 하여, 예를 들면 인 이온을 약 20KeV의 가속 전압으로, 6.2×1013/㎠의 주입 조건으로 이온 주입하여 저농도의 N-형 소스·드레인층(50)을 형성한다. 또한, 통상 내압용의 P채널형 MOS 트랜지스터용의 저농도 소스·드레인층 형성 영역 상 이외의 영역을 피복하는 포토레지스트막(52)을 마스크로 하여, 예를 들면 2불화붕소 이온을 약 20KeV의 가속 전압으로, 2×1013/㎠의 주입 조건으로 이온 주입하여 저농도의 P-형 소스·드레인층(51)을 형성한다.
또한, 도 16에 있어서, 전면에 상기 게이트 전극(49A, 49B, 49C, 49D, 49E, 49F, 49G)을 피복하도록 약 250㎚ 정도의 TEOS막(53)을 LPCVD법에 의해 형성하고, 상기 통상 내압용의 N채널형 및 P채널형 MOS 트랜지스터 형성 영역 상에 개구를 갖는 포토레지스트막(도시 생략)을 마스크로 하여 상기 TEOS막(53)을 이방성 에칭한다. 이에 따라, 도 16에 도시한 바와 같이 상기 게이트 전극(49A, 49B)의 양 측벽부에 측벽 스페이서막(53A)이 형성되고, 상기 포토레지스트막으로 피복된 영역에는 TEOS막(53)이 그대로 남는다.
그리고, 상기 게이트 전극(49A)과 측벽 스페이서막(53A) 및 상기 게이트 전극(49B)과 측벽 스페이서막(53A)을 마스크로 하여, 상기 통상 내압용의 N채널형 및 P채널형 MOS 트랜지스터용으로 고농도의 소스·드레인층(54, 55)을 형성한다.
즉, 통상 내압용의 N채널형 MOS 트랜지스터용의 고농도 소스·드레인층 형성영역 상 이외의 영역을 피복하는 도시되지 않은 포토레지스트막을 마스크로 하여, 예를 들면 비소 이온을 약 100KeV의 가속 전압으로, 5×1015/㎠의 주입 조건으로 이온 주입하여 고농도의 N+형 소스·드레인층(54)을 형성한다. 또한, 통상 내압용의 P채널형 MOS 트랜지스터용의 고농도 소스·드레인층 형성 영역 상 이외의 영역을 피복하는 포토레지스트막(56)을 마스크로 하여, 예를 들면 2불화붕소 이온을 약 40KeV의 가속 전압으로, 2×1015/㎠의 주입 조건으로 이온 주입하여 고농도의 P+형 소스·드레인층(55)을 형성한다.
이하, 도시한 설명은 생략하지만, 전면에 TEOS막 및 BPSG막 등으로 이루어지는 약 600㎚ 정도의 층간 절연막을 형성한 후에, 상기 각 고농도의 소스·드레인층(37, 38, 54, 55)에 접속하는 금속 배선층을 형성함으로써, 상기 EL 디스플레이 구동용 드라이버를 구성하는 통상 내압용의 N채널형 MOS 트랜지스터 및 P채널형 MOS 트랜지스터, 레벨 시프터용의 N채널형 MOS 트랜지스터, 고내압용의 N채널형 MOS 트랜지스터 및 P채널형 MOS 트랜지스터, 저온저항화가 도모된 고내압용의 N채널형 SLEDMOS 트랜지스터 및 P채널형 SLEDMOS 트랜지스터가 완성된다.
이상과 같이 제2 실시예에서는, 각종 MOS 트랜지스터를 이용하여 EL 디스플레이 구동용 드라이버를 구성하는 경우에, 각 트랜지스터에 대응하여 막 두께가 다른 게이트 산화막을 형성(본 실시예에서는 7㎚, 20㎚, 그리고 80㎚까지의 다른 막 두께를 갖는 트랜지스터를 구성)할 필요가 있고, 종래 프로세스에 기초한 막 두께가 다른 게이트 산화막을 구별하여 제조하는 것에 비해 소자 분리막 막 두께의 감소에 의한 소자 분리 능력의 저감을 억지할 수 있다. 더 자세하게 말하면, 본 발명은 보다 막 두께 차가 큰 각종 트랜지스터를 혼재한 반도체 장치를 형성하는 프로세스에 적용함으로써, 또 다른 효과를 기대할 수 있다.
또한, 상기 SLEDMOS 트랜지스터에서는 P형 바디층 혹은 N형 바디층을 게이트 전극 아래에만 형성하였기 때문에, 소위 DMOS 트랜지스터와 같은 P형 바디층 혹은 N형 바디층으로 고농도의 소스층을 감싸는 것에 비해 접합 용량의 저감화가 도모된다.
또한, 상기 구조에서는 P형 바디층 혹은 N형 바디층을 이온 주입으로 형성하고 있기 때문에, 종래의 DMOS 프로세스와 같은 확산 형성한 것에 비해 미세화가 가능해진다.
또한, 상기 제조 방법에 따르면, 종래의 DMOS 프로세스와 같은 바디층 형성을 위한 게이트 전극 형성 후에 있어서의 고온 열처리가 필요하지 않기 때문에, 미세화 프로세스와의 혼재가 가능해진다.
또한, 종래의 DMOS 트랜지스터와 같은 불순물 이온의 열 확산에 의한 채널 형성 방법에서는 채널 길이가 일의적으로 결정되어 있지만, 상기 SLEDMOS 트랜지스터의 제조 방법에서는 상술한 바와 같이 P형 바디층 혹은 N형 바디층을 이온 주입 공정을 거쳐 형성하고 있기 때문에, 각종 설정 가능해지고, 종래 방법에 비해 게이트 길이에 대한 설계상의 자유도가 커진다.
또한, 바디 영역의 형성은 이온 주입법에 의한 것이 바람직하지만, 다른 공정에 대해서는 기상 혹은 고상으로부터의 확산 등, 적절하게 변경 가능하다.
또한, 종래와 같이 DMOS 프로세스와 같은 바디층 형성을 위한 게이트 전극 형성 후에 있어서의 고온 열처리가 필요해지기 때문에, 미세화 프로세스와의 혼재가 가능해지고, 각종 표시 소자의 드라이버(예를 들면, EL 디스플레이 표시용 드라이버)와 컨트롤러와의 1칩화가 가능해진다.
또한, 본 발명의 제조 방법에 따르면, 고내압 MOS 트랜지스터와 저온저항화가 도모된 고내압 SLEDMOS 트랜지스터를 채널을 구성하는 각 도전형의 바디층 형성용의 이온 주입 공정을 행하였는지의 여부에 의해 구별하여 제조할 수 있어 작업성이 좋다.
본 발명에 따르면, 종래와 같은 두꺼운 게이트 산화막을 에칭 제거하는 공정이 없어지기 때문에, 소자 분리막이 얇아지는 것에 의한 소자 분리 능력의 저하를 억지할 수 있다.
또한, 포토레지스트막을 이용한 에칭시 실리콘 기판이 노출되는 경우가 작아지기 때문에, 실리콘 기판의 오염을 저감할 수 있어 상기 실리콘 기판 상에 형성되는 게이트 산화막의 막질이 향상된다.

Claims (9)

  1. 반도체 상에 다른 막 두께를 갖는 제1 및 제2 산화막을 형성하는 반도체 장치의 제조 방법에 있어서,
    제2 산화막 형성 영역 상에 내산화성막을 형성한 후에 제1 산화막 형성 영역 상에 제1 산화막을 형성하는 공정, 및
    상기 내산화성막을 제거한 후에 상기 제2 산화막 형성 영역 상에 제2 산화막을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서, 상기 제1 및 제2 산화막은 각각 제1 및 제2 트랜지스터의 게이트 산화막을 구성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 반도체 상에 형성한 다른 막 두께를 갖는 제1 및 제2 게이트 산화막 상에 각각 제1 및 제2 트랜지스터를 형성하는 반도체 장치의 제조 방법에 있어서,
    제2 트랜지스터 형성 영역 상에 내산화성막을 형성하는 공정,
    상기 내산화성막을 마스크로 열산화하여 제1 트랜지스터 형성 영역 상에 제1 게이트 산화막을 형성하는 공정, 및
    상기 제2 트랜지스터 형성 영역 상의 상기 내산화성막을 제거한 후에 열산화하여 상기 제2 트랜지스터 형성 영역 상에 제2 게이트 산화막을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 반도체 상에 형성한 다른 막 두께를 갖는 제1 및 제2 게이트 산화막 상에 각각 제1 및 제2 트랜지스터를 형성하는 반도체 장치의 제조 방법에 있어서,
    상기 반도체 상에 형성한 소자 분리막을 마스크로 열산화하여 제1 및 제2 트랜지스터 형성 영역 상에 산화막을 형성하는 공정,
    전면에 내산화성막을 형성한 후에 포토레지스트막을 마스크로 하여 제1 트랜지스터의 형성 영역 상의 상기 내산화성막을 제거하는 공정,
    상기 내산화성막을 마스크로 하여 상기 제1 트랜지스터 형성 영역 상의 산화막을 제거한 후에 상기 내산화성막을 마스크로 열산화하여 상기 제1 트랜지스터 형성 영역 상에 제1 게이트 산화막을 형성하는 공정, 및
    상기 제2 트랜지스터 형성 영역 상의 상기 내산화성막 및 상기 산화막을 제거한 후에 열산화하여 상기 제2 트랜지스터 형성 영역 상에 제2 게이트 산화막을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제3항 또는 제4항에 있어서, 상기 제1 게이트 산화막은 상기 제2 게이트 산화막보다도 막 두께가 두껍고, 상기 제1 게이트 산화막 상에는 고내압 MOS 트랜지스터가 형성되고, 상기 제2 게이트 산화막 상에는 통상 내압 MOS 트랜지스터가 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제4항에 있어서, 상기 포토레지스트막을 마스크로 상기 제1 트랜지스터 형성 영역 상에 형성한 상기 내산화성막을 제거하는 공정에서는 상기 반도체 표층을 노출시키지 않는 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제3항 또는 제4항에 있어서,
    상기 제1 트랜지스터의 형성 공정이 일 도전형의 반도체 내에 역도전형 불순물을 이온 주입하여 저농도의 역도전형 소스·드레인층을 형성하는 공정,
    상기 반도체 내에 역도전형 불순물을 이온 주입하여 상기 저농도의 역도전형 소스·드레인층 내에 고농도의 역도전형 소스·드레인층을 형성하는 공정,
    상기 반도체 내에 일 도전형 불순물을 이온 주입하여 상기 역도전형 소스층과 상기 역도전형 드레인층 사이에 위치하는 채널을 구성하는 일 도전형의 반도체층을 형성하는 공정, 및
    상기 반도체 상에 제1 게이트 산화막을 통해 제1 게이트 전극을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제7항에 있어서, 상기 저농도의 역도전형 소스·드레인층의 형성 공정이 이온 주입법에 의해 상기 게이트 전극 아래쪽에 형성된 반도체층에 접하도록 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제7항에 있어서, 상기 저농도의 역도전형 소스·드레인층의 형성 공정이 적어도 이온 주입법에 의해 상기 게이트 전극 아래에 형성된 상기 반도체층에 접하도록 상기 반도체 표층에 얕게 확장 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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