KR20020031799A - 반도체장치의 퓨즈 및 배선 형성방법 - Google Patents

반도체장치의 퓨즈 및 배선 형성방법 Download PDF

Info

Publication number
KR20020031799A
KR20020031799A KR1020000062532A KR20000062532A KR20020031799A KR 20020031799 A KR20020031799 A KR 20020031799A KR 1020000062532 A KR1020000062532 A KR 1020000062532A KR 20000062532 A KR20000062532 A KR 20000062532A KR 20020031799 A KR20020031799 A KR 20020031799A
Authority
KR
South Korea
Prior art keywords
layer
forming
insulating layer
fuse
plug
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1020000062532A
Other languages
English (en)
Inventor
박원규
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000062532A priority Critical patent/KR20020031799A/ko
Publication of KR20020031799A publication Critical patent/KR20020031799A/ko
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
    • H10W20/493—Fuses, i.e. interconnections changeable from conductive to non-conductive
    • H10W20/494—Fuses, i.e. interconnections changeable from conductive to non-conductive changeable by the use of an external beam, e.g. laser beam or ion beam
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/40—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials
    • H10P14/46—Formation of materials, e.g. in the shape of layers or pillars of conductive or resistive materials using a liquid
    • H10P14/47—Electrolytic deposition, i.e. electroplating; Electroless plating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6326—Deposition processes
    • H10P14/6328—Deposition from the gas or vapour phase
    • H10P14/6334—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H10P14/6336—Deposition from the gas or vapour phase using decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/032—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers
    • H10W20/042—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers the barrier, adhesion or liner layers being seed or nucleation layers
    • H10W20/043—Manufacture or treatment of conductive parts of the interconnections of conductive barrier, adhesion or liner layers the barrier, adhesion or liner layers being seed or nucleation layers for electroplating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체장치의 퓨즈 및 배선 형성방법에 관한 것으로서, 특히, 전기도금법으로 얇은 금속 퓨즈 및 두꺼운 금속배선을 동시에 형성하여 식각시 부식성에 강한 금속배선을 형성하고 절단특성이 우수한 금속퓨즈를 제공하여 퓨즈공정마진을 향상시키고 소자집적공저의 효율성을 증가시켜 제조단가를 낮추도록 한 반도체장치의 자기정렬식 금속퓨즈 및 금속배선 형성방법에 관한 것이다. 본 발명은 퓨즈영역과 배선영역이 정의된 반도체 기판상에 제 1 절연층을 형성하는 단계와, 상기 퓨즈영역과 상기 배선영역의 상기 제 1 절연층상에 제 1, 제 2 배선과 제 3, 제 4 배선을 각각 형성하는 단계와, 상기 제 1 내지 제 4 배선을 덮도록 상기 제 1 절연층상에 제 2 절연층을 형성하는 단계와, 상기 제 2 절연층을 관통하며 상기 제 1 내지 제 4 배선과 각각 접촉하는 제 1 내지 제 4 플러그를 형성하는 단계와, 노출된 상기 제 1 내지 제 4 플러그 표면과 접촉하는 씨드층을 상기 제 2 절연층상에 형성하는 단계와, 상기 퓨즈영역의 상기 제 1 플러그와 제 2 플러그 사이만을 덮도록 제 1 두께를 갖는 퓨즈마스크를 상기 씨드층상에 형성하는 단계와, 상기 제 1 플러그와 중첩되는 상기 씨드층의 제 1 표면과, 상기 제 2 플러그와 중첩되는 상기 씨드층의 제 2 표면, 그리고 상기 제 3 플러그와 상기 제 4 플러그를 포함하는 사이의 상기 씨드층의 제 3 표면만을 노출시키는 도금마스크층을 상기 씨드층상에 형성하는 단계와, 노출된 상기 씨드층의 제 1 내지 제 3 표면에 제 1 내지 제 3 도금층을 각각 형성하는 단계와, 상기 도금마스크층을 제거하는 단계와, 상기 제 1 내지 제3 도금층을 식각마스크로 이용하여 노출된 상기 씨드층을 제거하여 상기 제 2 절연층의 표면을 노출시키는 단계와, 상기 제 1 내지 제 3 도금층을 포함하는 상기 제 2 절연층상에 제 2 두께를 갖는 제 3 절연층과 제 4 절연층을 차례로 형성하는 단계와, 상기 제 4 절연층과 상기 제 3 절연층의 소정 부위를 제거하여 상기 퓨즈마스크와 중첩되는 상기 제 3 절연층의 표면을 노출시키는 개구부를 형성하는 단계를 포함하여 이루어진다.

Description

반도체장치의 퓨즈 및 배선 형성방법{Method of forming a fuse and a wire in a semiconductor device}
본 발명은 반도체장치의 퓨즈 및 배선 형성방법에 관한 것으로서, 특히, 전기도금법으로 얇은 금속 퓨즈 및 두꺼운 금속배선을 동시에 형성하여 식각시 부식성에 강한 금속배선을 형성하고 절단특성이 우수한 금속퓨즈를 제공하여 퓨즈공정마진을 향상시키고 소자집적공저의 효율성을 증가시켜 제조단가를 낮추도록 한 반도체장치의 자기정렬식 금속퓨즈 및 금속배선 형성방법에 관한 것이다.
종래 기술에 따른 반도체장치의 퓨즈 형성방법은 실리콘기판에 산화막을 형성한 후 그 위에 도핑된 폴리실리콘을 증착한 다음 패터닝하여 퓨즈를 형성하고, 그 위에 퓨즈와 금속배선을 절연시키기 위한 절연층을 형성한 후, 퓨즈와 금속배선을 연결할 콘택홀을 절연층의 소정 부위를 제거하여 형성하고, 다시 전 표면에 다중 금속층을 스퍼터링 방법으로 형성한다. 이때 다중 금속층은 MoSi/Al/MoSi로 이루어지며 그 두께는 약 600/8000/400 Å이다. 이후, 금속배선을 형성하기 위한 사진식각공정을 실시하면 폴리실리콘으로 이루어진 퓨즈가 형성되며, 이러한 퓨즈는 레이저를 이용하여 필요에 따라 절단된다.
이때 반도체장치의 펩공정은 일반적으로 페시베이션층 형성 후 패드부를 개방시키는 단계까지의 공정을 말한다.
종래의 기술에서 반도체장치의 소자 등이 형성된 칩을 완성한 다음 불량품을 검사하고 불량 발생 부위를 수리하는 과정은 다음과 같다.
먼저, 웨이퍼에 소자 등이 형성된 칩을 제조하고 불량 유무를 확인하기 위하여 프로브 테스트(probe test)를 실시한다. 이러한 테스트 결과 불량품임이 판정되면 수리가능 여부를 검토한 다음 수리 가능한 제품은 다음 단계로 진입하고 수리 불능인 제품은 폐기 처리한다. 수리 가능한 제품은 수리 데이타를 생성한 다음 불량부위를 찾아내어 수리 데이타(repair data)가 생성된 특정 퓨즈를 레이저로 정확히 조사하여 절단하므로서 수리한다. 따라서 수리된 불량 칩은 양질의 제품으로 변환된다.
메모리와 로직 부분을 동시에 제작하는 복합칩 제조시, 소자의 초고속동작을 위하여 배선연결부(interconnection metal line)의 저항을 낮추어 신호전달 지연시간을 감소시키는 것이 중요하다. 이를 위하여 전기전도특성이 우수한 구리(Cu)나 알루미늄(Al)이 금속배선 재료로 연구개발되고 있으나 이러한 금속들은 식각이 곤란하고 부식에 따라 배선재료로서의 특성이 열악해지므로 퓨즈 재료로 도핑된 폴리실리콘을 사용한다.
또한, 금속배선이 퓨즈로 이용되는 경우, 금속배선의 두께가 두껍게 되면 금속 파티클이 발생하거나 퓨즈절단시 안정성이 결여된다.
종래 기술에서, 금속퓨즈는 얇은 금속층을 추가증착하여 제작하는 경우 현저히 공정단계 수가 증가하고 중첩되는 사진건식각공정에 의하여 금속배선의 부식성이 증가하여 제품의 수율을 감소시킨다.
도 1a 내지 도 1d는 종래의 기술에 따른 반도체장치의 퓨즈(fuse) 형성방법을 도시한 공정단면도이다.
도 1a를 참조하면, 실리콘기판(11)의 소정부위에 필드산화막(12)을 성장시켜 형성한다. 이러한 필드산화막(12)은 이후 형성되는 폴리실리콘 퓨즈와 기판의 실리콘 사이에 발생하는 누설전류를 차단하기 위한 것이다.
필드산화막(12) 표면을 포함하는 기판(11) 표면에 불순물이 도핑된 폴리실리콘층(13)을 CVD 방법으로 증착하여 약 2000Å 두께로 형성한다.
그리고, 폴리실리콘층(13) 위에 포토레지스트를 도포한 후 필드산화막(12) 형성 부위에 포함되도록 정의되는 폴리실리콘층(13)을 노출시키는 포토레지스트패턴(40)을 노광 및 현상으로 정의한다.
도 1b를 참조하면, 포토레지스트패턴을 식각마스크로 이용하여 이로 부터 보호되지 아니하는 부위의 폴리실리콘층을 식각하여 필드산화막(12) 위에 잔류한 폴리실리콘층(13)으로 이루어진 퓨즈(13)를 형성한다. 이때, 필드산화막(12) 표면의 일부와 기판(11) 표면이 노출된다. 이어서, 포토레지스트패턴을 제거한다.
도 1c를 참조하면, 노출된 퓨즈(13) 표면과 필드산화막(12) 표면을 포함하는 기판(11) 표면에 퓨즈와 이후 형성될 금속배선과의 전기적 절연용 절연층(14)을 산화막 등으로 증착하여 형성한다.
그 다음 퓨즈(13)의 소정 부위를 노출시키는 금속배선과 퓨즈(13) 연결용 콘택홀을 사진식각공정으로 절연층(14)의 소정 부위를 제거하여 형성한다.
그리고, 콘택홀 내부를 포함하는 절연층(14) 위에 하부 배리어 금속층(15)으로 MoSi를 스퍼터링 방법으로 약 600Å의 두께를 갖도록 형성한 다음, 그 위에 알루미늄층(16)을 역시 스퍼터링 방법으로 약 8000Å 두께로 증착하여 형성하고, 다시 그 위에 상부 배리어 금속층(17)으로 MoSi를 스퍼터링 방법으로 약 400Å의 두께를 갖도록 형성하여 금속배선(15,16,17)을 형성한다.
그 다음 상부 배리어 금속층(17) 표면을 포함하는 기판의 전면에 포토레지스트를 도포한 다음 필드산화막(12) 상부에 위치한상부 배리어 금속층(17)의 대부분을 노출시키는 포토레지스트패턴(18)을 노광 및 현상으로 정의하여 형성한다.
도 1d를 참조하면, 포토레지스트패턴을 식각마스크로 이용하는 건식식각을 실시하여 이로부터 보호되지 아니하는 부위의 금속배선(15,16,17)을 제거하여 절연층(14)의 일부 표면을 노출시킨다. 이때, 금속배선(15,16,17)이 확실하게 분리되도록 과도식각을 실시하여 노출된 절연층(14)의 표면 일부를 제거한다. 따라서, 이 때부터 금속배선(15,16,17)은 퓨즈(13)에 의해서만 전기적으로 연결된다.
이후, 폴리실리콘 퓨즈(13)를 웨이퍼 검사와 프로브 테스트를 거쳐 필요한 경우 셀을 보완해 주기 위하여 레이저로 절단한다.
그러나, 상술한 종래 기술에 따른 반도체장치의 퓨즈 형성방법은 폴리실리콘을 퓨즈로 사용하기 때문에 소자설계시 넓은 영역을 차지하게 되어 고집적소자의 제조에 불리하며, 퓨즈형성을 위한 폴리실리콘 증착공정이 추가로 실시되어야 하는 문제점이 있다.
그리고, 금속배선의 일부가 퓨즈로 이용되는 경우, 금속배선의 두께가 두껍게 되면 금속 파티클이 발생하거나 퓨즈절단시 안정성이 결여된다. 또한, 종래 기술에서 금속퓨즈를 얇은 금속층을 추가증착하여 제작하는 경우 현저히 공정단계 수가 증가하고 중첩되는 사진건식각공정에 의하여 금속배선의 부식성이 증가하여 제품의 수율을 감소시키는 문제점이 있다.
따라서, 본 발명의 목적은 전기도금법으로 얇은 금속 퓨즈 및 두꺼운 금속배선을 동시에 형성하여 식각시 부식성에 강한 금속배선을 형성하고 절단특성이 우수한 금속퓨즈를 제공하여 퓨즈공정마진을 향상시키고 소자집적공저의 효율성을 증가시켜 제조단가를 낮추도록 한 반도체장치의 자기정렬식 금속퓨즈 및 금속배선 형성방법을 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명에 따른 반도체장치의 퓨즈 및 배선 형성방법은 퓨즈영역과 배선영역이 정의된 반도체 기판상에 제 1 절연층을 형성하는 단계와, 상기 퓨즈영역과 상기 배선영역의 상기 제 1 절연층상에 제 1, 제 2 배선과 제 3, 제 4 배선을 각각 형성하는 단계와, 상기 제 1 내지 제 4 배선을 덮도록 상기 제 1 절연층상에 제 2 절연층을 형성하는 단계와, 상기 제 2 절연층을 관통하며 상기 제 1 내지 제 4 배선과 각각 접촉하는 제 1 내지 제 4 플러그를 형성하는 단계와, 노출된 상기 제 1 내지 제 4 플러그 표면과 접촉하는 씨드층을 상기 제 2 절연층상에 형성하는 단계와, 상기 퓨즈영역의 상기 제 1 플러그와 제 2 플러그 사이만을 덮도록 제 1 두께를 갖는 퓨즈마스크를 상기 씨드층상에 형성하는 단계와, 상기 제 1 플러그와 중첩되는 상기 씨드층의 제 1 표면과, 상기 제 2 플러그와 중첩되는 상기 씨드층의 제 2 표면, 그리고 상기 제 3 플러그와 상기 제 4 플러그를 포함하는 사이의 상기 씨드층의 제 3 표면만을 노출시키는 도금마스크층을 상기 씨드층상에 형성하는 단계와, 노출된 상기 씨드층의 제 1 내지 제 3 표면에 제 1 내지 제 3 도금층을 각각 형성하는 단계와, 상기 도금마스크층을 제거하는 단계와, 상기 제 1 내지 제 3 도금층을 식각마스크로 이용하여 노출된 상기 씨드층을 제거하여 상기 제 2 절연층의 표면을 노출시키는 단계와, 상기 제 1 내지 제 3 도금층을 포함하는 상기 제 2 절연층상에 제 2 두께를 갖는 제 3 절연층과 제 4 절연층을 차례로 형성하는 단계와, 상기 제 4 절연층과 상기 제 3 절연층의 소정 부위를 제거하여 상기 퓨즈마스크와 중첩되는 상기 제 3 절연층의 표면을 노출시키는 개구부를 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1d는 종래의 기술에 따른 반도체장치의 퓨즈(fuse) 형성방법을 도시한 공정단면도
도 2a 내지 도 2h는 본 발명에 따른 반도체장치의 퓨즈 및 배선 형성방법을 도시한 공정단면도
반도체장치의 기억소자 제조에 있어서 펩(FAB)공정중 불량부위를 수리하기 위하여 통상적으로 메모리 어레이의 끝 부분에 리던던시 라인(redundancy line)을 구비시켜 특정한 퓨즈부를 레이저로 절단하여 불량한 특정한 비트라인 등을 수리한다. 이러한 퓨즈를 본 발명에서는 전기적으로 동작하는 금속 퓨즈를 형성한다.
본 발명에서는 금속배선을 전기도금법으로 형성되는 구리로 두껍게 형성하는 동시에 금속배선을 얇게 형성하므로서 소자제조공정에 대한 안정성을 확보하고 공정을 단순화한다.
즉, 본 발명에서는 전기도금시 사용되는 Ti/Cu 씨드층을 퓨즈로 이용한다. 이때, 씨드층의 두께는 약 300Å 정도로 형성하므로 퓨즈절단시 우수한 절단특성이 확보되며 동시에 금속배선을 구리로 두껍게 형성하므로 전기적 저항 및 집적소자제조공정의 효율성을 증대시킨다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2h는 본 발명에 따른 반도체장치의 퓨즈 및 금속배선 형성방법을 도시한 공정단면도이다.
도 2a를 참조하면, 퓨즈영역(MF)과 배선영역(ML)이 정의된 반도체기판인 실리콘기판(20)상에 제 1 절연층(21)을 형성한다. 이러한 제 1 절연층(21)은 이후 형성되는 퓨즈와 기판의 실리콘 사이에 발생하는 누설전류를 차단하기 위한 것이다.
그리고, 제 1 절연층(21) 상에 적층금속배선층을 스퍼터링 방법으로 증착하여 형성한다. 이러한 적층금속배선은 먼저 하부 배리어금속층으로 TiW를 형성하고 그 위에 Al층을 증착한 후 상부 배리어금속층으로 TiW를 증착하여 형성할 수 있다.
그리고, 적층금속배선층을 소정의 포토리쏘그래피로 패터닝하여 퓨즈영역(MF)내의 제 1 배선(22) 및 제 2 배선(23)과 배선영역(ML)내의 제 3 배선(24) 및 제 4 배선(25)을 형성한다.
그 다음, 상기 제 1 내지 제 4 배선을 덮도록 제 1 절연층(21)상에 제 2절연층(26)을 두껍게 형성한다. 이때, 제 2 절연층(26)은 IMD(intermetal dielectric)을 증착하여 형성한 후 평탄화한다.
그리고, 제 2 절연층(26)의 소정 부위를 건식식각등의 비등방성식각을 사용하는 포토리쏘그래피로 제거하여 상기 제 1 내지 제 4 배선(22,23,24,25)의 상부 표면을 개방시키는 제 1 내지 제 4 비어홀(via hole)을 형성한다.
그리고, 제 1 내지 제 4 비어홀을 금속 등의 도전체로 충전하여 제 1 내지 제 4 플러그(270,271,272,273)을 각각 형성한다.
도 2b를 참조하면, 노출된 제 1 내지 제 4 플러그(270,271,272,273) 상부 표면을 포함하는 제 2 절연층(26)상에 적층(28,29)구조로된 씨드층(28,29)을 형성한다. 이때, 씨드층(28,29)은 하부에 제 2 절연층과의 접촉특성을 향상시키기 위한 Ti층(28)을 약 100Å의 두께로 형성하고 Ti층(28)상에 전기도금 씨드층으로 Cu층(29)을 약 200Å의 두께로 형성한다. 또한, Ti층(28)은 스퍼터링으로 형성하고 Cu층(29)은 PECVD(plasma enhanced chemical vapor deposition)으로 형성할 수 있다.
그리고, Cu층(29)상에 제 3 절연층(30)을 형성한다. 이때, 제 3 절연층(30)은 산화막을 PECVD로 증착하여 형성하며, 그 두께는 약 2000Å으로 형성할 수 있다.
도 2c를 참조하면, 제 3 절연층(30)상에 포토레지스트를 도포한 후 노광 및 현상을 실시하여 퓨즈영역(MF)의 제 1 배선(22)과 제 2 배선(23)사이의 퓨즈형성공간을 덮는 제 1 포토레지스트패턴(31)을 형성한다.
그리고, 제 1 포토레지스트패턴(31)으로 보호되지 않는 부위의 제 3 절연층을 제거하여 나머지 부위의 Cu층(29) 표면을 노출시킨다. 따라서, 잔류한 제 3절연층(300)은 퓨즈마스크(300)가 된다.
도 2d를 참조하면, 제 1 포토레지스트패턴을 산소 애슁(O2 ashing)등의 방법으로 제거하여 퓨즈마스크(300)의 상부 표면을 다시 노출시킨다.
그리고, 노출된 퓨즈마스크(300)와 씨드층인 Cu층(29)의 표면을 덮도록 포토레지스트를 도포한 다음, 노광 및 현상을 실시하여, 제 1 플러그(270)와 제 2 플러그(271)의 상부에 위치한 Cu층(29) 표면을 노출시키고, 배선간의 연결을 위하여 배선영역(ML)의 제 플러그(272)와 제 4 플러그(273)사이의 Cu층(29) 표면을 노출시키는 제 2 포토레지스트패턴(32)을 형성한다.
도 2e를 참조하면, 제 2 포토레지스트패턴(32)을 전기도금 마스크층(32)으로 이용하는 구리 전기도금을 노출된 Cu층(29)에 실시하여 Cu로 이루어진 제 1 도금층(330), 제 2 도금층(331)과 제 3 도금층(32)을 형성한다.
도 2f를 참조하면, 제 2 포토레지스트패턴을 산소 애슁 등의 방법으로 제거한 다음, 노출된 Cu층을 제 1 내지 제 3 도금층(330,331,332)과 퓨즈마스크(300)를 식각마스크로 이용하는 전면건식각을 실시하여 노출된 Cu층과 Ti층을 차례로 제거하여 제 2 절연층(26)의 표면을 노출시킨다. 따라서, 퓨즈영역(MF)에서 제 1 도금층(330)과 제 2 도금층(331)은 그 하부와 퓨즈마스크(300) 하부에 잔류한 Cu층(290) 및 Ti층(280)에 의하여 전기적으로 연결되고, 제 3 플러그(272)와 제 4 플러그(273)는 잔류한 Ti층(281), Cu층(291) 및 제 3 도금층(332)을 통하여 서로 전기적으로 연결된다.
도 2g를 참조하면, 제 1 내지 제 3 도금층(330,331,332)을 포함하는 기판상에 제 1패시베이션층으로 제 4 절연층(34)과 제 2 패시베이션층으로 제 5 절연층(35)을 소정의 두께로 형성한다. 이때, 약 2000Å 두께의 제 4 절연층(34)과 충분한 두께를 갖는 제 5 절연층(35)은 산화막과 질화막을 PECVD로 각각 증착하여 형성한다.
그리고, 제 5 절연층(35)상에 포토레지스트를 도포한 다음 노광 및 현상을 실시하여 퓨즈영역(MF)의 퓨즈마스크(300)와 중첩되는 제 5 절연층(35)의 표면을 노출시키는 제 3 포토레지스트패턴(36)을 형성한다.
그리고, 제 3 포토레지스트패턴(36)으로 보호되지 않는 부위의 제 5 절연층을 제거하여 제 4 절연층의 표면을 노출시키는 개구부를 형성한다. 이때, 제 5 절연층의 제거는 비등방성식각으로 실시하되 제 4 절연층(34)의 상부 표면이 일부 제거되도록 과도식각한다.
도 2h를 참조하면, 제 3 포토레지스트패턴을 산소 애슁등의 방법으로 제거한다.
따라서, 본 발명의 실시예에서는 퓨즈의 개방부위인 제 4 절연층(34)과 퓨즈마스크(300)의 두께가 약 4000Å 정도인 바람직한 퓨즈부와 필요한 두께가 확보된 두꺼운 배선(332)이 동시에 형성된다.
따라서, 본 발명에 따라 형성된 퓨즈 및 배선 형성방법은 전기도금법(electroplating)으로 고전도도를 갖는 구리로 배선을 형성하므로 식각에 대한 부식성을 감소시키고, Ti/Cu로 이루어진 씨드층을 퓨즈로 이용하므로 퓨즈절단특성을 개선하여 퓨즈형성공정마진을 향상시키며, 또한 충분한 두께를 갖는 구리 금속배선과 얇은 금속퓨즈를 동시에 구현하므로 소자의 고집적화 및 설계의 단순화에 유리한 장점이 있다.

Claims (6)

  1. 퓨즈영역과 배선영역이 정의된 반도체 기판상에 제 1 절연층을 형성하는 단계와,
    상기 퓨즈영역과 상기 배선영역의 상기 제 1 절연층상에 제 1, 제 2 배선과 제 3, 제 4 배선을 각각 형성하는 단계와,
    상기 제 1 내지 제 4 배선을 덮도록 상기 제 1 절연층상에 제 2 절연층을 형성하는 단계와,
    상기 제 2 절연층을 관통하며 상기 제 1 내지 제 4 배선과 각각 접촉하는 제 1 내지 제 4 플러그를 형성하는 단계와,
    노출된 상기 제 1 내지 제 4 플러그 표면과 접촉하는 씨드층을 상기 제 2 절연층상에 형성하는 단계와,
    상기 퓨즈영역의 상기 제 1 플러그와 제 2 플러그 사이만을 덮도록 제 1 두께를 갖는 퓨즈마스크를 상기 씨드층상에 형성하는 단계와,
    상기 제 1 플러그와 중첩되는 상기 씨드층의 제 1 표면과, 상기 제 2 플러그와 중첩되는 상기 씨드층의 제 2 표면, 그리고 상기 제 3 플러그와 상기 제 4 플러그를 포함하는 사이의 상기 씨드층의 제 3 표면만을 노출시키는 도금마스크층을 상기 씨드층상에 형성하는 단계와,
    노출된 상기 씨드층의 제 1 내지 제 3 표면에 제 1 내지 제 3 도금층을 각각 형성하는 단계와,
    상기 도금마스크층을 제거하는 단계와,
    상기 제 1 내지 제 3 도금층을 식각마스크로 이용하여 노출된 상기 씨드층을 제거하여 상기 제 2 절연층의 표면을 노출시키는 단계와,
    상기 제 1 내지 제 3 도금층을 포함하는 상기 제 2 절연층상에 제 2 두께를 갖는 제 3 절연층과 제 4 절연층을 차례로 형성하는 단계와,
    상기 제 4 절연층과 상기 제 3 절연층의 소정 부위를 제거하여 상기 퓨즈마스크와 중첩되는 상기 제 3 절연층의 표면을 노출시키는 개구부를 형성하는 단계를 포함하여 이루어진 반도체장치의 퓨즈 및 배선 형성방법.
  2. 청구항 1에 있어서,
    상기 퓨즈마스크는 PECVD(plasma enhanced chemical vapor deposition)로 1500 - 2500Å의 두께를 갖는 산화막 패턴으로 형성하는 것이 특징인 반도체장치의 퓨즈 및 배선 형성방법.
  3. 청구항 1에 있어서,
    상기 씨드층은 Ti층과 Cu층의 적층으로 이루어진 것이 특징인 반도체장치의 퓨즈 및 배선 형성방법.
  4. 청구항 1에 있어서,
    상기 제 3 절연층은 PECVD(plasma enhanced chemical vapor deposition)로 1500 - 2500Å의 두께를 갖는 산화막으로 형성하고 상기 제 4 절연층은 질화막으로 형성하는 것이 특징인 반도체장치의 퓨즈 및 배선 형성방법.
  5. 청구항 1에 있어서,
    상기 제 1 내지 제 3 도금층은 전기도금법으로 성장된 구리층으로 형성하는 것이 특징인 반도체장치의 퓨즈 및 형성방법.
  6. 청구항 1에 있어서,
    상기 도금마스크층은 포토레지스트로 형성하는 것이 특징인 반도체장치의 퓨즈 및 배선 형성방법.
KR1020000062532A 2000-10-24 2000-10-24 반도체장치의 퓨즈 및 배선 형성방법 Withdrawn KR20020031799A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000062532A KR20020031799A (ko) 2000-10-24 2000-10-24 반도체장치의 퓨즈 및 배선 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000062532A KR20020031799A (ko) 2000-10-24 2000-10-24 반도체장치의 퓨즈 및 배선 형성방법

Publications (1)

Publication Number Publication Date
KR20020031799A true KR20020031799A (ko) 2002-05-03

Family

ID=19695059

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000062532A Withdrawn KR20020031799A (ko) 2000-10-24 2000-10-24 반도체장치의 퓨즈 및 배선 형성방법

Country Status (1)

Country Link
KR (1) KR20020031799A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005015308A3 (en) * 2003-08-08 2005-07-28 Quantiscript Inc Fabrication process for high resolution lithography masks using evaporated or plasma assisted electron sensitive resists with plating image reversal
KR100873810B1 (ko) * 2002-07-06 2008-12-11 매그나칩 반도체 유한회사 퓨즈박스를 갖는 이미지센서 제조방법
KR100929289B1 (ko) * 2006-07-25 2009-11-27 주식회사 하이닉스반도체 반도체 소자의 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100873810B1 (ko) * 2002-07-06 2008-12-11 매그나칩 반도체 유한회사 퓨즈박스를 갖는 이미지센서 제조방법
WO2005015308A3 (en) * 2003-08-08 2005-07-28 Quantiscript Inc Fabrication process for high resolution lithography masks using evaporated or plasma assisted electron sensitive resists with plating image reversal
KR100929289B1 (ko) * 2006-07-25 2009-11-27 주식회사 하이닉스반도체 반도체 소자의 제조방법

Similar Documents

Publication Publication Date Title
TW522538B (en) Semiconductor device and method of manufacturing the semiconductor device
US6124194A (en) Method of fabrication of anti-fuse integrated with dual damascene process
US6392300B1 (en) Semiconductor device having an alignment mark formed on the uppermost layer of a multilayer wire
KR100271746B1 (ko) 반도체 장치 및 그 제조 방법
US20030228756A1 (en) Method of forming a fuse
US20090236688A1 (en) Semiconductor device having fuse pattern and methods of fabricating the same
JP3667507B2 (ja) 半導体装置及びその製造方法
US8384131B2 (en) Semiconductor device and methods of forming the same
US6168977B1 (en) Method of manufacturing a semiconductor device having conductive patterns
KR100691051B1 (ko) 반도체 디바이스 및 본드 패드 형성 프로세스
KR20010095178A (ko) 퓨즈를 구비한 반도체장치
KR100297141B1 (ko) 대규모 집적 반도체 장치의 다층배선구조를 형성하는 방법
KR20020031799A (ko) 반도체장치의 퓨즈 및 배선 형성방법
US7682957B2 (en) Method of forming pad and fuse in semiconductor device
CN113394193B (zh) 半导体结构及其形成方法、激光熔丝的熔断方法
KR100558493B1 (ko) 반도체 기억소자의 배선 형성방법
KR101062820B1 (ko) 반도체 장치의 퓨즈 및 그 제조방법
KR100285757B1 (ko) 반도체장치및그제조방법
KR100861305B1 (ko) 반도체 소자의 제조방법
US7679161B2 (en) Semiconductor device comprising fuse sections
KR20070097764A (ko) 반도체 장치의 퓨즈 구조물 형성 방법
US20020070453A1 (en) Semiconductor device and method of producing thereof
US20070166998A1 (en) Interconnecting process and method for fabricating complex dielectric barrier alyer
KR20100023267A (ko) 퓨즈를 포함하는 반도체 소자의 제조방법
TW529147B (en) Structure of metal fuse of semiconductor device

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

N231 Notification of change of applicant
PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

R17-X000 Change to representative recorded

St.27 status event code: A-3-3-R10-R17-oth-X000

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

PC1203 Withdrawal of no request for examination

St.27 status event code: N-1-6-B10-B12-nap-PC1203

WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid
P22-X000 Classification modified

St.27 status event code: A-2-2-P10-P22-nap-X000

R18-X000 Changes to party contact information recorded

St.27 status event code: A-3-3-R10-R18-oth-X000

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

P22-X000 Classification modified

St.27 status event code: A-2-2-P10-P22-nap-X000