KR20020034436A - 램버스 디램의 스킵 회로를 위한 적분기 - Google Patents
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Abstract
본 발명은 램버스 디램의 스킵 회로를 위한 적분기에 관한 것으로, 데이터의 센싱 감도를 증가시켜 정확한 출력값을 얻도록 하므로써 안정된 동작을 할 수 있다. 이를 위해, 본 발명의 램버스 디램의 스킵 회로를 위한 적분기는 상기 적분기의 풀업 및 풀다운 바이어스 전위로 풀업 전압과 풀다운 전압을 각각 공급하는 풀업 및 풀다운 드라이버 수단과, 상기 풀업 바이어스 전위를 제 1 제어 신호의 반전 신호에 의해 제 1 노드로 전달하는 제 1 스위칭 수단과, 상기 제 2 풀업 바이어스 전위를 제 2 제어 신호의 반전 신호에 의해 제 2 노드로 전달하는 제 2 스위칭 수단과, 상기 제 1 노드의 신호를 상기 제 2 제어 신호에 의해 상기 풀다운 바이어스 전위로 전달하는 제 3 스위칭 수단과, 상기 제 2 노드의 신호를 상기 제 1 제어 신호에 의해 상기 풀다운 바이어스 전위로 전달하는 제 4 스위칭 수단과, 상기 제 1 노드의 신호를 제 3 제어 신호에 의해 데이터를 저장하는 제 1 래치 수단으로 전달하는 제 5 스위칭 수단과, 상기 제 1 래치 수단의 출력 신호를 상기 제 3 제어 신호에 의해 상기 제 2 노드로 전달하는 제 6 스위칭 수단과, 상기 제 2 노드의 신호를 입력하여 데이터가 전이될 때까지 출력 신호를 래치하는 제 2 래치 수단과, 상기 제 1 래치 수단으로 데이터가 입력되기 전 상기 제 1 래치 수단의 양단의 전위를 이퀄라이징시키는 이퀄라이징 수단을 포함하여 이루어진 것을 특징으로 한다.
Description
본 발명은 램버스(Rambus) 디램(DRAM)의 스킵(skip) 회로를 위한 적분기(integrator)에 관한 것으로, 특히 데이터의 센싱 감도를 증가시켜 정확한 출력값을 얻도록 하므로써, 안정된 동작을 할 수 있는 적분기에 관한 것이다.
도 1은 종래 기술에 따른 램버스 디램의 스킵 회로를 위한 적분기를 도시한 회로도이다.
종래의 적분기는 도시된 바와 같이, 커런트 미러 구조를 갖는 PMOS 트랜지스터(P1, P2)가 노드(Nd1)와 상기 적분기의 풀업 바이어스 노드(Nd2)로 각각 전원전압(Vdd)을 공급하고, 상기 노드(Nd1)의 전위에 의해 동작하는 커런트 미러 구조의 NMOS 트랜지스터(N1, N2)에 의해 상기 노드(Nd1)와 상기 적분기의 풀다운 바이어스 노드(Nd3)의 전위를 접지전압(Vss)으로 방전시킴으로써, 상기 적분기를 동작하도록 만든다.
스킵업 신호(skipup)의 반전 신호에 의해 동작하는 PMOS 트랜지스터(P3)는 상기 풀업 바이어스 노드(Nd2)의 전압을 노드(Nd4)로 전달하며, 스킵다운 신호(skipDn)의 반전 신호에 의해 동작하는 PMOS 트랜지스터(P4)는 상기 풀업 바이어스 노드(Nd2)의 전압을 노드(Nd7)로 전달한다. 상기 노드(Nd4) 및 접지전압(Vss) 사이에 캐패시터(C1)가 접속되어 상기 노드(Nd4)의 전압을 충전시키고, 상기 노드(Nd7) 및 접지전압(Vss) 사이에 캐패시터(C2)가 접속되어 상기 노드(Nd7)의 전압을 충전시킨다.
그리고, 스킵다운 신호(skipDn)에 의해 동작하는 NMOS 트랜지스터(N3)는 상기 노드(Nd4)의 전압을 상기 풀다운 바이어스 노드(Nd3)로 전달하며, 스킵업 신호(skipup)에 의해 동작하는 NMOS 트랜지스터(N4)는 상기 노드(Nd7)의 전압을 상기 풀다운 바이어스 노드(Nd3)로 전달한다.
상기 노드(Nd4)의 신호는 래치스킵(latchskip)바 신호(LSB)에 의해 동작하는 PMOS 트랜지스터(P5)와 래치스킵(latchskip) 신호(LS)에 의해 동작하는 NMOS 트랜지스터(N5)로 구성된 전달 게이트(P5, N5)에 의해 인버터(INV3) 및 인버터(INV4)로 구성된 래치 회로부에 저장된다. 상기 인버터(INV3) 및 인버터(INV4)로 구성된 래치 회로부의 출력 노드(Nd7)의 신호는 래치스킵(latchskip)바 신호(LSB)에 의해 동작하는 PMOS 트랜지스터(P6)와 래치스킵(latchskip) 신호(LS)에 의해 동작하는 NMOS 트랜지스터(N6)로 구성된 전달 게이트(P6, N6)에 의해 상기 노드(Nd7)로 전달된다.
D 플립플롭(2)으로 구성된 래치 회로부는 상기 래치스킵 신호(LS)의 지연 신호를 리셋 신호로 상기 노드(Nd7)의 반전 신호를 세트 신호로 입력하여 출력 신호인 스킵밸류(skipvalue)값을 래치한다.
상기 구성에서와 같이, 종래의 적분기는 스킵업 신호(skipup)와 스킵다운 신호(skipDn)에 따라 캐패시터(C1)과 캐패시터(C2)를 충전 또는 방전시키며, 노드(Nd4) 및 노드(Nd7)의 일정 전압 레벨을 만들어 간다. 래치스킵(latchskip) 신호(LS)가 '로우'를 유지하다가 '하이'가 되면, 상기 인버터(INV3) 및 인버터(INV4)로 구성된 래치 회로부가 상기 노드(Nd4) 및 노드(Nd7)의 전압차를 센싱하여 D 플립플롭(2)의 래치 회로부에서 출력 신호인 스킵밸류(skipvalue)값을 래치한다.
그런데, 이전의 어떠한 값을 저장하고 있는 상기 인버터(INV3) 및 인버터(INV4)로 구성된 래치 회로부는 상기 노드(Nd4) 및 노드(Nd7)의 전압차가 작을 경우, 그 전압차를 제대로 센싱하지 못하고 이전에 저장된 값을 출력하는 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 데이터가 입력되기 전에 데이터의 입력 노드를 이퀄라이징시킨 후 센싱하도록 하므로써, 적은 전위차를 갖는 데이터도 정확하게 센싱 할 수 있는 램버스 디램의 스킵 회로를 위한 적분기를 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명에 의한 램버스 디램의 스킵 회로를 위한 적분기는,
상기 적분기의 풀업 및 풀다운 바이어스 전위로 풀업 전압과 풀다운 전압을 각각 공급하는 풀업 및 풀다운 드라이버 수단과,
상기 풀업 바이어스 전위를 제 1 제어 신호의 반전 신호에 의해 제 1 노드로 전달하는 제 1 스위칭 수단과,
상기 제 2 풀업 바이어스 전위를 제 2 제어 신호의 반전 신호에 의해 제 2 노드로 전달하는 제 2 스위칭 수단과,
상기 제 1 노드의 신호를 상기 제 2 제어 신호에 의해 상기 풀다운 바이어스 전위로 전달하는 제 3 스위칭 수단과,
상기 제 2 노드의 신호를 상기 제 1 제어 신호에 의해 상기 풀다운 바이어스 전위로 전달하는 제 4 스위칭 수단과,
상기 제 1 노드의 신호를 제 3 제어 신호에 의해 데이터를 저장하는 제 1 래치 수단으로 전달하는 제 5 스위칭 수단과,
상기 제 1 래치 수단의 출력 신호를 상기 제 3 제어 신호에 의해 상기 제 2 노드로 전달하는 제 6 스위칭 수단과,
상기 제 2 노드의 신호를 입력하여 데이터가 전이될 때까지 출력 신호를 래치하는 제 2 래치 수단과,
상기 제 1 래치 수단으로 데이터가 입력되기 전 상기 제 1 래치 수단의 양단의 전위를 이퀄라이징시키는 이퀄라이징 수단을 포함하여 이루어진 것을 특징으로 한다.
본 발명에 의한 램버스 디램의 스킵 회로를 위한 적분기에 있어서, 상기 풀업 드라이버 수단은 PMOS 트랜지스터이고, 상기 풀다운 드라이버 수단은 NMOS 트랜지스터인 것을 특징으로 한다.
본 발명에 의한 램버스 디램의 스킵 회로를 위한 적분기에 있어서, 상기 풀업 드라이버 수단은 커런트 미러형 구조의 PMOS 트랜지스터로 구성되고, 상기 풀다운 드라이버 수단은 커런트 미러형 구조의 NMOS 트랜지스터로 구성된 것을 특징으로 한다.
본 발명에 의한 램버스 디램의 스킵 회로를 위한 적분기에 있어서, 상기 제 1 및 제 2 스위칭 수단은 PMOS 트랜지스터인 것을 특징으로 한다.
본 발명에 의한 램버스 디램의 스킵 회로를 위한 적분기에 있어서, 상기 제 3 및 제 4 스위칭 수단은 NMOS 트랜지스터인 것을 특징으로 한다.
본 발명에 의한 램버스 디램의 스킵 회로를 위한 적분기에 있어서, 상기 제 5 및 제 6 스위칭 수단은 PMOS 트랜지스터와 NMOS 트랜지스터로 구성된 전달 게이트인 것을 특징으로 한다.
본 발명에 의한 램버스 디램의 스킵 회로를 위한 적분기에 있어서, 상기 제 1 래치 수단은 병렬 접속된 2개의 인버터로 구성된 것을 특징으로 한다.
본 발명에 의한 램버스 디램의 스킵 회로를 위한 적분기에 있어서, 상기 제2 래치 수단은 플립플롭 회로인 것을 특징으로 한다.
본 발명에 의한 램버스 디램의 스킵 회로를 위한 적분기에 있어서, 상기 이퀄라이징 수단은 MOS 트랜지스터로 구성된 것을 특징으로 한다.
본 발명에 의한 램버스 디램의 스킵 회로를 위한 적분기에 있어서, 상기 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 한다.
도 1은 종래 기술에 따른 램버스 디램의 스킵 회로를 위한 적분기의 회로도
도 2는 본 발명에 의한 램버스 디램의 스킵 회로를 위한 적분기의 회로도
도 3은 본 발명에서 사용한 각 신호의 파형도
* 도면의 주요부분에 대한 부호의 설명 *
1 : 딜레이 회로부2 : D 플립플롭 회로부
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 2는 본 발명에 의한 램버스 디램의 스킵 회로를 위한 적분기를 도시한 회로도로서, 풀업(Nd2) 및 풀다운(Nd3) 바이어스 전위로 풀업 전압(Vdd)과 풀다운 전압(Vss)을 각각 공급하는 풀업(P1, P2) 및 풀다운(N1, N2) 드라이버 수단과, 상기 풀업 바이어스 전위(Nd2)를 제어 신호(skipup)의 반전 신호에 의해 노드(Nd4)로 전달하는 PMOS 트랜지스터(P3)와, 상기 제 2 풀업 바이어스 전위(Nd2)를 제어 신호(skipDn)의 반전 신호에 의해 노드(Nd7)로 전달하는 PMOS 트랜지스터(P4)와, 상기 노드(Nd4)의 신호를 상기 제어 신호(skipDn)에 의해 상기 풀다운 바이어스 전위(Nd3)로 전달하는 NMOS 트랜지스터(N3)와, 상기 노드(Nd7)의 신호를 상기 제어 신호(skipup)에 의해 상기 풀다운 바이어스 전위(Nd3)로 전달하는 NMOS 트랜지스터(N4)와, 상기 노드(Nd4)의 신호를 제어 신호(LSB 및 LS)에 의해 데이터를 저장하는 제 1 래치 수단(INV3 및 INV4)으로 전달하는 전달 게이트(P5 및 N5)와, 상기 제 1 래치 수단(INV3 및 INV4)의 출력 신호(Nd6)를 상기 제어 신호(LSB 및 LS)에 의해 상기 노드(Nd7)로 전달하는 전달 게이트(P6 및 N6)와, 상기 노드(Nd7)의 반전 신호를 입력하여 데이터가 전이될 때까지 출력 신호를 래치하는 제 2 래치 수단(2)과, 상기 제 1 래치 수단(INV3 및 INV4)으로 데이터가 입력되기 전 상기 제 1 래치 수단(INV3 및 INV4)의 양단의 전위를 이퀄라이징시키는 PMOS 트랜지스터(P7)로 구성된다. 그리고, 상기 PMOS 트랜지스터(P7)의 동작을 제어하는 이퀄라이징 신호(EQ)는 제어 신호(BLatchSkip : BLS)와 제어 신호(LatchSkip : LS)의 반전 신호를 NAND 연산하여 출력한다.
본 발명의 적분기는 도시한 바와 같이, 제 1 래치 회로부(INV3 및 INV4)의 양단 노드(Nd5 및 Nd6)를 이퀄라이징시키는 PMOS 트랜지스터(P7)와, 파워 소모를 제거하기 위해 상기 제 1 래치 회로부(INV3 및 INV4)로 데이터가 입력되기 전 일정 시간 동안만 상기 제 1 래치 회로부(INV3 및 INV4)의 양단 노드(Nd5 및 Nd6)를 이퀄라이징시키도록 상기 PMOS 트랜지스터(P7)의 동작을 제어하는 신호(EQ)를 발생하는 이퀄라이징 신호 발생부(INV12, NAND1)를 종래의 적분기 회로에 추가로 구성하였다.
도 3에 도시한 동작 타이밍에서와 같이, 제어 신호(BLS)가 '하이' 상태가 되면 이퀄라이징 신호(EQ)는 '로우' 상태가 되어 상기 PMOS 트랜지스터(P7)를 동작시킴으로써, 상기 제 1 래치 회로부(INV3 및 INV4)의 양단 노드(Nd5 및 Nd6)를 이퀄라이징시키게 된다.
그후, 제어 신호(LS)가 '하이' 상태가 되면 이퀄라이징 신호(EQ)는 '하이'상태가 되어 이퀄라이징을 끝내고 상기 제 1 래치 회로부(INV3 및 INV4)의 양단 노드(Nd5 및 Nd6)의 전압차를 센싱(sensing)하여 상기 제 2 래치 회로부(2)에서 출력 신호(skipvalue)를 래치시킨다.
이와 같이, 본 발명의 적분기는 상기 제 1 래치 회로부(INV3 및 INV4)의 양단 노드(Nd5 및 Nd6)의 전압을 데이터 센싱하기 전에 이퀄라이징시킨 후 데이터를 센싱하므로써, 적은 전압차도 정확하게 센싱할 수 있어 적분기의 동작을 안정화 시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명의 램버스 디램의 스킵 회로를 위한 적분기에 의하면, 데이터가 입력되기 전에 데이터의 입력 노드를 이퀄라이징시킨 후 센싱하도록 하므로써, 적은 전위차를 갖는 데이터도 정확하게 센싱 할 수 있다. 따라서, 본 발명의 적분기는 적은 전위차를 갖는 데이터의 입력에도 안정되게 동작할 수 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (10)
- 램버스 디램의 스킵 회로를 위한 적분기에 있어서,상기 적분기의 풀업 및 풀다운 바이어스 전위로 풀업 전압과 풀다운 전압을 각각 공급하는 풀업 및 풀다운 드라이버 수단과,상기 풀업 바이어스 전위를 제 1 제어 신호의 반전 신호에 의해 제 1 노드로 전달하는 제 1 스위칭 수단과,상기 제 2 풀업 바이어스 전위를 제 2 제어 신호의 반전 신호에 의해 제 2 노드로 전달하는 제 2 스위칭 수단과,상기 제 1 노드의 신호를 상기 제 2 제어 신호에 의해 상기 풀다운 바이어스 전위로 전달하는 제 3 스위칭 수단과,상기 제 2 노드의 신호를 상기 제 1 제어 신호에 의해 상기 풀다운 바이어스 전위로 전달하는 제 4 스위칭 수단과,상기 제 1 노드의 신호를 제 3 제어 신호에 의해 데이터를 저장하는 제 1 래치 수단으로 전달하는 제 5 스위칭 수단과,상기 제 1 래치 수단의 출력 신호를 상기 제 3 제어 신호에 의해 상기 제 2 노드로 전달하는 제 6 스위칭 수단과,상기 제 2 노드의 신호를 입력하여 데이터가 전이될 때까지 출력 신호를 래치하는 제 2 래치 수단과,상기 제 1 래치 수단으로 데이터가 입력되기 전 상기 제 1 래치 수단의 양단의 전위를 이퀄라이징시키는 이퀄라이징 수단을 포함하여 이루어진 것을 특징으로 하는 램버스 디램의 스킵 회로를 위한 적분기.
- 제 1 항에 있어서,상기 풀업 드라이버 수단은 PMOS 트랜지스터이고,상기 풀다운 드라이버 수단은 NMOS 트랜지스터인 것을 특징으로 하는 램버스 디램의 스킵 회로를 위한 적분기.
- 제 1 항에 있어서,상기 풀업 드라이버 수단은 커런트 미러형 구조의 PMOS 트랜지스터로 구성되고, 상기 풀다운 드라이버 수단은 커런트 미러형 구조의 NMOS 트랜지스터로 구성된 것을 특징으로 하는 램버스 디램의 스킵 회로를 위한 적분기.
- 제 1 항에 있어서,상기 제 1 및 제 2 스위칭 수단은 PMOS 트랜지스터인 것을 특징으로 하는 램버스 디램의 스킵 회로를 위한 적분기.
- 제 1 항에 있어서,상기 제 3 및 제 4 스위칭 수단은 NMOS 트랜지스터인 것을 특징으로 하는 램버스 디램의 스킵 회로를 위한 적분기.
- 제 1 항에 있어서,상기 제 5 및 제 6 스위칭 수단은 PMOS 트랜지스터와 NMOS 트랜지스터로 구성된 전달 게이트인 것을 특징으로 하는 램버스 디램의 스킵 회로를 위한 적분기.
- 제 1 항에 있어서,상기 제 1 래치 수단은 병렬 접속된 2개의 인버터로 구성된 것을 특징으로 하는 램버스 디램의 스킵 회로를 위한 적분기.
- 제 1 항에 있어서,상기 제 2 래치 수단은 플립플롭 회로인 것을 특징으로 하는 램버스 디램의 스킵 회로를 위한 적분기.
- 제 1 항에 있어서,상기 이퀄라이징 수단은 MOS 트랜지스터로 구성된 것을 특징으로 하는 램버스 디램의 스킵 회로를 위한 적분기.
- 제 9 항에 있어서,상기 MOS 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 램버스 디램의 스킵 회로를 위한 적분기.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20001101 |
|
| PG1501 | Laying open of application | ||
| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |