KR20020034475A - 반도체급 웨이퍼 제조방법 - Google Patents

반도체급 웨이퍼 제조방법 Download PDF

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KR20020034475A
KR20020034475A KR1020000064801A KR20000064801A KR20020034475A KR 20020034475 A KR20020034475 A KR 20020034475A KR 1020000064801 A KR1020000064801 A KR 1020000064801A KR 20000064801 A KR20000064801 A KR 20000064801A KR 20020034475 A KR20020034475 A KR 20020034475A
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
    • H10P90/12—Preparing bulk and homogeneous wafers

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Abstract

본 발명은 반도체급 웨이퍼의 제조방법에 관한 것으로서 소정 직경을 갖는 봉 형상의 단결정 잉곳을 여러 장의 웨이퍼로 절단(slicing)하는 단계와, 상기 절단된 웨이퍼의 가장자리(edge)를 그라인딩(grinding)하여 곡면으로 만드는 단계와, 상기 절단된 웨이퍼의 양면을 동시에 래핑(lapping)하는 단계와, 상기 웨이퍼의 반도체 회로가 형성되지 않을 뒷면을 화학적으로 제 1 식각하는 단계와, 상기 웨이퍼의 반도체 회로가 형성될 앞면을 그라인딩하는 단계와, 상기 웨이퍼의 앞면을 화학적으로 제 2 식각하는 단계와, 상기 웨이퍼의 가장자리를 연마(polishing)하여 경면(mirror surface)으로 만드는 단계와, 상기 웨이퍼의 앞면을 연마하여 경면으로 만드는 단계를 포함한다. 따라서, 웨이퍼 앞면을 그라인딩에 의해 평탄도가 양호한 상태에서 경면 연마하므로 평탄도가 향상되며 연마 시간이 단축된다.

Description

반도체급 웨이퍼 제조방법{Production method of semiconductor wafer}
본 발명은 반도체급 웨이퍼 제조방법에 관한 것으로서, 특히, 고평탄도를 갖는 고품질의 반도체급 웨이퍼 제조방법에 관한 것이다.
반도체 등의 전자 부품을 생산하기 위한 소재로 사용되는 실리콘 등의 반도체급 웨이퍼(wafer)는 단결정 실리콘 잉곳(ingot)을 얇은 두께로 절단(slice)하여 만든다. 웨이퍼는 단결정 잉곳을 내주(內周) 또는 외주(外周) 블레이드(blade), 또는, 피아노 선 등를 이용하여 일정한 두께로 얇게 절단(slice)한 후 가장자리를 에지그라인딩(Edge griding)하고 절단된 표면 중 한면을 경면 처리하므로써 만들어진다.
한편, 전자, 정보 통신 및 항공 우주 분야 등의 다양한 분야에서 기술 발전이 빠른 속도로 진행되므로 반도체도 고집적도 및 고속 동작 등의 다양한 제품이 요구되고있다. 이에 따라, 반도체급 웨이퍼도 고청정도 및 고평탄도 등의 고품질 제품이 요구되고 있다.
도 1은 종래 기술에 따른 반도체급 웨이퍼 제조방법을 나타내는 흐름도이다.
종래 기술에 따른 반도체급 웨이퍼 제조방법은, 먼저, 제 1 단계(S11)에서 소정의 직경을 갖는 봉 형상의 단결정 잉곳을 여러 장의 웨이퍼로 절단(slicing)하고, 이 절단된 웨이퍼를 세정하여 절단시 발생되는 파티클(particle) 또는 오염 물질을 제거한다. 상기에서 웨이퍼는 단결정 잉곳을 내주(內周) 또는 외주(外周) 블레이드로 1장 씩 절단하거나, 또는, 피아노 선으로 동시에 여러 장을 절단될 수 있다.
제 2 단계(S12)에서 절단된 웨이퍼의 가장자리(edge)를 에지그라인더(Edge Grinder)로 그라인딩(grinding)하여 곡면으로 만든다. 상기에서 절단된 웨이퍼의 가장자리(edge)를 그라인딩하므로써 절단 공정 중 가장자리에 발생되는 결함을 제거하며, 또한, 웨이퍼 가장자리를 곡면으로 만듬으로써 이 후 공정 중에 가장자리가 파손되거나 결함의 원인이 되는 것을 방지한다.
제 3 단계(S13)는 절단된 웨이퍼의 양면을 동시에 래핑(lapping)한 후 웨이퍼를 세정한다. 상기에서 웨이퍼를 래핑하므로써 두께 균일성(thickness uniformity) 및 표면의 평탄도(flatness)를 향상시키며 절단시 발생된 가공결함층을 제거하여 표면 거칠기를 향상시킨다.
제 4 단계(S14)는 웨이퍼의 래핑된 양면을 화학적 식각하여 래핑에 발생되는 결함층을 제거하고 세정하여 식각 용액을 제거한다.
화학적 식각은 웨이퍼 절단 및 래핑 시 발생된 결함을 제거하여 표면거칠기(roughness)를 개선한다. 상기에서 화학적 식각은 식각 용액이 담긴 식각 조(etching bath)에 여러 장의 웨이퍼, 즉, 25장 또는 50장의 웨이퍼를 동시에 침지(dipping)하여 진행한다.
제 5 단계(S15)는 열처리하여 웨이퍼 내의 열전자를 제거한다. 상기에서 열처리는 열처리 로(furnace)에서 400∼700℃ 정도의 온도로 진행한다.
제 6 단계(S16)는 웨이퍼의 가장자리를 경면연마(mirror polishing)하여 경면(mirror surface)으로 만든다. 그리고, 웨이퍼를 세정하여 가장자리 경면 연마 시 사용되는 연마제와 발생되는 파티클(particle)을 제거한다.
제 7 단계(S17)는 웨이퍼의 양면 중 반도체 회로가 형성될 앞면을 연마하여 경면(mirror surface)으로 만든다. 그러므로, 웨이퍼는 평탄도도 향상되며 소정 두께로 정밀하게 제어된다.
그리고, 웨이퍼를 세정하여 앞면 경면 연마 시 사용되는 연마제와 발생되는 파티클(particle)을 제거하여 반도체급 웨이퍼의 제조를 완료한다.
그러나, 종래 기술에 따른 반도체급 웨이퍼의 제조방법은 웨이퍼를 화학적 식각할 때 여러 장의 웨이퍼를 동시에 식각하여 전면에서 균일하게 식각되지 않아 평탄도가 저하되는 데, 이러한 평탄도 저하는 경면 연마를 진행하여도 개선되기 어려워 반도체급 웨이퍼의 품질이 저하되거나 연마 시간이 증가되는 문제점이 있었다.
따라서, 본 발명의 목적은 평탄도를 향상시켜 연마 시간을 단축시키면서 품질을 향상시킬 수 있는 반도체급 웨이퍼의 제조 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체급 웨이퍼 제조방법은 소정 직경을 갖는 봉 형상의 단결정 잉곳을 여러 장의 웨이퍼로 절단(slicing)하는 단계와, 상기 절단된 웨이퍼의 가장자리(edge)를 그라인딩(grinding)하여 곡면으로 만드는 단계와, 상기 절단된 웨이퍼의 양면을 동시에 래핑(lapping)하는 단계와, 상기 웨이퍼의 반도체 회로가 형성되지 않을 뒷면을 화학적으로 제 1 식각하는 단계와, 상기 웨이퍼의 반도체 회로가 형성될 앞면을 그라인딩하는 단계와, 상기 웨이퍼의 앞면을 화학적으로 제 2 식각하는 단계와, 상기 웨이퍼의 가장자리를 연마(polishing)하여 경면(mirror surface)으로 만드는 단계와, 상기 웨이퍼의 앞면을 연마하여 경면으로 만드는 단계를 포함한다.
상기 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체급 웨이퍼 제조방법은 소정 직경을 갖는 봉 형상의 단결정 잉곳을 여러장의 웨이퍼로 절단(slicing)하는 단계와, 상기 절단된 웨이퍼의 가장자리(edge)를 그라인딩(grinding)하여 곡면으로 만드는 단계와, 상기 절단된 웨이퍼의 양면을 동시에 래핑(lapping)하는 단계와, 상기 웨이퍼의 반도체 회로가 형성될 앞면을 그라인딩하는 단계와, 상기 웨이퍼의 반도체 회로가 형성되지 않을 뒷면과 상기 앞면을 순차적으로 제 1 및 제 2 화학적 식각하는 단계와, 상기 웨이퍼를 열처리하는 단계와, 상기 웨이퍼의 가장자리를 경면연마(mirror polishing)하여 경면(mirror surface)으로 만드는 단계와, 상기 웨이퍼의 앞면을 경면연마하여 경면으로 만드는 단계를 포함한다.
도 1은 종래 기술에 따른 반도체급 웨이퍼 제조방법을 나타내는 흐름도.
도 2는 본 발명의 일 실시예에 따른 반도체급 웨이퍼 제조방법을 나타내는 흐름도.
도 3는 본 발명의 다른 실시예에 따른 반도체급 웨이퍼 제조방법을 나타내는 흐름도.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2는 본 발명의 일 실시예에 따른 반도체급 웨이퍼 제조방법을 나타내는 흐름도이다.
본 발명에 따른 반도체급 웨이퍼 제조방법은, 먼저, 제 1 단계(S21)에서 소정의 직경을 갖는 봉 형상의 단결정 잉곳을 여러 장의 웨이퍼로 절단(slicing)한다. 상기에서 웨이퍼는 단결정 잉곳을 내주(內周) 또는 외주(外周) 블레이드로 1장씩 절단되거나, 또는, 피아노 선으로 동시에 여러 장으로 절단될 수 있다. 이 때, 웨이퍼의 절단면의 표면에 25~35㎛ 정도 깊이의 결함층이 생성된다.
절단된 웨이퍼를 세정하여 절단시 발생되는 파티클(particle) 또는 오염 물질을 제거한다.
제 2 단계(S22)에서 절단된 웨이퍼의 가장자리(edge)를 에지그라인더로 그라인딩(grinding)하여 곡면으로 만든다. 상기에서 절단된 웨이퍼의 가장자리(edge)를 곡면으로 만듬으로써 이 후 공정 중에 가장자리가 파손되거나 결함의 원인이 되는 것을 방지한다. 상기에서 웨이퍼의 가장자리를 그라인딩 할 때 절단공정에 기인한 가장자리에 생성된 결함이 제거되며 향후 가장자리에 발생될 결함을 방지한다 .
제 3 단계(S23)는 절단된 웨이퍼의 양면을 동시에 60∼80㎛ 정도의 두께로 래핑(lapping)하여 제거한 후 웨이퍼를 세정한다. 상기에서 웨이퍼를 래핑하므로써 두께 균일성(thickness uniformity) 및 표면의 평탄도(flatness)를 향상시키며, 또한, 절단시 웨이퍼의 양 표면에 발생된 깊은 결함층을 제거하여 표면 거칠기를 향상시킨다.
제 4 단계(S24)는 웨이퍼의 래핑된 양면 중 반도체 회로가 형성되지 않을 뒷면을 15~25㎛ 정도 식각하여 래핑시 생성되는 결함을 제거하고 세정하여 식각 용액을 제거한다. 상기에서 화학적 식각은 웨이퍼를 회전시키면서 뒷면에만 식각 용액을 접촉시켜 진행하므로 식각면은 균일하게 식각되므로 평탄도가 향상 또는 유지되어 총두께 변화(Total Thickness Variation : 이하, TTV라 칭함)가 0.4∼0.8㎛ 정도가 된다.
제 5 단계(S25)는 열처리하여 웨이퍼 내의 열전자를 제거한다. 상기에서 열처리는 열처리 로(furnace)에서 400∼700℃ 정도의 온도로 진행한다.
제 6 단계(S26)는 뒷면만 화학적 식각된 웨이퍼의 반도체 회로가 형성될 앞면만을 20∼30㎛ 정도를 그라인딩한다. 이 때, 웨이퍼 앞면은 양면 래핑시 생성된 결함층이 제거될 뿐만 아니라 평탄도가 화학적 식각을 할 때 보다 향상되어 TTV가 0.3∼0.8㎛ 정도가 된다.
상기에서 제 5 단계( S25)를 진행하고 제 6 단계(S26)를 진행하였으나, 제 6 단계(s26)를 먼저 진행하고 제 5 단계(S25)를 나중에 진행할 수도 있다.
제 7 단계(S27)는 웨이퍼의 그라인딩된 반도체 회로가 형성될 앞면을 화학적으로 수㎛ 식각하여 그라인딩시 생성된 수㎛ 깊이의 결함층을 제거하고 세정하여 식각 용액을 제거한다. 상기에서 화학적 식각은 웨이퍼를 회전시키면서 앞면에만 식각 용액을 접촉시켜 진행하므로 식각면이 균일하게 식각되므로 평탄도를 저하시키지 않으면서 거칠기를 향상시킨다.
제 8 단계(S28)는 웨이퍼의 가장자리를 제 1 및 제 2 연마(polishing)하여경면(mirror surface)으로 만들고, 웨이퍼를 세정하여 가장자리 경면 연마 시 사용되는 연마제와 발생되는 파티클(particle)을 제거한다. 상기에서 제 1 연마는 웨이퍼의 가장자리의 결함을 감소시켜 경면을 만드는 제 2 연마를 용이하게 하여 시간을 단축시킨다.
제 9 단계(S29)는 웨이퍼의 반도체 회로가 형성될 앞면을 화학기계적연마(Chemical-Mechanical Polishing : 이하, CMP라 칭함) 방법으로 연마하여 경면(mirror surface)으로 만듬으로써 반도체급 웨이퍼의 제조가 완료된다. 이 때, 반도체급 웨이퍼는 TTV가 0.3∼0.8㎛ 정도로 유지되며 그라인딩시의 평탄도를 가지게 된다. 또한, 반도체급 웨이퍼 가장자리의 평탄도를 향상시켜 종래의 방법으로 제조된 반도체급 웨이퍼에 비해 SBIR(Site Back-surface Ideal Rreading)값도 개선되는 효과가 있다.
상기에서 웨이퍼 앞면을 그라인딩에 의해 평탄도가 양호한 상태에서 그라인딩 결함층을 화학적 식각으로 제거한 후 경면 연마하므로 평탄도가 향상되며 연마 시간이 단축된다. 그러나 필요에 따라서 7단계(S27) 공정을 생략하고 경면연마(mirror polishing)하여도 되나 그라인딩 결함층을 제거하기 위하여 연마량이 증가되는 단점이 있으며, 평탄도도 일부이기는 하나 저하되는 경향을 보인다
도 3는 본 발명의 다른 실시예에 따른 반도체급 웨이퍼 제조방법을 나타내는 흐름도이다.
먼저, 제 1 단계(S31)에서 소정의 직경을 갖는 봉 형상의 단결정 잉곳을 여러 장의 웨이퍼로 절단(slicing)한다. 상기에서 웨이퍼는 단결정 잉곳을 내주(內周) 또는외주(外周) 블레이드로 1장씩 절단되거나, 또는, 피아노 선으로 동시에 여러 장으로 절단될 수 있다. 이 때, 웨이퍼의 절단면의 표면에 25~35㎛ 정도 깊이의 결함층이 생성된다.
절단된 웨이퍼를 세정하여 절단시 발생되는 파티클(particle) 또는 오염 물질을 제거한다.
제 2 단계(S32)에서 절단된 웨이퍼의 가장자리(edge)를 에지그라인더(edge grinder)로 그라인딩(grinding)하여 곡면으로 만든다. 상기에서 절단된 웨이퍼의 가장자리(edge)를 곡면으로 만듬으로써 이 후 공정 중에 가장자리가 파손되거나 결함의 원인이 되는 것을 방지한다. 상기에서 웨이퍼의 가장자리를 그라인딩 할 때 절단 공정에 기인한 가장자리에 생성된 결함이 제거되며 향후 가장자리에 발생될 결함을 방지한다.
제 3 단계(S33)는 절단된 웨이퍼의 양면을 동시에 60∼80㎛ 정도의 두께로 래핑(lapping)하여 제거한 후 웨이퍼를 세정한다. 상기에서 웨이퍼를 래핑하므로써 두께 균일성(thickness uniformity) 및 표면의 평탄도(flatness)를 향상시키며, 또한, 절단시 웨이퍼의 양 표면에 발생된 깊은 결함을 제거하여 표면 거칠기를 향상시킨다.
제 4 단계(S34)는 웨이퍼의 래핑된 양면 중 반도체 회로가 형성될 앞면만을 20~30㎛ 정도를 그라인딩한다. 이 때, 웨이퍼 앞면은 양면 래핑시 생성된 결함이 제거될 뿐만 아니라 평탄도가 화학적 식각을 할 때보다 향상되어 TTV가 0.3~0.7㎛ 정도가 된다.
제 5 단계(S35)는 웨이퍼의 뒷면과 앞면을 순차적으로 화학적 식각하여 래핑 및 그라인딩시 뒷면과 앞면에 각각 생성되는 결함을 제거하고 세정하여 식각 용액을 제거한다. 상기에서 화학적 식각을 웨이퍼를 회전시키면서 순차적으로 뒷면과 앞면에만 식각 용액을 접촉시켜 진행하여 뒷면과 앞면이 균일하게 식각된다. 그러므로, 웨이퍼는 평탄도가 저하되지 않으면서 앞면 및 뒷면의 거칠기는 향상된다.
제 6 단계(S36)는 웨이퍼를 열처리하여 웨이퍼 내의 열전자를 제거한다. 상기에서 열처리는 열처리 로(furnace)에서 400∼700℃ 정도의 온도로 진행한다.
제 7 단계(S37)는 웨이퍼의 가장자리를 제 1 및 제 2 연마(polishing)하여 경면(mirror surface)으로 만들고, 웨이퍼를 세정하여 가장자리 경면 연마 시 사용되는 연마제와 발생되는 파티클(particle)을 제거한다. 상기에서 제 1 연마는 웨이퍼의 가장자리의 결함을 감소시켜 경면을 만드는 제 2 연마를 용이하게 하여 시간을 단축시킨다.
제 8 단계(S38)는 웨이퍼의 반도체 회로가 형성될 앞면을 CMP 방법으로 연마하여 경면(mirror surface)으로 만듬으로써 반도체급 웨이퍼의 제조가 완료된다. 이 때, 반도체급 웨이퍼는 TTV가 0.3∼0.8㎛ 정도로 유지되며 그라인딩시의 평탄도를 가지게 된다. 또한, 반도체급 웨이퍼 가장자리의 평탄도를 향상시켜 종래의 방법으로 제조된 반도체급 웨이퍼에 비해 SBIR(Site Back-surface Ideal Rreading)값도 개선되는 효과가 있다. 상기에서 웨이퍼 앞면을 그라인딩에 의해 평탄도가 양호한 상태에서 경면 연마하므로 평탄도가 향상되며 연마 시간이 단축된다.
상술한 바와 같이 본 발명은 웨이퍼의 반도체 회로가 형성될 앞면을 래핑하고 그라인딩하여 래핑시 생성된 결함을 제거하면서 평탄도를 향상시킨 후 웨이퍼를 회전시키면서 웨이퍼의 앞면을 화학적 식각하여 평탄도를 저하시키지 않으면서 거칠기를 향상시킨 후, 이 웨이퍼의 앞면을 CMP 방법으로 연마하여 경면으로 만든다.
따라서, 본 발명은 웨이퍼 앞면을 그라인딩에 의해 평탄도가 양호한 상태에서 경면 연마하므로 평탄도가 향상되며 연마 시간이 단축되는 잇점이 있다.

Claims (22)

  1. 소정 직경을 갖는 봉 형상의 단결정 잉곳을 여러 장의 웨이퍼로 절단(slicing)하는 단계와,
    상기 절단된 웨이퍼의 가장자리(edge)를 그라인딩(grinding)하여 곡면으로 만드는 단계와,
    상기 절단된 웨이퍼의 양면을 동시에 래핑(lapping)하는 단계와,
    상기 웨이퍼의 반도체 회로가 형성되지 않을 뒷면을 화학적으로 제 1 식각하는 단계와,
    상기 웨이퍼의 반도체 회로가 형성될 앞면을 그라인딩하는 단계와,
    상기 웨이퍼의 앞면을 화학적으로 제 2 식각하는 단계와,
    상기 웨이퍼의 가장자리를 연마(polishing)하여 경면(mirror surface)으로 만드는 단계와,
    상기 웨이퍼의 앞면을 연마하여 경면으로 만드는 단계를 포함하는 반도체급 웨이퍼 제조방법.
  2. 청구항 1에 있어서 상기 제 1 식각은 상기 웨이퍼를 회전시키면서 뒷면에만 식각 용액을 접촉시켜 진행하는 반도체급 웨이퍼 제조방법.
  3. 청구항 1에 있어서 상기 웨이퍼의 반도체 회로가 형성될 앞면을 20∼30㎛의 두께로그라인딩하는 반도체급 웨이퍼 제조방법.
  4. 청구항 1에 있어서 상기 제 2 식각은 상기 웨이퍼를 회전시키면서 뒷면에만 식각 용액을 접촉시켜 진행하는 반도체급 웨이퍼 제조방법.
  5. 청구항 1에 있어서 상기 웨이퍼의 가장자리를 경면으로 만드는 단계는 웨이퍼의 가장자리의 결함을 감소시키는 제 1 연마와 경면을 만드는 제 2 연마로 이루어진 반도체급 웨이퍼 제조방법.
  6. 청구항 1에 있어서 상기 웨이퍼의 앞면을 그라인딩하기 전 또는 후에 열처리하는 단계를 더 구비하는 반도체급 웨이퍼 제조방법.
  7. 청구항 1에 있어서 상기 웨이퍼의 앞면을 화학기계적연마(Chemical-Mechanical Polishing) 방법으로 연마하여 경면(mirror surface)으로 만드는 반도체급 웨이퍼 제조방법.
  8. 소정 직경을 갖는 봉 형상의 단결정 잉곳을 여러 장의 웨이퍼로 절단(slicing)하는 단계와,
    상기 절단된 웨이퍼의 가장자리(edge)를 그라인딩(grinding)하여 곡면으로 만드는 단계와,
    상기 절단된 웨이퍼의 양면을 동시에 래핑(lapping)하는 단계와,
    상기 웨이퍼의 반도체 회로가 형성되지 않을 뒷면을 화학적으로 제 1 식각하는 단계와,
    상기 웨이퍼의 반도체 회로가 형성될 앞면을 그라인딩하는 단계와,
    상기 웨이퍼의 앞면을 화학적으로 제 2 식각하는 단계와,
    상기 웨이퍼의 가장자리를 제 1 연마(polishing)하여 결함을 감소시키는 단계와,
    상기 제 1 연마된 웨이퍼의 가장자리를 제 2 연마하여 경면(mirror surface)으로 만드는 단계와,
    상기 웨이퍼의 앞면을 연마(polishing)하여 경면으로 만드는 단계를 포함하는 반도체급 웨이퍼 제조방법.
  9. 청구항 8에 있어서 상기 제 1 식각은 상기 웨이퍼를 회전시키면서 뒷면에만 식각 용액을 접촉시켜 진행하는 반도체급 웨이퍼 제조방법.
  10. 청구항 8에 있어서 상기 웨이퍼의 반도체 회로가 형성될 앞면을 20∼30㎛의 두께로 그라인딩하는 반도체급 웨이퍼 제조방법.
  11. 청구항 8에 있어서 상기 제 2 식각은 상기 웨이퍼를 회전시키면서 뒷면에만 식각 용액을 접촉시켜 진행하는 반도체급 웨이퍼 제조방법.
  12. 청구항 8에 있어서 상기 웨이퍼의 앞면을 그라인딩하기 전 또는 후에 열처리하는 단계를 더 구비하는 반도체급 웨이퍼 제조방법.
  13. 소정 직경을 갖는 봉 형상의 단결정 잉곳을 여러 장의 웨이퍼로 절단(slicing)하는 단계와,
    상기 절단된 웨이퍼의 가장자리(edge)를 그라인딩(grinding)하여 곡면으로 만드는 단계와,
    상기 절단된 웨이퍼의 양면을 동시에 래핑(lapping)하는 단계와,
    상기 웨이퍼의 반도체 회로가 형성될 앞면을 그라인딩하는 단계와,
    상기 웨이퍼의 반도체 회로가 형성되지 않을 뒷면과 상기 앞면을 순차적으로 제 1 및 제 2 화학적 식각하는 단계와,
    상기 웨이퍼를 열처리하는 단계와,
    상기 웨이퍼의 가장자리를 연마(polishing)하여 경면(mirror surface)으로 만드는 단계와,
    상기 웨이퍼의 앞면을 연마(polishing)하여 경면으로 만드는 단계를 포함하는 반도체급 웨이퍼 제조방법.
  14. 청구항 13에 있어서 상기 웨이퍼의 반도체 회로가 형성될 앞면을 20∼30㎛의 두께로 그라인딩하는 반도체급 웨이퍼 제조방법.
  15. 청구항 13에 있어서 상기 제 1 식각은 상기 웨이퍼를 회전시키면서 뒷면에만 식각 용액을 접촉시켜 진행하는 반도체급 웨이퍼 제조방법.
  16. 청구항 13에 있어서 상기 제 2 식각은 상기 웨이퍼를 회전시키면서 뒷면에만 식각 용액을 접촉시켜 진행하는 반도체급 웨이퍼 제조방법.
  17. 청구항 13에 있어서 상기 웨이퍼의 가장자리를 경면으로 만드는 단계는 웨이퍼의 가장자리의 결함을 감소시키는 제 1 연마와 경면을 만드는 제 2 연마로 이루어진 반도체급 웨이퍼 제조방법.
  18. 청구항 13에 있어서 상기 웨이퍼의 앞면을 화학기계적연마(Chemical-Mechanical Polishing) 방법으로 연마하여 경면(mirror surface)으로 만드는 반도체급 웨이퍼 제조방법.
  19. 소정 직경을 갖는 봉 형상의 단결정 잉곳을 여러 장의 웨이퍼로 절단(slicing)하는 단계와,
    상기 절단된 웨이퍼의 가장자리(edge)를 그라인딩(grinding)하여 곡면으로 만드는 단계와,
    상기 절단된 웨이퍼의 양면을 동시에 래핑(lapping)하는 단계와,
    상기 웨이퍼의 반도체 회로가 형성될 앞면을 그라인딩하는 단계와,
    상기 웨이퍼의 반도체 회로가 형성되지 않을 뒷면과 상기 앞면을 순차적으로 제 1 및 제 2 화학적 식각하는 단계와,
    상기 웨이퍼의 가장자리를 제 1 연마(polishing)하여 결함을 감소시키는 단계와,
    상기 제 1 연마된 웨이퍼의 가장자리를 제 2 연마하여 경면(mirror surface)으로 만드는 단계와,
    상기 웨이퍼의 앞면을 연마(polishing)하여 경면으로 만드는 단계를 포함하는 반도체급 웨이퍼 제조방법.
  20. 청구항 19에 있어서 상기 웨이퍼의 반도체 회로가 형성될 앞면을 20∼30㎛의 두께로 그라인딩하는 반도체급 웨이퍼 제조방법.
  21. 청구항 19에 있어서 상기 제 1 식각은 상기 웨이퍼를 회전시키면서 뒷면에만 식각 용액을 접촉시켜 진행하는 반도체급 웨이퍼 제조방법.
  22. 청구항 19에 있어서 상기 제 2 식각은 상기 웨이퍼를 회전시키면서 뒷면에만 식각 용액을 접촉시켜 진행하는 반도체급 웨이퍼 제조방법.
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