KR20020036712A - 중앙 커넥션필드를 갖는 메모리 배열 - Google Patents

중앙 커넥션필드를 갖는 메모리 배열 Download PDF

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Abstract

본 발명은 중앙에 커넥션필드(connection field)를 갖는 하나의 메모리 배열에 관한 것으로, 중앙 커넥션필드는 링 형태로 셀필드(cell field)로부터 메모리 셀에 의하여 둘러싸여 있어, 메모리 배열을 특히 그 종횡비가 2:1의 적합한 경제적인 비율로 제공하고 있으며, 중앙 커넥션필드에는 우선적으로 모든 주변 개폐장치가 배치되므로써 주변 개폐장치와 상이한 셀필드 사이에 러닝 타임(running time)차이가 상대적으로 적어지게 된다.

Description

중앙 커넥션필드를 갖는 메모리 배열{MEMORY ARRAY WITH CENTRAL CONNECTION FIELD}
본 발명은 중앙에 커넥션필드를 갖는 메모리의 배열에 관한 것이다. 반도체 메모리는 일반적으로 소규모의 규칙적인 셀유닛(cell unit)으로 구성되어 있다.(예를 들어, 256 MB의 DRAM은 4MB의 단위로 되어 있다).
이와 같은 셀유닛은 256 MB에서 종종 64 MB로 나타나는 광의의 배열 방식으로 정리할 수 있다. 그리고 256 M-DRAM에서는 이러한 4개의 셀필드가 한 블록 위에 배치되어야 하므로, 종종 두 개의 셀필드가 나란히 병렬로 배열되어 있으며, 두 개의 병렬 셀필드 사이에는 하나의 커넥션필드가 형성 되어있다.
상기 커넥션필드에는 본드 패드(bond pad)가 셀필드의 개폐 구성요소(switch element)와 연결되어, 다른 확장 개폐장치를 연결하는 역할을 한다. 각각의 셀필드는 일반적으로 2:1의 종횡비 (aspect ratio)로 되어 있고, 그리고 커넥션필드가 상대적으로 소규모이기 때문에, 예를 들어 256 MB DRAM에서는 4개의 셀필드만으로 전체의 종횡비가 2:1이 되는 결과를 낳는다. 8개의 셀필드가 들어가야 하는 512 M DRAM (512M=8×64M)에 대하여서는, 최신기술에서 기술하는 다음과 같은 두 가지 방법이 있다.
a) 4개의 셀필드를 병렬로 나란히 연결하거나
b) 4개의 셀필드를 각각 2 ×2 배열로 커넥션필드의 양쪽 측면부에 설치한다.
상기의 두 가지 배열방법은 그 종횡비가 4:1(a의 경우) 또는 1:1(b의 경우)로 비효율적이다. 이러한 종횡비로는 칩의 크기에 따라 표준형 케이스에 적절하게 맞지 아니할 수도 있다.
본 발명의 목적은 메모리 영역이 유연한 구조를 가질 수 있도록 커넥션필드를 중앙에 설치하여, 셀필드를 원형으로 주위에 설치될 수 있게 하므로써 다수의 셀필드를 아주 간편하게 배열할 수 있도록 하는 데 있다.
도 1은 제1실시예에 따른 메모리 배열을 나타난 것이다.
도 2는 제2실시예에 따른 메모리 배열을 나타낸 것이다.
도 3은 제3실시예에 따른 메모리 배열을 나타낸 것이다.
이하, 첨부 도면을 참조하여 본 발명을 상세히 설명한다. 도 1은 외부 형태가 사각형으로 된 구조를 갖는 메모리 배열을 보여주고 있다. 메모리 배열의 축 모서리 (24)는 메모리 배열의 횡단 모서리(25) 보다 그 길이가 거의 2배에 달한다. 따라서, 그 종횡비가 대략 2:1이 되어 표준형 케이스에서의 메모리 배열이 적정하게 된다.
상기 본 종횡비는 예를 들어, 그 메모리가 128 메가 바이트, 512 메가 바이트, 2 기가 바이트 등인 경우에 적용된다. 메모리 배열의 외부 형태에 기인하여, 예를 들어 512 메가바이트 디램을 최신 구조가 아닌, 기술적으로 한 세대 이전 모델의 표준형 케이스에 설치할 수 있다.
메모리 배열의 중앙부에는 사각형으로 형성되는 커넥션필드(1)가 설치되어 있다. 커넥션필드(1)의 횡단축 대 길이축에 대한 종횡비는 2:1로 나타나 있다. 커넥션필드(1)에는 병렬 형태로 설치된 본드 패드(14)가 놓여 있다. 본드 패드(14)는 본드 패드에서 케이스의 연결핀으로 유입되는 본드 와이어(bond wire)를 연결하는 역할을 하며 본드 패드는 개폐기 및 셀필드에 접합되어 있다. 15, 16, 17, 18, 19, 20번 라인은 각각 평행하며 커넥션필드(1)의 횡단 모서리 및 축 모서리에 대하여 일정한 간격으로 배열된다.
기술하는 실시예에서는 1차 및 2차 라인(15, 16)이 커넥션필드(1)의 상부 횡단 모서리에 대하여 일정한 간격으로 배열되고, 또한 1차 및 2차 라인(15, 16)은 상호간 일정한 간격으로 되어 있고, 대칭적으로 두 개의 축 모서리에 대하여 각각 동일한 거리를 나타내고 있다.
계속하여 1차 및 2차 라인 (15, 16)에 대하여 좌우 대칭 형태로 커넥션필드 (1)에 배열된 3차 및 4차 라인(17, 18)이 구성된다. 5차 및 6차 라인 (20, 19)은 본드 패드(14)로부터 일정한 간격으로 축 모서리 부에 평행하게 배열된다. 5차 및 6차 라인 (19, 20)은 1차 및 2차 그리고 3차 및 4차 라인(15, 16, 17, 18)에 대하여 일정한 간격을 유지하는 중간범위에 배열된다.
이와 같은 방법으로 본드 패드(14)의 대칭 배열이 가능하게 된다. 따라서 본드 패드(14)가 본드 와이어와 함께 용접될 수 있도록 상대적으로 많은 공간을 확보하게 되며, 추가적으로 셀필드가 거의 동일한 간격으로 본드 패드 주위에 배열되게 된다. 그러나 다른 방법의 배열, 예를 들어, 병렬식 배열도 가능하다.
커넥션필드(1)에는 링 형태로 1차, 2차, 3차, 4차, 5차, 6차, 7차, 8차의 셀필드(2, 3, 4, 5, 6, 7, 8, 9)가 주위에 놓여지며, 동시에 셀필드가 커넥션필드(1)에 상응하는 크기 및 형태로 구성된다. 하나의 셀필드는 메모리 셀을 갖는 매트릭스 형태의 메모리 영역을 보여주고 있다.
더욱이 커넥션필드(1)의 축 및 횡단 모서리에는 각각 하나의 셀필드가 배열되어, 각 두 개의 셀필드(5,9)가 각 하나의 횡단 모서리와 함께 커넥션필드(1)의 상부 또는 하부의 횡단모서리에 접하게 된다. 그리고 4차 및 8차의 셀필드(5, 9)의 축 모서리와 커넥션필드(1)는 일직선상에 놓여있게 된다. 2차 및 6차의 셀필드(3, 7)는 각각 측면 모서리와 함께 커넥션필드(1)의 측면 모서리 부분에 접하게 되고, 동시에 2차 및 6차 셀필드(3, 7)에 동일한 방법으로 배열되어 2차 및 6차 셀필드의 횡단 모서리 및 커넥션필드(1)의 횡단모서리가 각각 일직선을 형성한다.
모서리 부분에는 1차, 3차, 5차, 및 7차의 셀필드(2, 4, 6, 8)가 이러한 방법으로 배열되며, 셀필드의 외부 모서리가 사각형의 형태를 갖게 된다. 셀필드(2∼9)는 동일하게 배치된다.
각각의 셀필드 수직 라인 와이어(12)를 갖는 하나의 수직 라인 디코더(10)및 수평 라인 와이어(13)를 갖는 하나의 수평 라인 디코더(11)가 있다. 수직- 또는 수평 라인 디코더(10, 11)는 셀필드에 개별적으로, 메모리 셀은 각각의 행의 선택 와이어 및 열의 선택 와이어의 각 교점에 놓여있는 메모리 셀에 연결되어 있다.
각각의 수직 라인 디코더(10) 및 수평 라인 디코더(11)는 전기적으로 본드 패드(14)와 접속되어 있다. 수직 라인 디코더(10)는 축 모서리를 따라 각각의 셀필드에 배치된다. 수평 라인 디코더(11)는 횡단 모서리에 접하면서, 각각의 셀필드에 배열된다. 수직 라인 디코더(10) 및 수평 라인 디코더(11)는 항상 하나의 셀필드나 커넥션필드(1)에 접하고 있는 모서리에 놓여있게 된다.
따라서, 수직 라인 디코더(10) 및 수평 라인 디코더(11)가 커넥션필드(1)에 상대적으로 가깝게 위치하게 되어, 수직 라인 디코더(10) 및 수평 라인 디코더(11)와 본드 패드(14) 및 주변 개폐기(23) 사이의 신호통로가 상대적으로 짧게 된다.
커넥션필드(1)에는 본드 패드(14) 또는 셀필드와 전기적으로 접속되어 있는 다수의 주변 개폐장치(23)가 있다. 주변 개폐 장치들로는, 예를 들어 메모리 배열을 사용하는데 필수적인 증폭장치, 컨트롤 로직(control-logic) 그리고 기타 개폐기를 장치할 수 있다.
도 2는 도 1의 메모리 배열과 비교하여, 지금까지의 셀필드(2 내지 9)가 1차 및 2차 하부 셀필드(21, 22)로 분배되는 메모리 배열의 다른 실시예를 보여 주고 있다. 각각의 하부 셀필드(21, 22)는 자체적으로 하나의 수평 라인 디코더(11)를 나타내고 있다.
각각의 셀필드(2 내지 9)가 하나의 수직 라인 디코더(10)와 두 개의 수평 라인 디코더를 갖게 된다. 그럼으로써 행 선택 와이어에 있는 데이터의 접근이 빨라지게 된다. 왜냐하면 비트 와이어(bit wire)가 짧아지기 때문이다.
셀필드(2 내지 9)는 도 1의 실시예에 동일하게 링 형태로 커넥션필드(1) 주위에 배치된다. 도 1과 비교하여 기타 상이한 점은 커넥션필드(1)에 있는 본드 패드(14)의 배열에 있다.
본드 패드(14)의 1차, 2차, 3차, 4차 라인 (15, 16, 17, 18)은 도 1에 상응하게 배치된다. 5차, 6차 라인(19, 20)은 경우에 따라 축 모서리에 평행하게 배열되나, 측면부 모서리와는 아주 작은 간격으로 놓여 있게 되고, 1차, 2차, 3차 및 4차 라인(15, 16, 17, 18)과 축 모서리 사이에 배열된다. 또한 커넥션필드(1)에는 주변 개폐장치(23)가 구성된다.
도 3은 각각의 셀필드(2 내지 9)가 도 2의 실시예와 동일하게 1차 및 2차 하부 셀필드(21, 22)에 분배되어 있는 메모리 배열의 다른 실시예를 보여 주고 있다. 그러나 이 실시예에서는 각각의 셀필드(2 내지 9)가 축 모서리를 따라 수직 라인 디코더를 갖게 된다. 추가적으로 각각의 수직 라인 디코더(10)가 하부 셀필드(21, 22)에 적절하도록 각각의 셀필드에 배치된다. 그 밖에 셀필드의 구조는 도 2의 구조와 같다.
도 2와 비교하여 기타 상이점은 커넥션필드(1)에 있는 본드 패드(14)의 배열에 있다. 즉, 1차, 2차, 3차, 4차 라인 (14, 15, 16, 17)이 도 2에 상응하게 배치된다. 5차, 6차 라인(19, 20)은 축 모서리에 평행하게 형성된다. 5차 라인(19)은 2차 및 4차 라인(16, 18)에 그리고 6차 라인은 1차 및 3차 라인(15, 17) 사이에 놓인다. 경우에 따라, 커넥션필드(1)에 주변 개폐 장치(23)가 설치된다.
바람직하게는, 메모리 배열을 사용하는데 필수적인 모든 주변 개폐기는 도 1, 2, 3의 메모리 배열 1차 커넥션필드에 배치된다. 하나의 셀필드는 커넥션필드와 같이, 가능하면 동일한 크기를 나타내고 있다. 본 발명에 따른 다른 실시예에서는 각각의 셀필드가, 다시 두 개의 하위 셀필드로 분배된다.
바람직한 실시예에서는 본드 패드가 커넥션필드에서 4개의 병렬된 형태로 배열되며, 동시에 4개의 라인은 4개의 커넥션필드의 외부 모서리에 평행하게 배열된다. 이러한 방법으로 본드 패드가 대칭적으로 배열될 수 있게 된다.
또한, 주변 개폐장치를 중앙의 커넥션필드에 배치시킬 수 있는 것도 장점이다. 그럼으로써, 주변 개폐장치가 모든 셀필드로부터 거의 동일한 거리에 놓여지게 되며, 따라서 상이한 셀필드 신호들 사이에서 러닝타임 차이가 상대적으로 적어지게 된다.
이와 같이 본 발명은, 커넥션필드 및 셀필드가 사각형 형태로 구성되어 있고, 동시에 각각의 커넥션필드의 측면 모서리에 셀필드가 측면모서리 크기에 적절하게 접하고 있을 뿐 아니라, 커넥션필드의 모서리 부분에는 각각 한 개의 확장 셀필드가 배열되어 있어 메모리 배열의 실시예는 외형적으로 사각형의 구조를 나타내므로 메모리 배열의 종횡비가 2:1이 되어 표준형 케이스에 적합해 진다.
본 발명의 또 다른 장점은, 다른 셀필드 또는 커넥션필드에 접하고 있는 셀필드의 측면 모서리 부에, 수직 라인 디코더 또는 수평 라인 디코더를 형성할 수있어, 수직 라인 디코더와 수평 라인 디코더가 중앙 커넥션필드에 상대적으로 가깝게 설치될 수 있기 때문에, 데이터를 읽거나 기록하기 위하여 셀필드로 들어가는 신호통로가 상대적으로 짧아진다.

Claims (9)

  1. 커넥션필드(1)와, 상기 커넥션필드(1)에 접하는 셀필드(2 내지 9)가 있고, 동시에 하나의 상기 셀필드(2 내지 9)가 각각 어드레스 라인(12, 13)과 연결된 수직 및 수평 라인 디코더(10, 11)와 함께 매트릭스 형태를 나타내고, 동시에 상기 커넥션필드(1)가 상기 셀필드(2 내지 9)와 함께 전기적으로 연결되어 있는 본드 패드를 가지며, 상기 커넥션필드(1)가 중앙에 놓여 있고, 4개의 커넥션필드(1)의 측면 모서리에는 각각 하나의 상기 셀필드(2 내지 9)가 접하고 있으며, 상기 셀필드(2 내지 9)가 닫힌 모서리에서 상기 커넥션필드의 주위에 둥굴게 배열되고, 하나의 셀필드(2)가 각 2개의 부분 모서리와 함께 두 개의 다른 셀필드(3, 9)에 접하고 있으며, 하나의 셀필드(2 내지 9)가 길이 방향으로 1차 및 2차 하부 셀필드(21, 22)로 분배되고, 상기 1차 및 2차 하부 셀필드(21, 22)가 커넥션필드(1) 또는 기타 다른 셀필드(2 내지 9)를 접하고 있는 길이면을 따라 하나의 수직 또는 수평 라인 디코더를 가지며, 수직 또는 수평 라인 디코더(10, 11)가 길이면에 수직으로 배열되어 있고, 셀필드(2에서 9까지)가 길이면의 중앙에서 두 개의 서로 접하고 있는 수직 또는 수평 라인 디코더(10, 11)를 가지고, 1차의 수직 또는 수평 라인 디코더(10, 11)가 1차 하부 셀필드(21)에서 길이 방향과 평행하게 배열되어 있는 1차 어드레스 라인들(12, 13)과 연결되어 있으며, 하나의 2차 수직 또는 수평 라인 디코더(10, 11)가, 2차 하부 셀필드(22)에 길이 방향에 평행하게 배치되는 2차 어드레스 라인(12, 13)과 연결되어 있는 것을 특징으로 하는 메모리의 배열.
  2. 제1항에 있어서,
    상기 커넥션필드(1)가 사각형으로 형성되고, 상기 셀필드(2 내지 9)가 사각형 형태로 되어 있으며, 상기 커넥션필드(1)의 측면 모서리 부분에 4개의 셀필드(3, 5, 7, 9)가 각 하나의 측면 모서리에 접하며 그 길이가 상기 커넥션필드(1)의 측면 모서리 길이와 동일하고, 4개의 모서리 부분에 각각 하나의 셀필드(2, 4, 6, 8)가 배치되고, 메모리 배열의 전체 표면이 사각형으로 형성되는 것을 특징으로 하는 메모리의 배열.
  3. 제1항 또는 제2항에 있어서,
    본드 패드(14)의 5차 및 6차 라인 (19, 20)이 일정한 간격으로 상기 커넥션필드(1)의 축면에 평행하게 배열되고, 상기 본드 패드(14)의 1차, 2차, 3차 및 4차 라인 (15, 16, 17, 18)이 일정한 간격으로 상기 커넥션필드(1)의 횡단면에 평행하게 배열되며, 상기 1차, 2차, 3차 및 4차 라인 (15, 16, 17, 18)이 동일 직선 상에 놓이게 되고, 또한 상호간 일정한 간격으로 배열되고, 5차 및 6차 라인 (19, 20)이 각각 1차와 3차(15, 17) 또는 2차와 4차 라인(16, 18)의 사이에 그리고 커넥션필드(1)의 축 모서리 사이에 배치되는 것을 특징으로 하는 메모리의 배열.
  4. 제1항 또는 제2항에 있어서,
    본드 패드의 5차 및 6차 라인이 일정한 간격으로 상기 커넥션필드의 축 면에 평행하게 배열되고, 본드 패드의 1차, 2차, 3차 및 4차 라인이 일정한 간격으로 상기 커넥션필드(1)의 횡단면에 평행하게 배열되며, 1차, 2차, 3차 및 4차 라인(15, 16, 17, 18)이 동일 직선 상에 놓이게 되고, 또한 상호간 일정한 간격으로 배열되고, 5차 및 6차 라인(19, 20)이 각각 1차와 2차(15, 16) 또는 3차와 4차 라인(17, 18)의 사이에 배치되는 것을 특징으로 하는 메모리의 배열.
  5. 제1항 또는 제2항에 있어서,
    본드 패드(14)의 5차 및 6차 라인(19, 20)이 일정한 간격으로 상기 커넥션필드(1)의 축면에 평행하게 배열되고, 상기 본드 패드(14)의 1차, 2차, 3차 및 4차 라인(15, 16, 17, 18)이 일정한 간격으로 상기 커넥션필드(1)의 횡단면에 평행하게 배열되며, 상기 1차, 2차, 3차 및 4차 라인(15, 16, 17, 18)이 동일 직선 상에 놓이게 되고, 또한 상호간 일정한 간격으로 배열되고, 상기 5차 및 6차 라인(19, 20)이 각각 1차와 3차(15, 17) 또는 2차 및 4차 라인(16, 18)의 사이에 그리고 커넥션필드(1)의 축 모서리 사이에 배치되는 것을 특징으로 하는 메모리의 배열.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 커넥션필드(1)에 주변 개폐장치(23)가 셀필드(2 내지 9)를 작동시키기 위한 목적으로 배치되어 있는 것을 특징으로 하는 메모리의 배열.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    하나의 셀필드(2 내지 9)가 상기 커넥션필드(1)와 같이 거의 동일한 크기와 형태를 나타내는 것을 특징으로 하는 메모리의 배열.
  8. 제1항 내지 제6항 중 어느 한 항에 있어서,
    하나의 셀필드(2 내지 9)가 두 개의 하부 셀필드(20, 21)로 분배되는 것을 특징으로 하는 메모리의 배열.
  9. 제1항 내지 제8항 중 어느 한 항에 있어서,
    하나의 셀필드(2 내지 9) 또는 하나의 커넥션필드(1)의 길이가 그 너비의 2배가 되도록 형성되는 것을 특징으로 하는 메모리의 배열.
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