KR20020036731A - 반도체 기억장치, 그 제조 방법 및 그 구동 방법 - Google Patents

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Abstract

본 발명은 2비트 비휘발성 프로그래머블(programmable) 리드/라이트 메모리에 관한 것이다. 그 구성은 대향하는 한쌍의 측면을 갖는 볼록부(24a, 24b)가 설치된 일 도전형 반도체 기판(21)과, 볼록부(24a, 24b) 양측의 반도체 기판(21) 표면에 형성된 한쌍의 반대 도전형 소스/드레인 영역(23a, 23b)과, 볼록부(24a, 24b) 및 소스/드레인 영역(23a, 23b)을 덮는 제 1 절연막(22)과, 볼록부(24a, 24b)의 각 측면에 설치되고, 각각 제 1 절연막(22)을 개재시켜 측면과 소스/드레인 영역(23a, 23b)에 대향하는 한쌍의 부유(floating) 게이트(27a, 27b)와, 부유 게이트(27a, 27b) 상에 형성된 제 2 절연막(29a, 29b)과, 제 1 절연막(22)을 개재시켜 볼록부(24a, 24b)의 상면과 대향하며, 제 2 절연막(29a, 29b)을 개재시켜 각 부유 게이트(27a, 27b)와 대향하는 콘트롤 게이트(30a, 30b)를 갖는 반도체 기억 소자를 포함하는 것을 특징으로 한다.

Description

반도체 기억장치, 그 제조 방법 및 그 구동 방법{SEMICONDUCTOR MEMORY DEVICE, METHOD OF MANUFACTURING THE SAME AND METHOD OF DRIVING THE SAME}
본 발명은 반도체 기억장치, 그 제조 방법 및 그 구동 방법에 관한 것으로, 보다 상세하게는, 2비트 비휘발성 프로그래머블(programmable) 리드/라이트 메모리, 그 제조 방법 및 그 구동 방법에 관한 것이다.
플래시 메모리에 있어서는, 미세화 한계는 저(低)전압화, 셀 면적 및 정전 용량 스케일링(scaling)의 한계에 의해 결정된다. 한편, 1 소자당의 다가화(多價化)를 도모하는 것이 비용 저감화 추세에 대처하는 요소 기술로서 기대되고 있다.
또한, 비휘발성 메모리 중에는 마스크 ROM과 같이 개서(改書)가 불필요한 것이 있으며, 저렴한 가격에서의 제품 공급이 요망되고 있다. 이 경우도, 1 소자당의 다가화를 도모하는 것이 비용 저감화에 대처하는 요소 기술로서 주목되고 있다.
이러한 상황 하에서, 미국특허(USP6,011,725)에 1 소자당의 다가화를 도모하는 것이 가능한 비휘발성 메모리의 구조가 개시되어 있다.
그것에 의하면, MONOS(Metal Oxide Nitride Oxide Semiconductor) 구조에 의한 포획(捕獲) 전하의 국소화(localization)를 이용하고 있고, 이 방식에 의하면 2비트, 4가 상태를 얻을 수 있다. 이 방식은 디바이스의 문턱 값을 소스 영역 부근에 국소시킨 고정 전하에 의해 결정시킬 수 있는 것을 이용하는 동시에, 소스와 드레인을 바꾸어 동작시킴으로써, 1개의 트랜지스터로 2비트(즉, 4가 상태)의 정보를 산출할 수 있는 독자적인 방식이다.
본 출원의 도 1a 및 도 1b에 있어서 상기 미국특허의 소자 구조와 동일한 소자 구조를 나타낸다. 즉, 1 도전형의 반도체 기판(1) 표층에 간격을 두고 소스 또는 드레인으로 되는 소스/드레인 영역(6a, 6b)이 형성되고, 그들 사이의 채널 영역 상에 질화막(3)을 산화막(2, 4)에 의해 사이에 끼운 ONO(Oxide Nitride Oxide) 구조가 형성되며, ONO 구조 상에 콘트롤 게이트(5)가 형성되어 있다. 이러한 적층 구조가 전체적으로 MONOS 구조로 된다.
정보의 기록에 있어서, 소스/드레인 영역(6a, 6b)에 프로그램 전압(Vpp)을 인가하여 그 소스/드레인 영역(6a, 6b)과 반도체 기판(1)으로 형성되는 pn 접합에 의해 애벌란시(avalanche) 항복(降伏)시킴으로써 열전자를 발생시킨다. 그 전자는 그 pn 접합 근방의 ONO 구조에 주입되고, 질화막(3) 중전자 트랩에 포획된다. 이 때, 포획 전자는 통상 그 pn 접합 근방의 질화막(3) 중에 국부적으로 위치한다.
도 1b는 소스/드레인 영역(6a, 6b)에 각각 별도로 프로그램 전압을 인가한 경우이고, 축적 전하(포획 전자)(7a, 7b)가 각각 소스/드레인 영역(6a, 6b) 부근에 국부적으로 위치하고 있는 상태를 나타낸다. 이 상태가 2비트, 4가 상태 중하나의 상태를 나타낸다.
이 정보를 판독하기 위해서는, 소스/드레인 영역(6a)을 소스로 하고, 다른 한 쪽의 소스/드레인 영역(6b)을 드레인으로 하여 일 방향의 전류를 검출하고, 이어서, 그것과 반대로 소스/드레인 영역(6b)을 소스로 하고, 소스/드레인 영역(6a)을 드레인으로 하여 반대 방향의 전류를 검출한다. 모든 경우에 축적 전하(7a, 7b)가 소스 측에 존재하고, 채널을 폐쇄하는 것과 같은 전계가 발생하기 때문에, 검출되는 전류 값은 오프 상태를 나타내는 작은 값으로 된다.
그러나, 상기 비휘발성 메모리에는 다음과 같은 문제가 남는다.
(ⅰ) 기록 제어
기록에 있어서는, 상기한 바와 같이, 포획 전자는 통상 pn 접합 근방의 질화막 중에 국부적으로 위치한다. 그러나, 과대한 기록에 의해 질화막 중포획 전자 분포가 확장될 우려가 있다. 이 경우, 포획 전자의 국소화를 실현할 수 없기 때문에 동작의 비대칭성이 붕괴된다. 이러한 과대한 기록을 방지하기 위해, 기록 시간 등의 정밀한 제어가 필요하게 된다.
또한, 기록 시간의 정밀한 제어를 행하였다고 하여도, 질화막의 양측에 동시에 전하를 국부적으로 위치시키고자 할 경우, 질화막 중포획 전자 분포의 확장을 고려하여, 채널 길이를 어느 정도 길게 취할 필요가 있다. 이 점에서 종래예의 구조는 미세화하여 고밀도화하는데는 적합하지 않다고 생각된다.
(ⅱ) 문턱 값의 제어
애벌란시 항복은 pn 접합의 일부에서 국소적으로 발생하기 때문에, 도 1a에 나타낸 채널 폭 방향 전역(全域)에 걸쳐 균일하게 고정 전하를 국소화시키는 것은 어렵다.
본 발명은 신뢰성이 높으며 미세화 및 고밀도화를 도모하는 것이 가능한 1 소자당 다가화된 반도체 기억장치를 제공하는 것을 목적으로 한다.
또한, 기록 전압의 전압 저감화를 한층 더 도모하고, 나중에 정의되는 전류 윈도(window)를 넓게 할 수 있는 반도체 기억장치를 제공하는 것을 목적으로 한다.
또한, 상기 반도체 기억장치의 제조 방법을 제공하는 것을 목적으로 한다.
또한, 상기 반도체 기억장치를 이용한 구동 방법을 제공하는 것을 목적으로 한다.
도 1a는 종래예인 반도체 기억장치의 평면도, 도 1b는 도 1a의 Ⅰ-Ⅰ에 따른 단면도.
도 2는 본 발명의 실시예인 반도체 기억장치의 사시도.
도 3a는 본 발명의 실시예인 반도체 기억장치의 도 2의 부분 평면도, 도 3b는 도 3a의 Ⅱ-Ⅱ선에 따른 단면도, 및 Ⅲ-Ⅲ선에 따른 단면도.
도 4는 본 발명의 실시예인 반도체 기억장치의 게이트 주변부의 결합 용량에 관한 등가회로도.
도 5는 본 발명의 실시예인 행과 열로 배열된 복수의 트랜지스터와 구동회로를 포함하는 반도체 기억장치의 회로도.
도 6a는 본 발명의 실시예인 반도체 기억장치를 사용한 구동 방법 중에서 기록 방법을 설명하는 단면도, 도 6b는 기록 동작에서 비(非)선택 트랜지스터의 양상을 나타내는 단면도.
도 7a 내지 도 7d는 본 발명의 실시예인 반도체 기억장치를 사용한 구동 방법 중에서 판독 방법을 설명하는 단면도.
도 8은 4가(價) 상태에서의 온(on) 상태와 오프(off) 상태의 드레인 전압과드레인 전류 특성을 나타내는 그래프.
도 9는 본 발명의 실시예인 반도체 기억장치를 사용한 구동 방법 중에서 소거 방법을 설명하는 단면도.
도 10a 내지 도 10p는 본 발명의 실시예인 반도체 기억장치의 제조 방법에 대해서 나타내는 단면도로서, 도 10a 내지 도 10n에는 도 3a의 Ⅱ-Ⅱ선에 따른 단면도, 도 10o 및 도 10p에는 각각 도 3a의 Ⅱ-Ⅱ선(상측 도면) 및 Ⅲ-Ⅲ선(하측 도면)에 따른 단면도.
도 11a는 본 발명의 실시예인 반도체 기억장치 이외의 구조를 설명하는 평면도, 도 11b는 Ⅳ-Ⅳ선에 따른 단면도.
도 12는 본 발명의 실시예인 반도체 기억장치의 또 다른 구조를 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명*
23a, 23b : 소스/드레인 영역
24a, 24b, … : 볼록형 실리콘층
24s : 고농도 불순물 영역(소자 분리층)
24t : 동작층
27a, 27b : 부유 게이트
30a, 30b : 콘트롤 게이트
34 : 절연막
이하, 특허청구범위에 기재된 발명의 개요를 설명한다. 또한, 도면을 참조하여 설명하고 있는 개소가 있으나, 이것은 발명의 내용을 이해하기 쉽게 설명하기 위한 것으로서, 본 발명의 범위를 한정하지는 않는다.
본 발명의 특허청구범위의 청구항 1에 기재된 반도체 기억장치에 있어서는, 대향하는 한쌍의 측면을 갖는 볼록부가 설치된 일 도전형 반도체 기판과, 볼록부 양측의 반도체 기판 표면에 형성된 한쌍의 반대 도전형 소스/드레인 영역과, 볼록부의 상면을 덮는 제 1 절연막과, 볼록부의 측면 및 소스/드레인 영역을 덮는 제 2 절연막과, 볼록부의 각 측면에 설치되고, 각각 제 2 절연막을 개재시켜 측면 및 소스/드레인 영역에 대향하는 한쌍의 부유(floating) 게이트와, 부유 게이트 상에 형성된 제 3 절연막과, 제 1 절연막을 개재시켜 볼록부의 상면과 대향하며, 제 3 절연막을 개재시켜 각 부유 게이트와 대향하는 콘트롤 게이트를 갖는 반도체 기억 소자를 포함하고 있다.
이 경우, 특허청구범위의 청구항 2에 기재된 바와 같이, 2개의 소스/드레인 영역 사이에 끼워진 반도체 볼록부의 연면(沿面) 영역은 채널 영역이 되고, 한쌍의 부유 게이트는 전하를 축적하는 전하 축적부로 된다.
본 발명에서는, 제 1 및 제 2 부유 게이트에 의해 1 소자당 2비트를 형성하고, 제 1 부유 게이트에 대한 전하 축적의 유무와 제 2 부유 게이트에 대한 전하 축적의 유무와의 조합에 의해 4가 상태를 형성할 수 있다.
또한, 반도체 기판 표면에 형성한 볼록부의 양 측면에 부유 게이트를 설치하고, 볼록부의 측면을 채널로 이용하고 있기 때문에, 소자의 형성 면적을 작게 할 수 있다. 또한, 소스/드레인 영역을 부유 게이트 아래에 설치하고 있기 때문에, 반도체 기억장치를 고밀도화할 수 있다.
기록에 있어서는, 소스로부터 드레인으로 향하는 전계에 의해 발생한 핫 캐리어(고(高)에너지 캐리어)를 주입 전하로서 이용하고 있다. 이 때, 드레인에 기록에 필요한 전압을 인가하여 핫 캐리어가 게이트 절연막의 에너지 장벽을 초과할 정도의 에너지를 공급하도록 하고 있다. 구체적으로는, 도 6에 나타낸 바와 같이, 소스(23a)로부터 인출된 캐리어는 채널 영역을 주행하고 있는 동안에 가속되어 에너지를 얻고, 게이트 절연막(22)의 에너지 장벽을 초과하여 부유 게이트(27b)에 뛰어 들어간다. 이 때, 볼록부(24a) 상면의 채널에서는 캐리어의 가속 방향으로 부유 게이트(27b)가 존재하기 때문에, 캐리어는 그대로 방향을 바꾸지 않고, 부유 게이트(27b)에 주입된다. 따라서, 부유 게이트(27b) 방향으로 가속된 캐리어의 에너지는 산란(散亂)에 의해 에너지를 상실하지 않아, 그대로 게이트 절연막(22b)의 에너지 장벽을 초과하기 위한 에너지로 활용된다. 따라서, 본 발명에 의하면, 낮은 전압으로 기록을 행하는 것이 가능하다.
또한, 전하 축적부로서의 한쌍의 부유 게이트는 볼록부를 사이에 두고 상호 분리되어 있기 때문에, 기록에 있어서는, 부유 게이트 내에 주입된 전하는 서로 간섭하지 않는다. 따라서, 정보의 내용을 명확하게 구별할 수 있다. 또한, 부유 게이트는 도전체이기 때문에, 주입된 핫 캐리어(전하)가 부유 게이트에 균일하게 분포된다. 이에 의해, 트랜지스터의 온/오프를 완전하게 제어할 수 있다.
또한, 정보의 기록 중에, 비선택 셀에 있어서는, 콘트롤 게이트에 0V, 드레인에는 프로그램 전압이 인가되나, 부유 게이트와 드레인과의 대향 용량(결합 용량)에 의해 부유 게이트 전위는 드레인 전위로 인상되기 때문에, 드레인과 부유 게이트 사이의 전위차는 작아진다. 따라서, 드레인과 부유 게이트 사이의 절연막의 고전계에 의한 스트라이프간 터널 등에 의한 절연 파괴를 방지할 수 있다.
또한, 부유 게이트는 절연막을 개재시켜 소스/드레인 영역 상에 설치되어 있기 때문에, 그 결합 용량을 통하여 부유 게이트의 전위는 드레인 전압에 의해 크게 영향을 받는다. 이에 의해, 드레인 측의 부유 게이트에 주입 전자가 축적되어 있어도 드레인 전압에 의해 부유 게이트의 전위가 인상되기 때문에, 소정의 드레인 전류를 검출할 수 있다.
한편, 소스 측의 부유 게이트 전위는 부유 게이트와 소스 사이의 절연막에 의한 결합 용량을 통하여 소스 전위에 의해 인하된다. 따라서, 소스 측의 부유 게이트에 대한 주입 전자에 의해 인하된 부유 게이트의 전위는 소스 전위에 의해 더 인하되기 때문에, 콘트롤 게이트에 높은 전압이 인가되어도, 여전히 채널을 차단할 수 있다.
상술한 드레인 전압에 의한 부유 게이트 전위의 인상 및 소스 전압에 의한 부유 게이트 전위의 인하는, 소위 「전류 윈도」를 크게 하는 효과를 나타낸다.여기서, 전류 윈도는 온 상태와 오프 상태를 판별할 때의 여유도의 지표로 되는 것이며, 온 상태를 나타내는 드레인 전류의 최저 레벨과 오프 상태를 나타내는 드레인 전류의 최고 레벨의 차이다. 구체적으로는, 한 쪽 부유 게이트에만 "1"이 기록된 기억 소자에 방향을 바꾸어 드레인과 소스 사이에 전압을 인가했을 때의 드레인 전류 값의 차에 상당한다.
또한, 특허청구범위의 청구항 4 내지 9에 기재된 반도체 기억장치에 있어서는, 복수의 반도체 기억 소자가 행과 열로 배열되어 있다.
그 중에서, 특허청구범위의 청구항 4에서는, 열과 행의 교차 영역에 기억 소자가 형성되는 반도체 볼록부를 섬 형상으로 배치하여 소자 분리하고 있고, 인접하는 기억 소자 사이에서 상호 간섭이 발생하지 않도록 하고 있다.
한편, 특허청구범위의 청구항 5 내지 9에서는, 스트라이프 형상 볼록부 상에 복수의 기억 소자가 형성되어 있다. 이와 같이, 1개 열의 스트라이프 형상 볼록부 내에서 기억 소자를 띄엄띄엄 간격을 두어 남기도록 한 경우, 소자간 분리를 보다 확실하게 행하기 위해서, 인접하는 기억 소자 사이에 고농도 불순물 영역(소자 분리층)을 형성한다.
본 발명의 반도체 기억장치의 구동 방법에 있어서는, 이하와 같이 정보의 기록, 기억 정보의 판독 및 기록된 기억 정보의 소거를 행하게 할 수 있다.
정보의 기록은 다음과 같이 하여 행한다. 즉, 2개의 소스/드레인 영역(23a, 23b) 중적어도 어느 하나, 예를 들어, 도 6에서는 드레인으로서의 소스/드레인 영역(23b)에 전압을 인가하여 소스/드레인 영역(23a, 23b) 주변 및 채널에 생성한 전계 중에서 절연막(22b)의 에너지 장벽을 초과할 수 있는 고(高)에너지 캐리어를 생성하여 부유 게이트(27b)에 전하를 주입하여 축적한다.
또한, 정보의 판독은, 도 7a 내지 도 7d에 나타낸 바와 같이, 반도체 기억장치의 소스와 드레인을 바꾸어 전류를 흐르게 하고, 트랜지스터에 흐르는 전류를 검출함으로써 행한다.
특히, 전하가 축적된 부유 게이트(27a, 27b) 측의 소스/드레인 영역(23a, 23b)을 소스로 할 경우, 축적 전하는 채널이 폐쇄되는 것과 같은 전위를 발생시킨다. 또한, 상기 부유 게이트(27a, 27b)는 소스와의 큰 결합 용량으로 끌어당겨져 그 전위가 인하되기 때문에, 적은 축적 전하량으로 용이하게 드레인 전류를 차단시킬 수 있다.
한편, 전하가 축적된 부유 게이트(27a, 27b) 측의 소스/드레인 영역(23a, 23b)을 드레인으로 할 경우, 상기 부유 게이트(27a, 27b)는 드레인과의 큰 결합 용량으로 끌어당겨져 그 전위가 드레인 전압에 가깝게 인상되기 때문에, 상기 부유 게이트(27a, 27b)에 축적 전하가 있더라도 드레인 전류에 대한 영향은 작고, 전류값은 그다지 감소하지 않는다.
이러한 동작에 의거하여, 도 7d에 나타낸 바와 같이, 부유 게이트(27a, 27b)의 양쪽에 축적 전하가 있을 경우, 부유 게이트(27a, 27b) 중 어느 하나를 소스 측으로 하고, 또는 드레인 측으로서 설정하여도 모두 소스 측의 부유 게이트(27a, 27b)에 축적 전하가 있기 때문에 컷오프(cut-off) 상태로 된다.
또한, 도 7b 및 도 7c에 나타낸 바와 같이, 부유 게이트(27a, 27b) 중 어느하나에 축적 전하가 있을 경우, 전하가 축적된 부유 게이트(27a, 27b)를 소스 측으로 설정했을 때에 컷오프 상태로 되지만, 전하가 축적된 부유 게이트(27a, 27b)를 드레인 측으로 설정했을 때에 드레인 전류가 흐른다. 즉, 소스와 드레인 사이에 인가하는 전압의 방향에 의해 드레인 전류가 흐르거나 흐르지 않거나 한다.
또한, 도 7a에 나타낸 바와 같이, 부유 게이트(27a, 27b)에 전하가 축적되지 않았을 경우, 부유 게이트(27a, 27b)의 전위는 콘트롤 게이트(30a)에 인가된 게이트 전압에 의해 높아진다. 따라서, 채널은 온 상태가 유지되고, 소스와 드레인 사이의 인가 전압 방향을 바꾸어도 드레인 전류는 흐른다.
이와 같이, 소스와 드레인을 바꾸어 전압을 인가하고, 트랜지스터에 흐르는 전류 값을 검출함으로써, 4종류의 서로 다른 상태를 검출하는 것이 가능하다.
기억 정보의 소거에 있어서는, 부유 게이트와 소스/드레인 영역이 중첩되어 있기 때문에, 부유 게이트에 축적된 전하를 소스/드레인 영역에 배출하는 것이 용이해진다.
또한, 특허청구범위의 청구항 10에 기재된 반도체 기억장치의 제조 방법에 있어서는, 대향하는 한쌍의 측면을 갖는 볼록부를 형성하며, 볼록부 양측의 반도체 기판 표층에 반대 도전형 불순물을 도입하여, 볼록부를 사이에 두고 그 양측에 2개의 소스/드레인 영역을 형성하고 있다. 또한, 제 1 도전막을 이방성 에칭하여 스트라이프 형상 볼록부의 각 측면에 절연막(제 2 절연막)을 개재시켜 한쌍의 부유 게이트를 형성하고 있다.
이와 같이, 상기 제조 방법에 의하면, 소스/드레인 영역과 부유 게이트를 자기정합적으로 제작하는 것이 가능하기 때문에, 한층 더 미세화를 도모할 수 있다.
또한, 도 10h에 나타낸 바와 같이, 스트라이프 형상 볼록부(24a, 24b) 사이의 공통의 소스/드레인 영역(23a, 23b) 상으로서, 나중에 형성하는 콘트롤 게이트와 소스/드레인 영역(23a, 23b)이 대향하는 영역에 두꺼운 절연막(34a, 34b)을 형성하고 있다. 이에 의해, 반도체 기억장치의 절연 파괴 내성을 향상시킬 수 있다.
이하, 본 발명의 실시예에 대해서 도면을 참조하면서 설명한다.
(1) 반도체 기억장치의 구조
도 2는 본 발명의 실시예인 반도체 기억장치의 구조에 대해서 나타낸 사시도이다.
도 2에 나타낸 바와 같이, 그 반도체 기억장치에서는, 반도체 기판에 스트라이프 형상의 볼록형 실리콘층(일 도전형 스트라이프 형상 볼록부)(24a, 24b, …)이 상호 간격을 두고 열방향으로 복수 설치되고, 그 위에 콘트롤 게이트(30a, 30b, …)가 상호 간격을 두고 행방향으로 복수 설치되어 있다. 그들 교차 영역의 볼록형 실리콘층(24a, 24b, …), 즉, 동작층(24t)에 반도체 기억 소자(트랜지스터)(Tr)가 형성되어 있다.
(반도체 기억 소자의 기본 구조)
이하, 도 2에 나타낸 트랜지스터(Tr) 중에서 콘트롤 게이트(30a)와 볼록형 실리콘층(24a)과의 교차 영역에 있는 1개의 트랜지스터의 기본 구조를 도 3b를 참조하여 설명한다.
그 트랜지스터에서는, 대향하는 한쌍의 측면을 갖는 p형의 볼록형실리콘층(24a)이 p형의 실리콘 기체(21) 표면에 돌출되어 설치되어 있다. 이상이 반도체 기판을 구성한다.
볼록형 실리콘층(24a) 양측의 실리콘 기체(21) 표면에 한쌍의 n형 제 1 및 제 2 소스/드레인 영역(23a, 23b)이 형성되어 있다. 소스/드레인 영역(23a, 23b)은 하기의 반도체 기억장치의 제조 방법에서 설명하는 바와 같이, 예를 들어, 볼록형 실리콘층(24a)을 형성한 마스크를 이용하여 자기정합적으로 형성할 수 있다.
볼록형 실리콘층(24a)의 상면은 실리콘 산화막으로 이루어진 제 1 게이트 절연막(제 1 절연막)(22a)으로 덮여 있다. 볼록형 실리콘층(24a)의 측면과 제 1 및 제 2 소스/드레인 영역(23a, 23b) 표면은 실리콘 산화막으로 이루어진 제 2 절연막(22)으로 덮여 있다.
볼록형 실리콘층(24a)의 한 쪽 측면으로부터 제 1 소스/드레인 영역(23a) 표면에 걸쳐서 제 2 절연막(22)을 개재하여 제 1 부유 게이트(27a)가 설치되어 있다. 볼록형 실리콘층(24a)의 다른 쪽 측면으로부터 제 2 소스/드레인 영역(23b) 표면에 걸쳐, 제 2 절연막(22)을 개재하여 제 2 부유 게이트(27a)가 설치되어 있다. 각 부유 게이트(27a, 27b)의 저면(底面) 전체는 각각 대응하는 소스/드레인 영역(23a, 23b) 상에 있다. 제 1 및 제 2 부유 게이트(27a, 27b)는, 예를 들어, 저저항의 다결정 실리콘 등의 도전체로 형성되어 있다. 한쌍의 부유 게이트(27a, 27b)가 전하를 축적하는 전하 축적부로 된다. 부유 게이트(27a, 27b)는 하기의 반도체 기억장치의 제조 방법에서 설명하는 바와 같이, 예를 들어, 다결정 실리콘막의 이방성 에칭에 의해 볼록형 실리콘층(24a)의 측면에 자기정합적으로 형성할 수 있다.
부유 게이트(27a, 27b)와 볼록형 실리콘층(24a) 사이에 끼워진 제 2 절연막(22)은 제 2 게이트 절연막이 된다. 제 2 게이트 절연막(22)의 막 두께는 채널을 주행하는 핫 캐리어가 제 2 게이트 절연막(22)의 에너지 장벽을 초과할 수 있으며, 축적 전하로부터의 전계가 채널에 충분한 영향을 미치도록 100㎚ 이하가 바람직하다. 한편, 축적 전하의 누설이 가능한 한 작아지도록 3㎚ 이상이 바람직하다. 또한, 각 부유 게이트(27a, 27b)의 표면은 실리콘 산화막으로 이루어진 제 3 절연막(29)으로 덮여 있다.
제 1 부유 게이트(27a) 상으로부터 볼록형 실리콘층(24a)의 상면을 지나 제 2 부유 게이트(27b) 상에 걸쳐 콘트롤 게이트(30a)가 설치되어 있다. 콘트롤 게이트(30a)는 제 1 게이트 절연막(22a)을 개재시켜 볼록형 실리콘층(24a)의 상면과 대향하고, 제 3 절연막(29)을 개재시켜 각 부유 게이트(27a, 27b)와 대향하고 있다.
한쌍의 소스/드레인 영역(23a, 23b) 사이에 끼워진 볼록형 실리콘층(24a)의 한 쪽 측면으로부터 상면을 지나 다른 쪽 측면에 이르는 영역이 채널로 되어 있다.
상기의 구조에서는, 각 부재 사이의 결합 용량이 도 4에 나타낸 바와 같이 형성된다. 즉, 콘트롤 게이트(30a)와 기판(21) 사이에는 절연막(22a)에 의한 결합 용량(C01)과 볼록형 실리콘층(24a) 내에 생기는 공핍층(空乏層)에 의한 결합 용량(C02)이 있다.
또한, 각 부유 게이트(27a, 27b)와 콘트롤 게이트(30a) 사이에 결합 용량(C11, C21)이 있다.
각 부유 게이트(27a, 27b)와 대응하는 소스/드레인 영역(23a, 23b) 사이에결합 용량(C12, C22)이 있다.
각 부유 게이트(27a, 27b)와 기판(21) 사이에는 절연막(22)에 의한 결합 용량(C13, C23)과 볼록형 실리콘층(24a) 내에 생기는 공핍층에 의한 결합 용량(C14, C24)이 있다.
(반도체 기억장치의 전체 구조)
다음으로, 주변회로를 포함하는 반도체 기억장치의 전체 구조에 대해서 설명한다.
반도체 기억장치는, 도 2를 참조하여 상술한 바와 같이, 트랜지스터(Tr)가 행과 열로 배열되어 있다.
도 2에 나타낸 바와 같이, 1개의 열에 나열되는 트랜지스터(Tr)는 1개의 볼록형 실리콘층(24a, 24b, …) 상에 띄엄띄엄 간격을 두고 배치되어 있다. 이 경우, 인접하는 동작층(24t) 사이에 고농도 불순물 영역(소자 분리층)(24s)을 사이에 끼움으로써, 소자간 분리를 보다 확실하게 행하고 있다. 또한, 도 11a 및 도 11b에 나타낸 바와 같이, 1개의 열 내에서 인접하는 동작층(24t) 사이의 영역을 제거하여, 인접하는 트랜지스터(Tr) 사이에서 상호 간섭이 발생하지 않도록 할 수도 있다. 상세하게는, 나중에 제조 방법의 항에서 설명한다.
도 2에 나타낸 바와 같이, 인접하는 열의 볼록형 실리콘층(24a, 24b, …) 사이에 끼워진 소스/드레인 영역(23b)은 일체적으로 형성되어, 인접하는 열의 트랜지스터(Tr) 사이에서 공통으로 되어 있다. 이 구성은 인접하는 다른 열의 트랜지스터(Tr) 사이에서도 동일하다. 각 소스/드레인 영역(23a, 23b)은 비트 라인(BL)이된다.
또한, 콘트롤 게이트(30a, 30b)는 인접하는 열의 복수 트랜지스터에 걸쳐 설치되어 있다. 인접하는 열의 트랜지스터(Tr)의 부유 게이트(27a, 27b) 사이의 오목부(31)에서는, 콘트롤 게이트(30a, 30b)와 소스/드레인 영역(23a, 23b, …)이 두꺼운 절연막(34)을 개재시켜 대향하고 있다. 그 두꺼운 절연막(34)은 주변부의 절연막보다 두꺼운 막 두께를 갖고 있다.
콘트롤 게이트(30a, 30b)는 일체적으로 형성된 스트라이프 형상의 폴리실리콘막(도전막)으로 이루어지고, 워드 라인(WL)이 된다.
또한, 도 2에는 도시하고 있지 않지만, 소자 전면(全面)에 도 3b에 나타낸 바와 같은 실리콘 산화막(36)이 형성된다.
다음으로, 반도체 기억장치의 주변회로의 일례에 대해서 설명한다.
도 5는 행과 열로 나열된 복수 트랜지스터(Tr)의 전체 배치 중에서 2행 2열의 부분 배치와 주변회로 중에서 프로그램 전압 공급부와 센스 앰프 부분을 나타낸 회로도이다.
도 5에 나타낸 바와 같이, 프로그램 전압 공급부와 센스 앰프가 프로그램/센스 앰프 실렉터를 개재시켜 비트 라인(BL1, BL2, BL3)에 의해 트랜지스터(Tr)의 소스/드레인 영역에 접속하고 있다. 또한, 워드 라인(WL1, WL2)은 트랜지스터(Tr)의 콘트롤 게이트에 접속하고 있다.
프로그램/센스 앰프 실렉터에 의해, 프로그램 전압 공급부와 센스 앰프 중 어느 하나가 선택되어, 비트 라인(BL1, BL2, BL3)에 접속된다.
프로그램 전압 공급부에 의해, 트랜지스터(Tr)에 정보를 기록한다. 센스 앰프에 의해 인접하는 비트 라인 BL1/BL2와 BL2/BL3 사이에서 방향을 바꾸어 각 방향의 전류를 검출하여 기억된 정보를 판독한다.
이상과 같이, 본 발명의 실시예의 반도체 기억장치에 의하면, 한쌍의 부유 게이트(27a, 27b)에 의해 1 소자당 2비트를 형성하고, 제 1 부유 게이트(27a)에 대한 전하 축적의 유무와 제 2 부유 게이트(27b)에 대한 전하 축적의 유무와의 조합에 의해 4가를 형성할 수 있다.
또한, 반도체 기체(21) 표면에 형성한 볼록형 실리콘층(24a)의 양 측면에 부유 게이트(27a, 27b)를 설치하고, 볼록형 실리콘층(24a)의 측면을 채널로 이용하고 있기 때문에, 소자의 형성 면적을 작게 할 수 있다. 또한, 소스/드레인 영역(23a, 23b)을 부유 게이트(27a, 27b) 아래에 설치하고 있기 때문에 반도체 기억장치를 고밀도화할 수 있다.
또한, 콘트롤 게이트(30a, 30b)와 소스/드레인 영역(23a, 23b)이 대향하여, 높은 전위차가 생기는 영역에서 콘트롤 게이트(30a, 30b)와 소스/드레인 영역(23a, 23b) 사이에 두꺼운 절연막(34)을 설치하고 있기 때문에, 그 부분에서의 절연 파괴를 방지할 수 있다.
(2) 반도체 기억장치의 구동 방법
다음으로, 본 발명의 실시예인 반도체 기억장치의 구동 방법에 대해서 상기 도 2의 반도체 기억장치를 이용하고, 도 6a, 도 6b, 도 7a 내지 도 7d, 도 8 및 도 9를 참조하여 설명한다.
(ⅰ) 기록 동작
도 6a는 그 구동 방법 중에서 기록 동작 시에서의 부유 게이트(23a, 23b) 주변부의 핫 캐리어(고에너지 캐리어)의 생성 또는 이동의 양상을 나타내는 단면도이다. 또한, 도 6b는 데이터 기록 중에서의 비선택 트랜지스터(Tr)의 양상을 나타내는 단면도이다.
본 실시예에서는, 도 6a에 나타낸 바와 같이, 드레인(23b) 측의 부유 게이트(27b)에 핫 캐리어로 이루어진 전하의 축적을 행한다. 제 1 소스/드레인 영역(23a)을 소스로 하고, 제 2 소스/드레인 영역(23b)을 드레인으로 한다. 기록에 있어서는, 소스(23a)로부터 드레인(23b)을 향하는 전계에 의해 발생한 핫 캐리어를 주입 전하로서 이용한다.
기록 동작을 행하기 위해, 드레인(23b) 및 콘트롤 게이트(30a)에 프로그램 전압(Vpp) 약 +4.5V를 인가하고, 소스(23a)를 0V로 한다.
이에 의해, 볼록형 실리콘층(24a)의 채널에 소스(23a)로부터 드레인(23b)을 향하는 전계가 발생한다. 소스(23a)로부터 인출된 전자는 채널을 주행하고 있는 동안에, 그 전계에 의해 가속되어 에너지를 얻고, 게이트 절연막(22)의 에너지 장벽을 초과하여 제 2 부유 게이트(27b)에 뛰어 들어간다.
이 때, 볼록형 실리콘층(24a) 상면의 채널에서는 전자의 가속 방향으로 부유 게이트(27b)가 존재하기 때문에, 전자는 그대로 방향을 바꾸지 않고, 부유 게이트(27b)에 주입된다. 따라서, 부유 게이트(27b) 방향으로 가속된 전자의 에너지는 산란에 의해 상실되지 않아, 그대로 게이트 절연막(22)의 전위를 초과하기 위한 에너지로 활용된다. 이에 의해, 낮은 전압으로 기록을 행하는 것이 가능하다.
또한, 전하 축적부로서의 한쌍의 부유 게이트(27a, 27b)는 볼록형 실리콘층(24a)을 사이에 두고 상호 분리되어 있기 때문에, 부유 게이트(27a, 27b) 내에 주입된 전하는 서로 간섭하지 않아, 기록 정보의 내용을 명확하게 구별할 수 있다. 또한, 부유 게이트(27a, 27b)는 도전체이기 때문에, 주입된 핫 캐리어(전하)가 부유 게이트(27a, 27b)에 균일하게 분포된다. 이에 의해, 트랜지스터의 온/오프를 완전하게 제어할 수 있다.
또한, 절연막(22a, 29)의 전위 장벽을 초과하여 콘트롤 게이트(30a) 쪽에 주입된 핫 일렉트론은 즉시 콘트롤 게이트(30a)를 거쳐 콘트롤 게이트(30a)에 접속된 전원 쪽에 배출된다.
또한, 데이터의 기록 중에서, 도 6b에 나타낸 바와 같이, 비선택 트랜지스터에 있어서는, 콘트롤 게이트(30a) 및 소스(23a)에는 0V, 드레인(23b)에는 선택된 트랜지스터의 드레인과 연결된 비트 라인에 의해 프로그램 전압(Vpp(Vd))이 인가된다. 그러나, 부유 게이트(27b)와 드레인(23b)의 결합 용량에 의해, 부유 게이트(27b)의 전위는 드레인 전위(Vd(Vpp)) 쪽으로 인상되기 때문에, 드레인(23b)과 부유 게이트(27b) 사이의 전위차는 작아진다. 따라서, 드레인(23b)과 부유 게이트(27b) 사이의 절연막(22)의 고전계에 의한 스트라이프간 터널 등에 의한 절연 파괴를 방지할 수 있다.
도 6a와 같이 하여 기록 동작을 행함으로써, 도 7a, 도 7b, 도 7c, 도 7d에 나타낸 바와 같은 4가 상태를 형성할 수 있다.
도 7a, 도 7b, 도 7c, 도 7d는 각각 4개의 서로 다른 전하 축적 상태를 나타내는 반도체 기억 소자의 단면도이다.
여기서, 제 1 부유 게이트(27a)에 캐리어를 축적한 상태를 제 1 비트의 제 1 바이너리(binary) 값으로 하고, 제 1 부유 게이트(27a)에 캐리어를 축적하지 않은 상태를 제 1 비트의 제 2 바이너리 값으로 한다. 또한, 제 2 부유 게이트(27b)에 캐리어를 축적한 상태를 제 2 비트의 제 3 바이너리 값으로 하고, 제 2 부유 게이트(27b)에 캐리어를 축적하지 않은 상태를 제 2 비트의 제 4 바이너리 값으로 한다.
도 7a는 제 1 및 제 2 부유 게이트(27a, 27b)에 모두 전하를 축적하지 않은 상태를 나타낸다. 즉, 제 1 비트에 제 2 바이너리 값이 설정되고, 제 2 비트에 제 4 바이너리 값이 설정된 데이터를 나타낸다. 이 데이터를 (0, 0)으로 나타낸다.
도 7b는 제 1 부유 게이트(27a)에만 전하가 축적된 상태를 나타낸다. 즉, 제 1 비트에 제 1 바이너리 값이 설정되고, 제 2 비트에 제 4 바이너리 값이 설정된 데이터를 나타낸다. 이 데이터를 (1, 0)으로 나타낸다.
도 7c는 제 2 부유 게이트(27b)에만 전하가 축적된 상태를 나타낸다. 즉, 제 1 비트에 제 2 바이너리 값이 설정되고, 제 2 비트에 제 3 바이너리 값이 설정된 데이터를 나타낸다. 이 데이터를 (0, 1)로 나타낸다.
도 7d는 제 1 및 제 2 부유 게이트(27a, 27b)에 모두 전하가 축적된 상태를 나타낸다. 즉, 제 1 비트에 제 1 바이너리 값이 설정되고, 제 2 비트에 제 3 바이너리 값이 설정된 데이터를 나타낸다. 이 데이터를 (1, 1)로 나타낸다.
(ⅱ) 판독 동작
다음으로, 도 7a, 도 7b, 도 7c, 도 7d 및 도 8을 참조하여 상기와 같이 하여 기록된 데이터를 판독하는 동작을 설명한다.
도 8은 드레인 전압(Vd)에 대한 드레인 전류(id)의 특성을 나타내는 그래프이다.
도 7a, 도 7b, 도 7c, 도 7d 중에서, 제 2 소스/드레인 영역(23b)으로부터 제 1 소스/드레인 영역(23a)을 향하는 검출 전류를 id1(실선으로 나타냄)로 하고, id1에 대하여 역방향으로 흐르는 검출 전류를 id2(점선으로 나타냄)로 한다.
데이터의 판독 동작에서는, 콘트롤 게이트(30a)에 게이트 전압 Vcg(2.3V)를 인가한다. 드레인으로서의 제 2 소스/드레인 영역(23b)에 판독 전압 Vd(1.5V)를 인가한다. 소스로서의 제 1 소스/드레인 영역(23a)을 접지(Vs=0V)한다. 이 때, 소스(23a)와 드레인(23b) 사이에 드레인 전류 id1이 흐르기 때문에, 그 드레인 전류 id1을 검출한다.
이어서, 콘트롤 게이트(30a)에 게이트 전압 Vcg(2.3V)를 인가한다. 드레인으로서의 제 1 소스/드레인 영역(23a)에 판독 전압 Vd(1.5V)를 인가한다. 소스로서의 제 2 소스/드레인 영역(23b)을 접지한다. 이 때, 소스(23b)와 드레인(23a) 사이에 드레인 전류가 흐르기 때문에, 그 드레인 전류 id2를 검출한다.
(0, 0) 데이터를 판독할 경우, 부유 게이트(27a, 27b)에는 모두 전자가 축적되지 않기 때문에, 그들 전위는 인하되지 않는다. 따라서, 게이트 전압 Vcg 및 드레인 전압 Vd에 의해 부유 게이트(27a, 27b)의 전위가 인상된다. 또한, 전자 축적상태는 좌우 대칭이므로, 소스와 드레인을 바꾸어도 드레인 전류 id1 및 id2는 모두 큰 값으로 된다. 도 8에는 드레인 전류 id1을 나타내고 있다.
(1, 0) 데이터를 판독할 경우, 먼저, id1을 검출하기 위해 상술한 바와 같이 게이트 전압 Vcg 및 드레인 전압 Vd를 인가한다. 전자가 축적된 소스 측의 부유 게이트(27a) 전위는 주입 전자에 의해 인하된다. 또한, 소스 측의 부유 게이트(27a) 전위는 부유 게이트(27a)와 소스(23a)의 결합 용량을 통하여 소스 전압 Vs에 의해 인하된다. 따라서, 게이트 전압 Vcg 및 드레인 전압 Vd의 인가에 관계없이, 여전히 채널을 차단할 수 있다. 이에 의해, 드레인 전류 id1은 작아진다.
다음으로, 소스와 드레인을 바꾼다. id2를 검출하기 위해 상술한 바와 같이 게이트 전압 Vcg 및 드레인 전압 Vd를 인가한다. 전자가 축적되지 않은 소스(23b) 측의 부유 게이트(27b) 전위는 게이트 전압 Vcg에 의해 인상된다. 한편, 전자가 축적된 드레인(23a) 측의 부유 게이트(27a) 전위는 결합 용량을 통하여 게이트 전압 Vcg 및 드레인 전압 Vd에 의해 인상된다. 따라서, 드레인(23a) 측의 부유 게이트(27a)가 전자가 축적되어도, 채널은 온하고, 드레인 전류 id2는 비교적 커진다.
도 8에는 전자가 축적된 제 1 부유 게이트(27a) 측의 제 1 소스/드레인 영역(23a)을 소스로 했을 때의 오프 상태의 드레인 전류 id1을 나타내고 있다.
(0, 1) 데이터를 판독할 경우, 전자의 축적 상태가 (1, 0)일 때와 좌우 반대이기 때문에, (1, 0) 데이터일 때에 비하여 검출되는 드레인 전류 id1 및 id2의 크기는 반대로 된다.
도 8에 전자가 축적되지 않은 제 1 부유 게이트(27a) 측의 제 1 소스/드레인영역(23a)을 소스로 했을 때의 온 상태의 드레인 전류 id1을 나타내고 있다.
(1, 0) 및 (0, 1) 데이터를 판독할 경우에 있어서, 드레인 전압 Vd에 의한 부유 게이트 전위의 인상, 및 소스 전압 Vs에 의한 부유 게이트 전위의 인하는 소위 「전류 윈도」를 크게 하는 효과를 나타낸다. 여기서, 전류 윈도는 온 상태와 오프 상태를 판별할 때의 여유도의 지표로 되는 것이며, 온 상태를 나타내는 드레인 전류의 최저 레벨과 오프 상태를 나타내는 드레인 전류의 최고 레벨의 차이다. 구체적으로는, 한 쪽 부유 게이트에만 "1"이 기록된 기억 소자에 방향을 바꾸어 드레인과 소스 사이에 전압을 인가했을 때의 드레인 전류 값의 차에 상당한다. 도 8에서는, (0, 1) 데이터의 판독에서 온 상태를 나타내는 드레인 전류 id1과 (1, 0) 데이터의 판독에서 오프 상태를 나타내는 드레인 전류 id1과의 차에 의해 전류 윈도를 나타내고 있다.
(1, 1) 데이터를 판독할 경우, 부유 게이트(27a, 27b) 모두 전자가 축적되어 있기 때문에, 부유 게이트(27a, 27b)의 전위는 인하된다. 또한, 전자 축적 상태는 좌우 대칭이기 때문에, 드레인 전류 id1 및 id2는 모두 매우 작은 값으로 된다. 도 8에는 드레인 전류 id1을 나타내고 있다.
그 후, 상기와 같이 하여 검출된 드레인 전류 id1 및 id2에 관하여, 전류 값의 대소와 전류 방향의 조합이 어떻게 되어 있는지를 특정함으로써, 제 1 비트 및 제 2 비트를 판독한다.
이상과 같이, 본 실시예의 반도체 기억장치를 이용한 기억 데이터의 판독 동작에 있어서는, 넓은 전류 윈도에 의거하여 기억 데이터의 판독을 행할 수 있기 때문에, 4가 상태를 명확하게 구별하여 판독할 수 있다.
(ⅲ) 소거 동작
다음으로, 기억된 데이터를 소거하는 동작에 대해서 설명한다.
기억 정보의 소거를 위해, 도 9에 나타낸 바와 같이, 예를 들어, 콘트롤 게이트(30a, 30b, …)를 0V로 하고, 소스 및 드레인(23a, 23b) 양쪽을 승압(예를 들어, Vee=12V)한다.
이 경우, 각 소스/드레인 영역(23a, 23b)과 그들과 대응하는 부유 게이트(27a, 27b)가 대향하고 있기 때문에, 부유 게이트(27a, 27b)에 축적된 전자는 부유 게이트(27a, 27b)와 소스/드레인 영역(23a, 23b) 사이의 막 두께(예를 들어, 대략 5㎚)가 얇은 실리콘 산화막(22)을 통하여 Fowler-Nordheim 터널 전류(F-N 전류)에 의해 소스/드레인 영역(23a, 23b)으로부터 용이하게 배출할 수 있다.
통상의 플래시 메모리에서는, 기판을 승압하기 위해, 데이터 소거에 대해서는 칩 소거로 되지만, 본 발명의 반도체 기억장치의 경우, 기판과 독립하여 선택된 소스/드레인 단위로 데이터를 소거할 수 있기 때문에, 칩 소거뿐만 아니라 1 소자 단위(블록 단위)에서의 소거가 가능해진다.
이상과 같이, 본 발명의 실시예인 반도체 기억장치의 구동 방법에 있어서는, 제 1 및 제 2 부유 게이트(27a, 27b)에 의해 1 소자당 2비트를 형성하고, 제 1 부유 게이트(27a)에 대한 전하 축적의 유무와 제 2 부유 게이트(27b)에 대한 전하 축적의 유무와의 조합에 의해 4가 상태를 형성할 수 있으며, 드레인 전류의 방향과 드레인 전류의 대소를 검출함으로써 4가 상태를 판독할 수 있다.
또한, 저전압으로 데이터 기록이 가능하며, 기록 효율이 우수하다. 또한, 넓은 전류 윈도에 의거하여 기억 데이터의 판독을 행하는 것이 가능하기 때문에, 4가 상태를 명확하게 구별하여 기억 데이터를 정확하게 판독할 수 있다.
(3) 반도체 기억장치의 제조 방법
다음으로, 도 10a 내지 도 10p를 참조하여 제 3 실시예인 반도체 기억장치의 제조 방법에 대해서 설명한다. 도 10a 내지 도 10p는 제조의 각 공정을 나타내는 단면도이다. 그 중에서 도 10a 내지 도 10n이 도 3a의 Ⅱ-Ⅱ선에 따른 단면을 나타내고, 도 10o와 도 10p가 Ⅱ-Ⅱ선 및 Ⅲ-Ⅲ선에 따른 단면을 나타낸다.
여기서는, 복수의 트랜지스터를 행과 열로 배치한 반도체 기억장치를 제작한다.
먼저, 도 10a에 나타낸 바와 같이, p형 실리콘 기체(21) 상에 실리콘 기체(21)보다 저농도의 p형(일 도전형) 실리콘층(24)을 에피택셜(epitaxial) 성장 등에 의해 형성한다.
이어서, 막 두께 약 10㎚의 실리콘 산화막(하부 절연막)(38)을 열산화에 의해 형성하고, 이어서, 화학 기상 성장법(CVD법)에 의해 막 두께 약 50㎚의 실리콘 질화막(내산화성막)(32)과 막 두께 약 300㎚의 실리콘 산화막(상부 절연막)(25)을 형성한다.
이어서, 도 10b에 나타낸 바와 같이, 실리콘 산화막(25) 상에 레지스트막을 형성한 후, 레지스트막을 패터닝하고, 상호 간격을 두고 열방향으로 병행하는 복수의 스트라이프 형상 레지스트 마스크(내에칭성 마스크)(26)를 형성한다. 이어서,레지스트 마스크(26)에 의거하여 실리콘 산화막(25), 실리콘 질화막(32) 및 실리콘 산화막(38)을 차례로 에칭하고 실리콘층(24)을 에칭한다.
이에 의해, 상호 간격을 두고 열방향으로 병행하는 복수의 스트라이프 형상 패턴층이 형성되는 동시에, 그 아래에 상호 간격을 두고 열방향으로 병행하는 복수의 스트라이프 형상 볼록형 실리콘층(스트라이프 형상 볼록부)(24a, 24b)이 형성된다. 이상이 실리콘 기판을 구성한다.
스트라이프 형상 패턴층은 패터닝된 실리콘 산화막(38a)과, 실리콘 질화막(32a)과, 실리콘 산화막(25a)으로 이루어지고, 그 중에서 최상층의 실리콘 산화막(25a)은 이온 주입의 마스크로서 이용된다. 또한, 도 10b 중에서 부호 31은 실리콘 산화막(25), 실리콘 질화막(32), 실리콘 산화막(38) 및 볼록형 실리콘층(24)을 에칭한 흔적으로 생긴 오목부이다.
다음으로, 레지스트 마스크(26)를 제거한 후, 도 10c에 나타낸 바와 같이, 열산화에 의해 볼록형 실리콘층(24a, 24b) 측면에 이온 주입의 마스크로 되는 막 두께 20∼30㎚의 실리콘 산화막(절연막)(37)을 형성한다. 이 때, 인접하는 볼록형 실리콘층(24a, 24b) 사이에 노출되는 실리콘 기체(21) 표면에는 상기와 동일하게 막 두께 20∼30㎚의 실리콘 산화막(절연막)(37)이 형성된다.
이어서, 도 10c에 나타낸 바와 같이, 볼록형 실리콘층(24a, 24b)의 상면 및 측면의 실리콘 산화막(25a, 37)을 마스크로 하고, 실리콘 기체(21) 표면의 실리콘 산화막(37)을 통하여 n형(반대 도전형)의 도전형 불순물을 이온 주입한다.
이 때, 이온 주입 방향은 실리콘 기체(21) 표면에 대략 수직이기 때문에, 볼록형 실리콘층(24a, 24b) 측면의 실리콘 산화막(37)을 이온이 투과하지 않고, 실리콘 기체(21) 표면의 실리콘 산화막(37)을 투과한다. 이에 의해, 볼록형 실리콘층(24a, 24b)을 사이에 두고 열방향에 따른 실리콘 기체(21) 표층에 고농도의 n형(반대 도전형) 제 1 소스/드레인 영역(23a) 및 제 2 소스/드레인 영역(23b)이 형성된다.
이어서, 도 10d에 나타낸 바와 같이, 실리콘 산화막(25a, 25b, 37)을 제거한 후, 도 10e에 나타낸 바와 같이, 스트라이프 형상 패턴층의 실리콘 질화막(32a)을 마스크로 하여 열산화한다. 이에 의해, 볼록형 실리콘층(24a, 24b)의 측면 및 인접하는 볼록형 실리콘층(24a, 24b) 사이의 실리콘 기체(21) 표면에 막 두께 약 10㎚의 실리콘 산화막(절연막)(28a, 28b)을 형성한다.
다음으로, 도 10f에 나타낸 바와 같이, CVD법에 의해 막 두께 약 130㎚의 실리콘 질화막(내산화성막)(33)을 전면(全面)에 형성한다. 이어서, 실리콘 질화막(33)을 이방성 에칭하여, 도 10g에 나타낸 바와 같이, 볼록형 실리콘층(24a, 24b) 측면에 측벽 절연막(33a)을 형성한다. 이 때, 볼록형 실리콘층(24a, 24b) 상면에 최초로 형성한 실리콘 질화막(32a)은 실리콘 질화막(33)의 에칭에 의해 다소 에칭될지도 모르나, 대부분 잔존하고 있다.
이어서, 도 10h에 나타낸 바와 같이, 측벽 절연막(33a) 및 볼록형 실리콘층(24a, 24b) 상면의 실리콘 질화막(32a)을 마스크로 하여, 인접하는 볼록형 실리콘층(24a, 24b) 사이의 실리콘 기체(21)를 선택적으로 열산화한다. 이에 의해, 제 1 및 제 2 소스/드레인 영역(23a, 23b)의 중앙부 영역 상에 열방향을 따라연장되는 막 두께 약 50㎚의 스트라이프 형상 실리콘 산화막(두꺼운 절연막)(34)을 형성한다.
다음으로, 도 10i에 나타낸 바와 같이, 측벽 절연막(33a) 및 볼록형 실리콘층(24a, 24b) 상면의 실리콘 질화막(32a)을 제거한다. 이어서, 도 10j에 나타낸 바와 같이, 볼록형 실리콘층(24a, 24b)의 상면 및 측면, 실리콘 기체(21) 표면의 실리콘 산화막(38a, 28)을 제거한다. 이 때, 두꺼운 실리콘 산화막(34)의 막 두께는 실리콘 산화막(38a, 28)의 막 두께보다 두껍게 형성되어 있기 때문에, 두꺼운 실리콘 산화막(34)은 제거되지 않고 대부분이 남는다.
이어서, 도 10k에 나타낸 바와 같이, 노출되는 볼록형 실리콘층(24a, 24b) 상면 및 측면, 실리콘 기체(21) 표면에 열산화에 의해 게이트 절연막으로 되는 새로운 실리콘 산화막(제 1 절연막)(22)을 형성한다. 이어서, 도 10l에 나타낸 바와 같이, CVD법에 의해 전면에 막 두께 약 130㎚의 다결정 실리콘막(제 1 도전막)(27)을 형성한다.
이어서, 도 10m에 나타낸 바와 같이, 이방성 에칭에 의해 다결정 실리콘막(27)을 에칭한다. 이에 의해, 볼록형 실리콘층(24a, 24b)의 측면에 실리콘 산화막(22)을 개재시켜 열방향으로 연속하여 연장되는 다결정 실리콘막으로 이루어진 도전성 측벽(제 1 및 제 2 도전성 측벽)(27a, 27b)을 형성한다.
선택 산화법에 이용한 측벽 절연막(33a)의 막 두께와 도전성 측벽(27a, 27b)의 막 두께를 대략 동등하게 하고 있기 때문에, 제 1 도전성 측벽(27a)은 제 1 소스/드레인 영역(23a) 측의 볼록형 실리콘층(24a) 측면으로부터 두꺼운 절연막(34)의 단부 상에 걸쳐 제 1 소스/드레인 영역(23a) 상에 형성되며, 제 2 도전성 측벽(27b)은 제 2 소스/드레인 영역(23b) 측의 볼록형 실리콘층(24a) 측면으로부터 두꺼운 절연막(34)의 단부 상에 걸쳐 제 2 소스/드레인 영역(23b) 상에 형성된다. 볼록형 실리콘층(24b)의 측면에도 상기와 동일하게 두꺼운 절연막(34)의 단부 상에 걸친 제 1 도전성 측벽(27a)과 두꺼운 절연막(34)의 단부 상에 걸친 제 2 도전성 측벽(27b)이 형성된다.
다음으로, 도 10n에 나타낸 바와 같이, 다결정 실리콘막으로 이루어진 도전성 측벽(27a, 27b) 표면에 열산화에 의해 막 두께 약 8㎚의 실리콘 산화막(제 2 절연막)(29)을 형성한다. 또한, 도전성 측벽(27a, 27b) 표면의 실리콘 산화막(29)은 두꺼운 실리콘 산화막(34)보다 막 두께를 얇게 형성하는 것이 필요하다.
이어서, 도 10o에 나타낸 바와 같이, 소스/드레인 영역(23a, 23b)의 도전형 불순물을 활성화하는 동시에, 주변부에 확산시킨다. 이어서, 예를 들어, CVD법에 의해, 전면에 막 두께 약 250㎚의 다결정 실리콘막(제 2 도전막)(30)을 형성한다.
다음으로, 도 10p에 나타낸 바와 같이, 포토리소그래피 기술에 의해, 상호 간격을 두고 행방향으로 병행하는 복수의 스트라이프 형상 레지스트 마스크(내에칭성 마스크)(35)를 형성한다. 이어서, 레지스트 마스크(35)에 의거하여, 다결정 실리콘막(30)을 에칭한다. 이에 의해, 스트라이프 형상의 볼록형 실리콘층(24a)과 교차하는 복수의 스트라이프 형상 콘트롤 게이트(30a, 30b)를 형성한다. 에칭의 조건으로서, 예를 들어, Cl2+O2를 포함하는 혼합 가스를 사용하고, 실리콘 산화막에대한 다결정 실리콘의 에칭 선택비가 30 이상으로 되는 것과 같은 가스의 종류나 가스 유량비를 선택한다.
또한, 상기 레지스트 마스크(35)에 의거하여, 이온 주입에 의해 볼록형 실리콘층(24a, 24b)에 p형 불순물을 도입한다. 이에 의해, 콘트롤 게이트(30a)와 콘트롤 게이트(30b) 사이에 존재하는 볼록형 실리콘층(24a, 24b)에 p형 고농도 불순물층이 형성된다. 도 2에 나타낸 바와 같이, 콘트롤 게이트(30a) 아래의 볼록형 실리콘층(24a, 24b)이 저농도의 p형 불순물을 갖는 동작층(24t)으로 되고, 콘트롤 게이트(30a)와 콘트롤 게이트(30b) 사이의 볼록형 실리콘층(24a, 24b)이 동작층(24t)보다 고농도의 p형 불순물을 갖는 소자 분리층(24s)으로 된다. 각 동작층(24t)에는 트랜지스터(Tr)의 채널이 형성된다.
이어서, 도 10p의 하측 도면에 나타낸 바와 같이, 상기 레지스트 마스크(35)에 의거하여 레지스트 마스크(35)로 피복되지 않은 도전성 측벽(27a, 27b) 상의 실리콘 산화막(29)을 에칭에 의해 제거한다. 에칭의 조건으로서, 예를 들어, C4F8+CH2F2+Ar을 포함하는 혼합 가스를 사용하고, 실리콘에 대한 실리콘 산화막의 에칭 선택비가 30 이상으로 되는 것과 같은 가스의 종류나 가스 유량비를 선택한다.
이 때, 인접하는 볼록형 실리콘층(24a, 24b) 사이의 반도체 기체(21) 상으로서 대향하는 도전성 측벽(27a, 27b) 사이의 두꺼운 절연막 영역에 도전성 측벽(27a, 27b) 표면의 실리콘 산화막(29) 두께보다 두꺼운 막 두께의 절연막(34)이 남아 있다. 따라서, 인접하는 콘트롤 게이트(30a, 30b) 사이의 도전성측벽(27a, 27b) 표면의 실리콘 산화막(29)을 제거할 때에, 인접하는 볼록형 실리콘층(24a, 24b) 사이의 반도체 기체(21) 상으로서 대향하는 도전성 측벽(27a, 27b) 사이의 반도체 기체(21)가 노출되는 것을 방지할 수 있다.
다음으로, 도 10p의 하측 도면에 나타낸 바와 같이, 상기와 동일하게 레지스트 마스크(35)에 의거하여 콘트롤 게이트(30a)로 피복되지 않고 노출되어 있는 도전성 측벽(27a, 27b)을 에칭에 의해 제거한다. 에칭의 조건으로서, 예를 들어, Cl2+O2를 포함하는 혼합 가스를 사용하고, 실리콘 산화막에 대한 다결정 실리콘의 에칭 선택비가 30 이상으로 되는 것과 같은 가스의 종류나 가스 유량비를 선택한다. 이에 의해, 도 2에 나타낸 바와 같이, 콘트롤 게이트(30a, 30b) 아래에 트랜지스터(Tr)의 제 1 및 제 2 부유 게이트(27a, 27b)가 형성되는 동시에, 부유 게이트(27a, 27b)는 트랜지스터(Tr) 사이에서 분단된다.
이 때, 인접하는 콘트롤 게이트(30a, 30b) 사이에 노출되어 있는 볼록형 실리콘층(24a, 24b)도 에칭되나, 단결정 실리콘으로 이루어진 볼록형 실리콘층(24a, 24b)은 다결정 실리콘으로 이루어진 부유 게이트(27a, 27b)에 비하여 에칭 레이트가 느리기 때문에, 부유 게이트(27a, 27b)를 모두 제거하여도 볼록형 실리콘층(24a, 24b)의 에칭량은 적으며, 볼록형 실리콘층(24a, 24b)은 대부분 남는다. 또한, 인접하는 콘트롤 게이트 사이의 영역의 실리콘 기체(21)는 실리콘 산화막(34)에 의해 피복되어 있기 때문에, 에칭되지 않게 된다.
그 후, 전면에 실리콘 산화막(36)을 형성하고, 통상의 공정을 거쳐 반도체기억장치가 완성된다. 도 3b는 그 단면도이다.
이상, 도 3a의 Ⅱ-Ⅱ선 및 Ⅲ-Ⅲ선에 따른 단면의 범위에 한정하여 반도체 기억장치의 제조 방법을 설명했으나, 반도체 기억 소자가 형성되는 전체 범위에 적용하는 것이 가능하다.
상기와 같이, 본 발명의 실시예인 반도체 기억장치의 제조 방법에 있어서는, 대향하는 한쌍의 측면을 갖는 볼록형 실리콘층(24a, 24b)을 형성하며, 볼록형 실리콘층(24a, 24b) 양측의 실리콘 기체(21) 표층에 n형 불순물을 도입하여, 볼록형 실리콘층(24a, 24b)을 사이에 두고 그 양측에 2개의 소스/드레인 영역(23a, 23b)을 형성하고 있다. 또한, 다결정 실리콘막(27)을 이방성 에칭하여 스트라이프 형상 볼록형 실리콘층(24a, 24b)의 각 측면에 제 2 절연막(22b)을 개재시켜 부유 게이트로 되는 도전성 측벽(27a, 27b)을 형성하고 있다.
이와 같이, 소스/드레인 영역(23a, 23b)과 부유 게이트(27a, 27b)를 자기정합적으로 제작하는 것이 가능하기 때문에, 한층 더 미세화를 도모할 수 있다.
또한, 인접하는 콘트롤 게이트(30a, 30b) 사이의 도전성 측벽(27a, 27b)을 분단할 때에, 두꺼운 실리콘 산화막(34)에 의해 도전성 측벽(27a, 27b) 사이의 실리콘 기체(21)가 에칭되는 것을 방지할 수 있다. 따라서, 표면의 요철(凹凸)이 저감된다. 이에 의해, 그 위에 막을 형성할 때 등, 소위 막 절단 등이 생길 우려, 또는 실리콘 기체(21)의 에칭에 의해 결함 등이 도입될 우려 등을 억제할 수 있다.
또한, 상기 실시예에서는, 도 10n의 공정에서, 도전성 측벽(27a, 27b)을 피복하는 절연막으로서 열산화에 의해 형성한 실리콘 산화막(29)을 사용하고 있으나,실리콘 산화막, 실리콘 질화막 및 실리콘 산화막을 차례로 적층시켜, 소위 ONO막의 3층 절연막을 사용할 수도 있다. 이 경우, 3층 절연막의 전체 막 두께는 두꺼운 절연막(34)의 막 두께보다 적당히 얇으면 되고, 단층 실리콘 산화막(29)의 막 두께와 대략 동일한 막 두께로 할 수도 있다. ONO막의 3층 절연막은 3층 절연막 중에서 최하층의 실리콘 산화막을 열산화법에 의해 부분 영역으로 형성하고, 상부 2층의 절연막을 CVD법에 의해 전면에 걸쳐 형성함으로써, 도전성 측벽(27a, 27b) 상에 형성할 수 있다. ONO막의 3층 절연막 중에서 적어도 2층을 전면에 걸쳐 형성함으로써, 볼록형 실리콘층(24a, 24b)과 콘트롤 게이트(30a, 30b) 사이에 개재되는 절연막의 막 두께도 두꺼워지나, 문제는 없다.
또한, 도 10p의 공정에서, 인접하는 콘트롤 게이트(30a, 30b) 사이에 있는 도전성 측벽(27a, 27b)을 제거할 때에, 인접하는 콘트롤 게이트(30a, 30b) 사이에 있는 볼록형 실리콘층(24a, 24b)을 대부분 남기고 있으나, 에칭을 과도하게 행하여, 인접하는 콘트롤 게이트(30a, 30b) 사이에 있는 볼록형 실리콘층(24a, 24b)을 모두 제거하고, 부유 게이트(27a, 27b)뿐만 아니라, 볼록형 실리콘층(24a, 24b)도 분단하도록 할 수도 있다. 이 경우에도, 상호 분리된 복수의 섬 형상 볼록형 실리콘층(24t)은 행과 열로 규칙적으로 배치된다. 볼록형 실리콘층(24a, 24b)을 제거한 후에 측면에 형성되어 있던 실리콘 산화막(22)이 남지만, 가볍게 에칭함으로써 제거하는 것이 좋다. 이와 같이 하여 제작된 반도체 기억장치의 평면도를 도 11a에 나타내고, 단면도를 도 11b에 나타낸다. 도면 중에서 도 3a 및 도 3b의 부호와 동일한 부호로 나타낸 것은 도 3a와 도 3b와 동일한 것을 나타내기 때문에, 설명을생략한다.
이상의 설명에 따르면, 본원 발명은 신뢰성이 높으며 미세화 및 고밀도화를 도모하는 것이 가능한 1 소자당 다가화된 반도체 기억장치를 제공할 수 있고, 또한, 기록 전압의 전압 저감화를 한층 더 도모하고, 나중에 정의되는 전류 윈도(window)를 넓게 할 수 있는 반도체 기억장치, 반도체 기억장치의 제조 방법, 및 반도체 기억장치를 이용한 구동 방법을 제공할 수 있다.
이상, 실시예에 의해 본 발명을 상세하게 설명했으나, 본 발명의 범위는 상기 실시예에 구체적으로 나타낸 예에 한정되지 않으며, 본 발명의 요지를 일탈하지 않는 범위의 상기 실시예의 변경은 본 발명의 범위에 포함된다.
예를 들면, 상기의 실시예에서는, 부유 게이트(27a, 27b) 또는 콘트롤 게이트(30a, 30b, …)의 재료로서 폴리실리콘을 사용하고 있으나, 다른 도전 재료를 사용할 수도 있다.
또한, 실시예에서는, 도 3a에 나타낸 바와 같이, 각 부유 게이트(27a, 27b)의 저면 전체는 각각 대응하는 소스/드레인 영역(23a, 23b) 상에 있다고 하고 있으나, 도 12에 나타낸 바와 같이, 각 부유 게이트(27a, 27b)의 저면 일부가 소스/드레인 영역(23a, 23b) 상에 있는 경우도 포함한다.

Claims (19)

  1. 대향하는 한쌍의 측면을 갖는 볼록부가 설치된 일 도전형 반도체 기판과,
    상기 볼록부 양측의 반도체 기판 표면에 형성된 한쌍의 반대 도전형 소스/드레인 영역과,
    상기 볼록부의 상면을 덮는 제 1 절연막과,
    상기 볼록부의 측면 및 상기 소스/드레인 영역을 덮는 제 2 절연막과,
    상기 볼록부의 각 측면에 설치되고, 각각 상기 제 2 절연막을 개재시켜 상기 측면과 상기 소스/드레인 영역에 대향하는 한쌍의 부유(floating) 게이트와,
    상기 부유 게이트 상에 형성된 제 3 절연막과,
    상기 제 1 절연막을 개재시켜 상기 볼록부의 상면과 대향하며, 상기 제 3 절연막을 개재시켜 상기 각 부유 게이트와 대향하는 콘트롤 게이트를 갖는 반도체 기억 소자를 포함하는 것을 특징으로 하는 반도체 기억장치.
  2. 제 1 항에 있어서,
    상기 한쌍의 소스/드레인 영역 사이에 끼워진 상기 볼록부의 한 쪽 측면으로부터 상면을 거쳐 다른 쪽 측면에 이르는 연면(沿面) 영역이 채널 영역이고, 상기 한쌍의 부유 게이트가 전하를 축적하는 전하 축적부이며,
    상기 한쌍의 부유 게이트로 1 소자당 2비트를 형성하고, 상기 각 부유 게이트에 대한 전하 축적 유무의 조합에 의해 4가(價) 상태를 형성할 수 있는 것을 특징으로 하는 반도체 기억장치.
  3. 제 1 항에 있어서,
    상기 볼록부는 상기 반도체 기판 상의 반도체층에 의해 형성된 것임을 특징으로 하는 반도체 기억장치.
  4. 제 1 항에 있어서,
    상기 반도체 기억 소자가 행과 열로 복수 배열되어 있는 것을 특징으로 하는 반도체 기억장치.
  5. 대향하는 한쌍의 측면을 갖는 복수의 스트라이프 형상 볼록부가 간격을 두고 열방향으로 설치된 일 도전형 반도체 기판과,
    상기 각 스트라이프 형상 볼록부 양측의 상기 반도체 기판 표면에 형성된 반대 도전형 소스/드레인 영역과,
    상기 각 스트라이프 형상 볼록부의 상면을 덮는 제 1 절연막과,
    상기 각 스트라이프 형상 볼록부의 측면과 상기 소스/드레인 영역을 덮는 제 2 절연막과,
    상기 제 2 절연막을 개재시켜 상기 각 스트라이프 형상 볼록부의 각 측면 및 소스/드레인 영역에 대향하며, 상기 스트라이프 형상 볼록부의 측면을 따라 간격을 두고 배치된 복수 쌍의 부유 게이트와,
    상기 부유 게이트 상에 형성된 제 3 절연막과,
    상기 제 1 절연막을 개재시켜 상기 스트라이프 형상 볼록부의 상면과 대향하며, 상기 제 3 절연막을 개재시켜 상기 복수 쌍의 부유 게이트와 대향하여 간격을 두고 행방향으로 설치된 복수의 콘트롤 게이트를 가지며,
    상기 콘트롤 게이트와 상기 스트라이프 형상 볼록부와의 교차 영역에 반도체 기억 소자가 형성되어 이루어진 것을 특징으로 하는 반도체 기억장치.
  6. 제 5 항에 있어서,
    상기 스트라이프 형상 볼록부는 상기 반도체 기판 상의 반도체층에 의해 형성된 것임을 특징으로 하는 반도체 기억장치.
  7. 제 5 항에 있어서,
    인접하는 상기 스트라이프 형상 볼록부의 기억 소자는, 상기 스트라이프 형상 볼록부 사이에 끼워진 소스/드레인 영역을 공유하고 있는 것을 특징으로 하는 반도체 기억장치.
  8. 제 5 항에 있어서,
    상기 1개 열의 스트라이프 형상 볼록부 내에서 상기 반도체 기억 소자 사이에 끼워진 부분은, 상기 반도체 기억 소자가 형성된 부분보다 고농도의 일 도전형 소자 분리층으로 되어 있는 것을 특징으로 하는 반도체 기억장치.
  9. 제 5 항에 있어서,
    상기 인접하는 스트라이프 형상 볼록부 사이의 오목부 영역에 있는 부유 게이트 사이의 영역에서 상기 콘트롤 게이트와 상기 소스/드레인 영역은 절연막을 개재시켜 대향하는 영역을 갖고, 상기 대향하는 영역의 절연막은 상기 부유 게이트 아래의 제 1 절연막보다 두꺼운 막 두께를 갖는 것을 특징으로 하는 반도체 기억장치.
  10. 마스크에 의거하여 반도체 기판을 선택적으로 에칭하고, 대향하는 한쌍의 측면을 갖는 볼록부를 형성하는 공정과,
    상기 마스크에 의거하여 상기 볼록부 양측의 반도체 기판 표층에 반대 도전형 불순물을 도입하고, 상기 볼록부를 사이에 두고 그 양측에 각각 반대 도전형의 소스/드레인 영역을 형성하는 공정과,
    상기 볼록부의 상면, 양 측면 및 상기 소스/드레인 영역의 표면에 절연막을 형성하는 공정과,
    전면(全面)에 제 1 도전막을 형성하는 공정과,
    상기 제 1 도전막을 이방성 에칭하여, 상기 절연막을 개재시켜 상기 볼록부의 측면 및 상기 소스/드레인 영역과 대향하는 한쌍의 부유 게이트를 형성하는 공정과,
    상기 부유 게이트 표면에 절연막을 형성하는 공정과,
    전면(全面)에 제 2 도전막을 형성하는 공정과,
    상기 제 2 도전막을 패터닝하여, 상기 볼록부 상면의 절연막을 개재시켜 상기 볼록부 상면과 대향하고, 상기 부유 게이트 표면의 절연막을 개재시켜 상기 부유 게이트와 대향하는 콘트롤 게이트를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  11. 반도체 기판에 복수의 반도체 기억 소자가 행과 열로 배열된 반도체 기억장치의 제조 방법으로서,
    (ⅰ) 일 도전형 반도체 기판 상에 간격을 두고 열방향으로 내산화성막을 포함하는 복수의 스트라이프 형상 패턴층을 형성하는 공정과,
    (ⅱ) 상기 스트라이프 형상 패턴층의 양측에 노출되는 반도체 기판을 에칭하고, 대향하는 한쌍의 측면을 갖는 복수의 스트라이프 형상 볼록부를 형성하는 공정과,
    (ⅲ) 이온 주입에 의해, 상기 스트라이프 형상 볼록부 양측의 반도체 기판 표층에 반대 도전형 소스/드레인 영역을 형성하는 공정과,
    (ⅳ) 상기 스트라이프 형상 패턴층의 내산화성막을 노출시키는 공정과,
    (ⅴ) 전면에 새로운 내산화성막을 형성하는 공정과,
    (ⅵ) 상기 새로운 내산화성막을 이방성 에칭하여 상기 스트라이프 형상 볼록부의 2개의 측면에 각각 상기 새로운 내산화성막으로 이루어진 측벽 절연막을 형성하는 공정과,
    (ⅶ) 상기 측벽 절연막 및 상기 스트라이프 형상 패턴층의 내산화성막을 마스크로 하여 상기 소스/드레인 영역의 표면을 선택적으로 산화하고, 상기 측벽 절연막 사이의 상기 소스/드레인 영역 상에 두꺼운 절연막을 형성하는 공정과,
    (ⅷ) 상기 두꺼운 절연막을 남겨 상기 스트라이프 형상 볼록부 및 반도체 기판의 표면을 노출시킨 후, 그 노출면에 절연막을 형성하는 공정과,
    (ⅸ) 전면에 제 1 도전막을 형성하는 공정과,
    (ⅹ) 상기 제 1 도전막을 이방성 에칭하여, 상기 두꺼운 절연막의 단부에 걸치도록 상기 절연막을 개재시켜 상기 스트라이프 형상 볼록부의 각 측면에 각각 제 1 및 제 2 도전성 측벽을 형성하는 공정과,
    (ⅹⅰ) 상기 제 1 및 제 2 도전성 측벽 표면에 상기 두꺼운 절연막의 막 두께보다 얇은 막 두께의 절연막을 형성하는 공정과,
    (ⅹⅱ) 전면에 제 2 도전막을 형성하는 공정과,
    (ⅹⅲ) 상기 제 2 도전막을 패터닝하여, 간격을 두고 행방향으로 복수의 스트라이프 형상 콘트롤 게이트를 형성하는 공정과,
    (ⅹⅳ) 인접하는 상기 콘트롤 게이트 사이의 영역에 있는 상기 절연막과, 상기 제 1 및 제 2 도전성 측벽을 차례로 제거하여 소자 분리하는 동시에, 상기 콘트롤 게이트 아래의 스트라이프 형상 볼록부의 각 측면에 각각 제 1 및 제 2 부유 게이트를 형성하는 공정을 갖는 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 스트라이프 형상 패턴층은 하부 절연막과, 상기 내산화성막과, 상부 절연막으로 이루어진 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  13. 제 11 항에 있어서,
    상기 (ⅲ)의 공정 전에, 상기 스트라이프 형상 볼록부의 측면 및 상기 스트라이프 형상 볼록부 양측의 반도체 기판 표면에 절연막을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  14. 제 11 항에 있어서,
    상기 (ⅹⅰ)의 공정에서의 제 1 및 제 2 도전성 측벽 표면에 형성하는 절연막은, 산화막, 질화막 및 산화막을 차례로 적층시킨 3층 절연막 또는 단층 산화막 중 어느 하나인 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  15. 제 11 항에 있어서,
    상기 (ⅹⅳ)의 공정 후에,
    인접하는 상기 콘트롤 게이트 사이의 영역의 스트라이프 형상 볼록부에 일 도전형 불순물을 도입하여, 상기 콘트롤 게이트 아래의 스트라이프 형상 볼록부보다 고농도의 일 도전형 불순물을 포함하는 소자 분리층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 기억장치의 제조 방법.
  16. 대향하는 한쌍의 측면을 갖는 볼록부가 설치된 일 도전형 반도체 기판과, 상기 볼록부를 사이에 두는 상기 반도체 기판 표면에 형성된 한쌍의 반대 도전형 소스/드레인 영역과, 상기 볼록부의 상면 상에 형성된 제 1 절연막과, 상기 볼록부의 측면과 상기 소스/드레인 영역을 덮는 제 2 절연막과, 상기 볼록부의 각 측면 측에 설치되고, 상기 제 2 절연막을 개재시켜 상기 측면과 상기 소스/드레인 영역에 대향하는 한쌍의 부유 게이트와, 상기 부유 게이트 상에 형성된 제 3 절연막과, 상기 제 3 절연막을 개재시켜 상기 각 부유 게이트와 대향하며, 상기 제 1 절연막을 개재시켜 상기 볼록부의 상면과 대향하는 콘트롤 게이트를 갖고, 상기 콘트롤 게이트 아래에서 상기 소스/드레인 영역 사이에 끼워진 상기 볼록부의 연면(沿面) 영역이 채널 영역으로 되는 반도체 기억 소자를 포함하는 반도체 기억장치의 구동 방법으로서,
    드레인으로서의 상기 소스/드레인 영역과 상기 콘트롤 게이트에 전압을 인가함으로써 상기 채널에 고(高)에너지 전하를 발생시키고, 상기 전하를 상기 제 2 절연막을 개재시켜 상기 드레인 측의 부유 게이트에 주입하고 축적하여 상기 반도체 기억 소자의 문턱 값을 제어하는 것을 특징으로 하는 반도체 기억장치의 구동 방법.
  17. 제 16 항에 있어서,
    상기 한쌍의 부유 게이트 중 적어도 어느 하나와 상기 반도체 기판 및 볼록부 사이에 끼워진 절연막을 개재시켜 상기 반도체 기판 또는 볼록부에 발생한 캐리어를 상기 한쌍의 부유 게이트 중 적어도 어느 하나에 주입하고 축적하여 문턱 값을 제어한 후,
    상기 한 쪽 소스/드레인 영역을 소스 영역으로 하고, 상기 다른 쪽 소스/드레인 영역을 드레인 영역으로 하여, 상기 반도체 기억장치를 구동시키며, 상기 한 쪽 소스/드레인 영역을 드레인 영역으로 하고, 상기 다른 쪽 소스/드레인 영역을 소스 영역으로 하여, 상기 반도체 기억장치를 구동시키는 것을 특징으로 하는 반도체 기억장치의 구동 방법.
  18. 제 16 항에 있어서,
    상기 한쌍의 부유 게이트 중 적어도 어느 하나와 상기 반도체 기판 및 볼록부 사이에 끼워진 절연막을 개재시켜 상기 반도체 기판 또는 볼록부에 발생한 캐리어를 상기 한쌍의 부유 게이트 중 적어도 어느 하나에 주입하고 축적하여 문턱 값을 제어한 후,
    상기 콘트롤 게이트에 대하여, 상기 한쌍의 소스/드레인 영역 중 적어도 어느 하나에 소거 전압을 인가하여 상기 한쌍의 부유 게이트 중 어느 하나에 축적된 전하를 상기 한쌍의 소스/드레인 영역 중 적어도 어느 하나에 배출하는 것을 특징으로 하는 반도체 기억장치의 구동 방법.
  19. 대향하는 한쌍의 측면을 갖는 볼록부가 설치된 일 도전형 반도체 기판과, 상기 볼록부를 사이에 두는 상기 반도체 기판 표면에 형성된 한쌍의 반대 도전형 소스/드레인 영역과, 상기 볼록부의 상면 상에 형성된 제 1 절연막과, 상기 볼록부의 측면과 상기 소스/드레인 영역을 덮는 제 2 절연막과, 상기 볼록부의 각 측면 측에 설치되고, 상기 제 2 절연막을 개재시켜 상기 측면과 상기 소스/드레인 영역에 대향하는 한쌍의 부유 게이트와, 상기 부유 게이트 상에 형성된 제 3 절연막과, 상기 제 3 절연막을 개재시켜 상기 각 부유 게이트와 대향하며, 상기 제 1 절연막을 개재시켜 상기 볼록부의 상면과 대향하는 콘트롤 게이트를 갖고, 상기 콘트롤 게이트 아래에서 상기 소스/드레인 영역 사이에 끼워진 상기 볼록부의 연면(沿面) 영역이 채널 영역으로 되는 반도체 기억 소자를 포함하는 반도체 기억장치의 구동 방법으로서,
    상기 제 1 바이너리(binary) 값 또는 제 2 바이너리 값 중 어느 하나로 이루어진 상기 제 1 비트를 설정하고, 여기서, 상기 제 1 바이너리 값은 상기 콘트롤 게이트, 한 쪽의 소스/드레인 영역에 프로그램 전압을 인가하여 한 쪽의 상기 부유 게이트에 캐리어를 주입하여 축적한 상태이고, 제 2 바이너리 값은 상기 한 쪽의 부유 게이트에 캐리어를 축적하지 않은 상태이고,
    상기 제 3 바이너리 값 또는 제 4 바이너리 값 중 어느 하나로 이루어진 상기 제 2 비트를 설정하고, 여기서 제 3 바이너리 값은 상기 콘트롤 게이트, 다른 쪽의 소스/드레인 영역에 프로그램 전압을 인가하여 다른 쪽의 상기 부유 게이트에 캐리어를 주입하여 축적한 상태이고, 제 4 바이너리 값은 상기 다른 쪽의 부유 게이트에 캐리어를 축적하지 않은 상태이고,
    상기 콘트롤 게이트, 다른 쪽의 소스/드레인 영역에 판독 전압을 인가하여상기 한 쪽의 소스/드레인 영역과 상기 다른 쪽의 소소/드레인 영역에 흐르는 전류를 검출함으로써, 제 1 전류 값에 대응하는 상기 제 1 바이너리 값, 또는 상기 제 1 전류값 보다 큰 제 2 전류 값에 대응하는 상기 제 2 바이너리 값 중 어느 하나로 이루어진 제 1 비트를 판독하고,
    상기 콘트롤 게이트, 한 쪽의 소소/드레인 영역에 판독 전압을 인가하여 상기 한 쪽의 소스/드레인 영역과 상기 다른 쪽의 소스/드레인 영역 사이에 흐르른 전류를 검출함으로써, 제 3 전압 값에 대응하는 상기 제 3 바이너리 값, 또는 상기 제 3 전류 값보다 큰 제 4 전류 값에 대응하는 상기 제 4 바이너리 값 중 어느 하나로 이루어진 제 2 비트를 판독하고,
    상기 콘트롤 게이트에 대하여, 양쪽의 상기 소스/드레인 영역 또는 반도체 기판의 적어도 어느 하나에 소거 전압을 인가하여 상기 한 쌍의 부유 게이트 중 어느 하나에 축적된 전하를 배출(排出)하여 데이터를 소거하는 것을 특징으로 하는 반도체 기억장치의 구동 방법.
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