KR20020037528A - 게이트 전극의 스페이서 형성 방법 - Google Patents
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Abstract
본 발명은 게이트 전극 형성 중 게이트 스페이서 형성에 관한 것이다. 폴리실리콘과 텅스텐 실리사이드가 적층된 게이트 전극을 형성함에 있어서, 먼저 상기 텅스텐 실리사이드막을 패터닝한 후 그 측면에 제 1 게이트 스페이서를 형성한다. 다음, 상기 폴리실리콘을 패터닝한 후 그 측면과 상기 제 1 게이트 스페이서 상에 제 2 게이트 스페이서를 형성한다. 이와 같이, 게이트 스페이서를 이중으로 형성함으로써 후속 콘택 패드와 상기 게이트 전극 간의 단락을 방지할 수 있다.
Description
본 발명은 게이트 전극의 스페이서 형성 방법에 관한 것으로, 좀 더 구체적으로 게이트 전극 측면에 스페이서를 이중으로 형성하는 방법에 관한 것이다.
반도체가 고집적화 되어가면서 디자인 룰(design rule)이 작아지고 있다.이에 따라, 소자의 크기와 패턴 크기가 작아지면서 공정의 어려움이 가중되고 공정 정밀도가 증가되고 있다.
도 1에서 보는 바와 같이 게이트 전극(114, 116)을 형성하고 그 측면에 스페이서(spacer, 120)를 형성하여 후속 DC(Direct Contact) 및 BC(Buried Contact) 공정 중에 상기 게이트 전극(114, 116)을 보호하게 된다. 또한, 이러한 게이트 스페이서(120)를 통해 자기정렬콘택(SAC:Self Aligned Contact)을 형성할 수 있다. 상기 스페이서(120)는 게이트 전극 상에 실리콘 질화막이 증착된 후 에치백(etch back)되어 형성된다. 디자인 룰이 작아지면서 상기 게이트 전극(114, 116)의 폭이 좁아지고 그 스페이서(120)의 두께도 작아지고 있다. 그러나, 에치백 공정시 상기 실리콘 질화막의 식각이 덜되면 상기 게이트 전극(116, 118) 사이의 공간이 너무 좁아 후속 콘택에 문제가 되고, 너무 식각되면 도 1의 인출기호 D에 나타낸 바와 같이 상기 게이트 전극(114, 116) 어깨 부위의 두께가 너무 얇아져 후속 콘택 공정시 콘택 패드와 상기 게이트 전극(114, 116) 간에 단락(short)의 우려가 있다. 이와 같이, 미세 패턴을 형성하는 공정에서 단일막으로 상기 스페이서(120)의 두께를 조절하는 데에는 어려움이 있다.
본 발명의 목적은 게이트 전극 측면에 스페이서를 이중으로 형성하여 게이트 전극의 어깨 부위의 손상을 방지하는 게이트 전극의 스페이서 형성 방법을 제공하는 것이다.
도 1은 게이트 스페이서 형성시 종래의 문제점을 보여주는 단면도; 및
도 2a 내지 도 2e는 본 발명의 실시예에 따른 게이트 전극의 스페이서 형성 방법을 순차적으로 보여주는 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
210 : 반도체 기판212 : 소자격리막
214 : 게이트 폴리실리콘216 : 게이트 금속막
218 : 마스크 질화막220 : 포토레지스트막
222 : 제 1 절연막224 : 제 2 절연막
226 : 제 3 절연막228 : 콘택 패드
상술한 목적을 달성하기 위한 본 발명에 의하면, 게이트 전극의 스페이서 형성 방법은 반도체 기판 상에 게이트 폴리실리콘막, 게이트 금속막 및 마스크 질화막을 차례로 증착한다. 사진 공정을 통해 상기 마스크 질화막 및 게이트 금속막을 차례로 식각한다. 상기 기판 전면에 제 1 절연막을 콘포말하게 증착한다. 상기 제 1 절연막을 에치백하여 상기 마스크 질화막과 게이트 금속막 측면에 제 1 스페이서를 형성한다. 상기 마스크 질화막과 상기 제 1 스페이서를 식각 마스크로 사용하여 상기 게이트 폴리실리콘을 식각한다. 상기 기판 전면에 제 2 절연막을 증착한다. 상기 제 2 절연막을 에치백하여 상기 제 1 스페이서 측면과 상기 게이트 폴리실리콘 측면에 제 2 스페이서를 형성한다.
이 방법의 바람직한 실시예에 있어서, 상기 게이트 폴리실리콘 대신에 도전성이 좋은 도핑된 폴리실리콘이 사용될 수 있다.
이 방법의 바람직한 실시예에 있어서, 상기 게이트 금속막은 텅스텐 실리사이드 또는 텅스텐으로 형성된다.
이 방법의 바람직한 실시예에 있어서, 상기 마스크 질화막은 실리콘 질화막 또는 실리콘옥시나이트라이드로 형성된다.
(실시예)
도 2a 내지 도 2e를 참조하여 본 발명의 실시예를 자세히 설명한다.
본 발명의 신규한 게이트 전극의 스페이서 형성 방법은 게이트 금속막 식각 후 제 1 스페이서를 형성하고 게이트 폴리실리콘 형성 후 제 2 스페이서를 형성하므로 상기 게이트 금속막 어깨 부위에 이중 스페이서가 형성된다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 게이트 전극의 스페이서 형성 방법을 순차적으로 보여주는 단면도이다.
도 2a를 보면, 소자격리막(212)이 형성된 반도체 기판(210) 상에 게이트 폴리실리콘막(polycrystalline silicon layer, 214)이 증착된다. 상기 게이트 폴리실리콘막(214) 대신에 도핑된 폴리실리콘막(doped poly-Si layer)이 사용될 수 있다. 상기 게이트 폴리실리콘막 상에 게이트 금속막(216)이 증착된다. 상기 게이트 금속막(216)은 텅스텐(W) 또는 텅스텐 실리사이드(silicide)로 형성된다. 상기 게이트 금속막 상에 마스크 질화막(218)이 증착된다. 상기 마스크 질화막(218)은 실리콘 질화막 또는 실리콘옥시나이트라이드로 형성된다. 상기 마스크 질화막(218) 상에 포토레지스트막(220)이 도포된다. 사진 공정을 통해 상기 포토레지스트막(220)에 게이트 전극 패턴이 형성된다.
도 2b를 참조하면, 상기 포토레지스트 패턴(220)을 식각 마스크로 사용하여 상기 게이트 폴리실리콘막(214)이 노출될 때까지 상기 마스크 질화막(218)과 상기 게이트 금속막(216)이 식각된다. 상기 포토레지스트막(220)이 제거된다. 상기 반도체 기판(210) 상에 제 1 절연막(222)이 콘포말(conformal)하게 증착된다. 상기 제 1 절연막(222)은 상기 게이트 폴리실리콘(214)과 식각선택비(etch selectivity)가 있는 산화막, 실리콘 질화막 및 실리콘옥시나이트라이드 중 하나로 형성된다.
도 2c를 보는 바와 같이, 상기 제 1 절연막(222)이 에치백(etch back)되어 상기 마스크 질화막(218)과 상기 게이트 폴리실리콘막(216) 측면에 제 1 스페이서(222a)가 형성된다. 상기 마스크 질화막(218)과 상기 제 1스페이서(222a)를 마스크로 사용하여 상기 게이트 폴리실리콘막(214)이 식각된다. 이로써, 상기 반도체 기판(210) 상에 상기 게이트 폴리실리콘막(214)과 게이트 금속막(218)으로 적층된 게이트 전극이 형성된다.
도 2d를 참조하면, 상기 반도체 기판(210) 전면에 제 2 절연막(224)이 증착된다. 상기 제 2 절연막(224)이 에치백되어 상기 마스크 질화막, 제 1 스페이서 및 게이트 폴리실리콘막(218, 222a, 214) 측면에 제 2 스페이서(224)가 형성된다. 이와 같이, 상기 게이트 금속막(216) 어깨 부위에 이중으로 스페이서가 형성되므로 충분한 절연 효과를 얻을 수 있다.
도 2e를 참조하면, 상기 반도체 기판(210) 전면에 USG(Undoped Silicate Glass)막(226)이 증착된다. 상기 게이트 전극층(214, 216, 218)의 상기 마스크 질화막(218)이 노출될 때까지 상기 USG막(226)이 화학적 기계적 연마(CMP:Chemical Mechanical Polishing) 공정에 의해 평탄화 식각된다. 사진 공정을 통해 상기 소자격리막(212)이 형성 안된 영역이 노출될 때까지 상기 게이트 전극층 사이의 상기 USG막(226)이 식각된다. 상기 반도체 기판(210) 전면에 도전막(228)이 증착된다. 상기 도전막(228)은 폴리실리콘 또는 도핑된 폴리실리콘으로 형성된다. 상기 게이트 전극층의 상기 마스크 질화막이 노출될 때까지 상기 도전막(228)이 화학적 기계적 연마(CMP) 공정으로 평탄화 식각된다. 이로써, 상기 게이트 전극층 사이에 자기정렬콘택 패드(SAC pad, 228)가 형성된다. 상기 게이트 금속막(216) 측면에 이중으로 스페이서가 형성되어 있기 때문에 상기 콘택 패드(228)와의 단락(short)이 방지되며 충분한 절연 효과를 얻을 수 있다.
본 발명은 게이트 전극의 측면에 이중의 스페이서를 형성함으로써, 자기정렬콘택시 게이트 전극과 콘택 패드 간의 단락을 방지할 수 있는 효과가 있다.
Claims (3)
- 반도체 기판(210) 상에 게이트 폴리실리콘막, 게이트 금속막 및 마스크 질화막(214, 216, 218)을 차례로 증착하는 단계;사진 공정을 통해 상기 마스크 질화막(218) 및 게이트 금속막(216)을 차례로 식각하여 패터닝하는 단계;상기 기판 전면에 제 1 절연막(222)을 콘포말하게 증착하는 단계;상기 제 1 절연막(222)을 에치백하여 상기 마스크 질화막(218)과 게이트 금속막(216) 측면에 제 1 스페이서(222a)를 형성하는 단계;상기 마스크 질화막(218)과 상기 제 1 스페이서(222a)를 식각 마스크로 사용하여 상기 게이트 폴리실리콘막(214)을 식각하는 단계;상기 기판(210) 전면에 제 2 절연막(224)을 증착하는 단계; 및상기 제 2 절연막(224)을 에치백하여 상기 제 1 스페이서(222a) 측면과 상기 게이트 폴리실리콘(214) 측면에 제 2 스페이서(224)를 형성하는 단계를 포함하는 게이트 전극의 스페이서 형성 방법.
- 제 1 항에 있어서,상기 제 1 스페이서(222a)는 상기 게이트 폴리실리콘(214)과 식각 선택비가 있는 산화막, 실리콘 질화막 및 실리콘옥시나이트라이드 중 하나로 형성되는 게이트 전극의 스페이서 형성 방법.
- 제 1 항에 있어서,상기 제 2 스페이서(224)는 실리콘 질화막으로 형성되는 게이트 전극의 스페이서 형성 방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100475118B1 (ko) * | 2002-11-22 | 2005-03-10 | 삼성전자주식회사 | 2중 콘택 스페이서를 포함하는 반도체 소자의 제조방법 |
-
2000
- 2000-11-14 KR KR1020000067476A patent/KR20020037528A/ko not_active Withdrawn
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| KR100475118B1 (ko) * | 2002-11-22 | 2005-03-10 | 삼성전자주식회사 | 2중 콘택 스페이서를 포함하는 반도체 소자의 제조방법 |
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