KR20020056830A - 증폭기 - Google Patents

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KR20020056830A
KR20020056830A KR1020017015631A KR20017015631A KR20020056830A KR 20020056830 A KR20020056830 A KR 20020056830A KR 1020017015631 A KR1020017015631 A KR 1020017015631A KR 20017015631 A KR20017015631 A KR 20017015631A KR 20020056830 A KR20020056830 A KR 20020056830A
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voltage
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KR1020017015631A
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와트손이안
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에를링 블로메, 타게 뢰브그렌
텔레폰아크티에볼라게트 엘엠 에릭슨
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Abstract

증폭기 회로는 회로 입력부(14) 및 회로 출력부(22)를 포함한다. 제 1 및 제 2 MOS 트랜지스터(16, 18)를 포함하는 인버터는 제 1 및 제 2 공급 전압(Vdd, Vss) 사이에 접속되고, 회로 입력부(14)에 접속되는 인버터 입력부, 그리고 인버터 출력부(20)를 포함하는데, 이 인버터는 회로 입력 전압에 대응하는 인버터 출력 전류를 제공한다. 제 1 저항 소자는 제 3 MOS 트랜지스터(24)와 제 4 MOS 트랜지스터(26)를 포함하고, 제 3 및 제 4 트랜지스터는 역 전도성형이고, 각각의 트랜지스터는 인버터 출력부(20)와 회로 출력부(22)에 접속된 게이트 단자와 드레인 단자를 갖고, 제 1 및 제 2 공급 전압(Vdd, Vss) 중 하나에 각각 접속된 소스 단자를 각각 갖는다. 제 2 저항 소자는 제 5 MOS 트랜지스터(30)와 제 6 MOS 트랜지스터(32)를 포함하고, 제 5 및 제 6 트랜지스터는 역 전도성형이고, 각각의 트랜지스터는 회로 출력부(22)와 회로 입력부(14) 사이에 접속된 드레인-소스 경로를 갖으며, 각각의 전압원(34, 36)에 접속된 게이트를 갖는다. 증폭기 회로는 CMOS 기술을 이용하는 집적화에 적합하고, 무선 주파수에서 이용하기 적합하면서, 잡음 지수와 관련하여 양호한 성능을 제공한다. 상기 부품의 다양한 결합이 있는 대안 실시예가 기술된다.

Description

증폭기{AMPLIFIER}
도 1에 도시된 것과 같은, 증폭기 출력 단자(22)에 공급되는 인버터(inverter) 출력(20)을 갖는 인버터 구조(12)로서 제 1 쌍의 CMOS 트랜지스터(16, 18)를 포함하는 인버터는 공지되어 있다. 인버터 입력부에 공급되는 입력 전압(14)은 트랜지스터(16, 18)의 트랜스컨덕턴스(transconductance)에 따라 달라지는 출력 전류를 발생시킨다. 또한, 증폭기 출력 단자는 2개의 또 다른 CMOS 트랜지스터(24, 26)의 게이트 단자와 드레인 단자에 접속된다. 출력 전류는 저항기로서 동작하는 트랜지스터(24, 26)를 통해 인출되는데, 여기에서 트랜지스터(24, 26)의 드레인을 지나는 전류는 트랜지스터(24, 26)의 게이트 전압에 따라 달라진다. 그러므로, 게이트 전압, 그로 인한 증폭기 출력(22)은 출력 전류에 따라 달라진다.
따라서, 제 1 트랜지스터 쌍이 제 2 쌍보다 커지도록 회로를 설계함으로써, 단위 이득보다 더 큰 이득을 갖는 역 증폭기(inverting amplifier)가 획득될 수 있다.
도 2는 이런 회로의 소 신호 모델을 도시하는데, 여기에서 트랜지스터(24, 26)는 각각 등가 저항으로 표시된다.
출력부에서 각 트랜지스터(16, 18)의 드레인으로 흐르는 전류 iT는 다음과 같다.
iT= gm16ㆍVi+ gm18ㆍVi= Vi(gm16+ gm18)
그러므로,
여기에서, Av는 회로의 전압 이득이다.
일반적으로, 장치는 gm16= gm18, gm24= gm26이 되도록 선택되고, gm16= K.gm18이 되도록 설정된다.
그러므로,
이고, 여기에서이다.
ID는 장치에 흐르는 전류이므로, 다음과 같다.
트랜지스터(16/18)와 트랜지스터(24/26) 간의 전류비는로 설정된다.
저잡음 증폭기에 대한 2가지 요구 조건이 있는데, 이것이 바로 본 명세서에서 주목해야 할 점이다. 첫째, 신호원(signal source) 임피던스를 증폭기 입력 임피던스에 정합시켜, 출력부에 최적의 전력을 전달하는 것이 바람직하다. 둘째, 2dB 또는 그 이하의 양호한 잡음 지수를 갖어야 한다. 그러나, 신호원 임피던스를 증폭기 입력 임피던스에 정합시키는 것은 3dB 이상의 잡음 지수를 발생시키는데, 이는 허용 가능한 잡음 성능을 발생시킬 수 없다는 것을 의미한다.
본 발명은 증폭기 회로에 관한 것으로서, 특히, 무선 주파수에서 이용하기 적합하고 CMOS 제조 기술을 이용하는 집적화(integration)에 적합한 낮은 전력의 증폭기에 관한 것이다. 예를 들어, 본 장치는 이동 전화와 같은 핸드-헬드(hand-held) 휴대용 무선 장치에서 이용하기에 적합하다.
이제 첨부된 도면을 참조로, 본 발명을 더욱 잘 이해하고 본 발명이 효과적으로 수행될 수 있는 방법이 더욱 명확하게 기술된다.
도 1은 종래 기술에 따른 증폭기 회로를 도시한다.
도 2는 도 1의 회로에 대한 소 신호 모델을 도시한다.
도 3은 본 발명의 제 1 양태에 따른 증폭기 회로의 회로 다이아그램이다.
도 4는 도 3의 소 신호 모델 회로를 도시한다.
도 5는 도 3의 입력 저항을 나타낸다.
도 6은 잡음 분석을 위한 도 1의 회로를 나타낸다.
도 7은 도 1의 회로의 잡음을 나타낸다.
도 8은 도 1의 회로의 잡음 지수를 나타낸다.
도 9는 잡음 분석을 위한 도 3의 회로를 나타낸다.
도 10은 도 3의 잡음 지수를 나타낸다.
도 11은 본 발명의 또 다른 양태에 따른 증폭기 회로의 회로 다이아그램이다.
도 12는 본 발명의 또 다른 양태에 따른 증폭기 회로의 회로 다이아그램이다.
도 13은 본 발명의 또 다른 양태에 따른 증폭기 회로의 회로 다이아그램이다.
본 발명은, CMOS 기술을 이용하는 집적화 및 무선 주파수에서 이용하기 적합하며 잡음 지수와 관련하여 양호한 성능을 제공하는 증폭기 회로를 제공한다.
본 발명의 제 1 양태에 따라서, 증폭기 회로가 제공되는데, 증폭기 회로는,
회로 입력부와 회로 출력부,
제 1 및 제 2 공급 전압 사이에 접속되고, 회로 입력부에 접속된 인버터 입력부와 인버터 출력부를 포함하며, 회로 입력 전압에 대응하는 인버터 출력 전류를 제공하는 인버터,
인버터 출력부와 회로 출력부에 접속되고, 인버터 출력 전류에 대응하는 전압 출력을 제공하는 제 1 저항 소자 및,
증폭기의 액티브(active) 입력 임피던스가 임의의 필요한 값으로 설정될 수 있도록 조정 가능한, 회로 출력부와 회로 입력부 사이의 피드백 저항을 제공하는 제 2 저항 소자를 포함한다.
본 발명의 또 다른 양태에 따르면, 증폭기 회로가 제공되는데, 증폭기 회로는,
회로 입력부와 회로 출력부,
제 1 및 제 2 공급 전압 사이에 접속된 제 1 및 제 2 MOS 트랜지스터(16, 18)을 포함하고, 회로 입력부에 접속된 인버터 입력부와 인버터 출력부를 포함하며, 회로 입력 전압에 대응하는 인버터 출력 전류를 제공하는 인버터,
적어도 제 3 MOS 트랜지스터(24 또는 26)를 포함하고, 인버터 출력부와 회로 출력부에 접속되고, 인버터 출력 전류에 대응하는 전압 출력을 제공하는 제 1 저항 소자 및,
적어도 제 4 MOS 트랜지스터(30 또는 32)를 포함하고, 회로 출력부와 회로 입력부 사이에 접속된 드레인 단자와 소스 단자를 포함하고, 제 4 MOS 트랜지스터가 선형 영역에서 동작하도록, 드레인에 인가되는 전압을 갖는 전압원에 접속되는 게이트를 갖는 제 2 저항 소자를 포함한다.
본 발명의 또 다른 양태에 따르면, 증폭기 회로가 제공되는데, 증폭기 회로는,
회로 입력부와 회로 출력부,
제 1 및 제 2 공급 전압 사이에 접속된 제 1 및 제 2 MOS 트랜지스터(16, 18)을 포함하고, 회로 입력부에 접속된 인버터 입력부와 인버터 출력부를 포함하며, 회로 입력 전압에 대응하는 인버터 출력 전류를 제공하는 인버터 및,
제 3 및 제 4 MOS 트랜지스터(30, 32)를 포함하고, 역 전도성형이며, 회로 출력부와 회로 입력부 사이에 접속된 드레인 소스 경로를 갖고, 게이트가 자신의 선형 영역에서 동작하도록 게이트에 인가된 전압을 갖는 각각의 전압원에 접속된 게이트를 포함한다.
본 발명의 또 다른 양태에 따르면, 증폭기 회로가 제공되는데, 증폭기 회로는,
회로 입력부 및 회로 출력부,
회로 입력부와 제 1 공급 전압 사이에 접속된 제 1 MOS 트랜지스터(16 또는 18)를 하나 이상 포함하고, 회로 입력부에 접속된 인버터 입력부와 인버터 출력부를 포함하며, 회로 입력 전압에 대응하는 인버터 출력 전류를 제공하는 인버터,
제 2 MOS 트랜지스터(24 또는 26)를 포함하고, 인버터 출력부와 회로 출력부에 접속된 게이트와 드레인 및, 제 1 공급 전압에 접속된 소스를 갖고, 인버터 출력 전류에 대응하는 전압 출력을 제공하는 제 1 저항 소자,
전도율의 역 형태이며 각각 회로 출력부와 회로 입력부 사이에 접속된 드레인-소스 경로를 각각 갖는 제 3 및 제 4 MOS 트랜지스터(30, 32)를 포함하고, 각각의 전압 소스에 접속된 게이트를 포함하는 제 2 저항 소자 및
회로 출력부와 제 2 공급 전압 사이에 접속된 제 3 저항 소자를 포함한다.
도 3은 본 발명에 따른 증폭기 회로를 도시한다.
본 회로는, 도 1과 관련하여 전술된 바와 같은, 인버터(12)를 포함하는 공지된 형태의 증폭기(12)를 근거로 한다. 회로 입력부(14)는 제 1 PMOS 트랜지스터(16) 및 제 2 NMOS 트랜지스터(18)의 게이트 단자에 접속된다. PMOS 트랜지스터(16)는 양극 공급 전압 Vdd에 접속된 소스 단자 및 인버터 출력부(20)에 접속된 드레인 단자를 포함한다. NMOS 트랜지스터(18)는 음극 공급 전압 Vss에 접속된 소스 단자 및 인버터 출력부(20)에 접속된 드레인 단자를 포함한다.
또한, 인버터 출력 단자(20)는 회로 출력부(22)에 접속된다. 제 3 PMOS 트랜지스터(24)는 양극 공급 전압 Vdd에 접속된 소스 단자 및, 인버터 출력부(20)에 접속된 게이트 단자와 드레인 단자를 포함한다. 제 4 NMOS 트랜지스터(26)는 음극 공급 전압 Vss에 접속된 소스 단자 및, 인버터 출력부(20)에 접속된 게이트 단자와 드레인 단자를 포함한다.
그러므로, 입력 단자(14)에 인가되는 입력 전압은 인버터 출력부(20)에서 흐르는 대응 전류를 발생시키고, 전류 크기는 제 1 및 제 2 트랜지스터(16, 18)의 트랜스컨덕턴스에 따라 달라진다.
거꾸로 말하면, 제 3 및 제 4 트랜지스터(24, 26)의 드레인 전류는 제 3 및 제 4 트랜지스터의 게이트 전압에 따라 달라진다. 그러므로, 트랜지스터의 게이트 전압, 그로 인한 출력 단자(22)에서의 회로 출력 전압은 필요한 전류를 발생시키는 값을 갖는다.
제 3 및 제 4 트랜지스터(24, 26)가 제 1 및 제 2 트랜지스터(16, 18)와 정합되면, 제 3 및 제 4 트랜지스터의 게이트 전압(즉, 회로 출력 전압)이 제 1 및 제 2 트랜지스터의 게이트 전압(즉, 회로 입력 전압)과 같아서, 증폭기 회로(10)는 단위 이득을 가진 입력을 부호 반전(invert)한다.
반대로, 제 3 및 제 4 트랜지스터(24, 26)가 특정 요인에 의해 제 1 및 제 2 트랜지스터(16, 18)보다 더 작아진다면, 그에 대응하여 제 3 및 제 4 트랜지스터의 전류는 제 1 및 제 2 트랜지스터의 전류보다 작아진다. 이러한 것은 제 1 및 제 2 트랜지스터 사이의 트랜스컨덕턴스와 제 3 및 제 4 트랜지스터의 트랜스컨덕턴스의 정해진 비를 발생시키고, 증폭기 이득 또한 이와 동일한 요인을 갖게 된다.
제 3 및 제 4 트랜지스터는 저항 소자로서 동작하고, 그 트랜지스터에 공급된 전류에 따라 달라지는 출력 전압을 발생시킨다.
또한, 도 3의 회로는, 제 5 NMOS 트랜지스터(30)와 제 6 PMON 트랜지스터(32)를 포함하는 피드백 섹션(28)을 포함한다. 제 5 NMOS 트랜지스터(30)의 게이트는 단말기(34)에서의 제어 전압 P1에 접속되고, 제 5 트랜지스터의 소스 단자는 회로 출력 단자(22)에 접속되고, 제 5 트랜지스터의 드레인 단자는 회로 입력 단자(14)에 접속된다. 제 6 PMOS 트랜지스터(32)의 게이트는 단말기(36)에서의 제어 전압 P2에 접속되고, 제 6 트랜지스터의 소스 단자는 회로 입력 단자(14)에 접속되고, 제 6 트랜지스터의 드레인 단자는 회로 출력 단자(22)에 접속된다.
제어 전압 P1, P2는, 자신의 선형 영역에서 동작하는 제 5 및 제 6 트랜지스터(30, 32)를 바이어스(bias)하도록 선택되는데, 여기에서 제 5 및 제 6 트랜지스터는 저항 처럼 동작한다. 전압 P1 및 P2는 공급 전압 범위 Vss 내지 Vdd 내에 있다. 통상적으로, P1의 범위는 다음과 같고,
(Vdd +Vss)/2 < P1 ≤Vdd
P2의 범위는 통상적으로 다음과 같다.
Vss ≤ P2 < (Vdd + Vss)/2
그러므로, 제어 전압 P1은 중간 공급 전압((Vdd + Vss)/2)의 이상이고, 제어 전압 P2는 중간 공급 전압의 이하이다.
게다가, 이런 장치의 실효 저항 값은 인가된 제어 전압에 의해 제어될 수 있다. 그러나, 저항 값은 충분히 커서 트랜지스터에 전류가 흐르지 않거나, 또는 무시할 수 있을 정도의 작은 전류가 흐르는데, 이는 트랜지스터에 전압 강하가 없거나 또는 무시 할 수 있을 정도 작은 전압 강하가 있다는 것을 의미하고, 입력 단자(14)에서의 DC 전압은 회로 입력부(22)에서의 DC 레벨에 바이어스된다. 즉, 저항 장치(30, 32)는 출력부(22)와 입력부(14) 사이에 전류가 흐르게 하여, 입력부(14)는 입력부의 전압이 출력부(22)의 전압과 같아질 때 까지 충전된다. 이것이 DC 영(零)(quiescent) 입력 동작점이다. 입력부로 신호를 인가하면 입력부(14)와 출력부(22) 상의 전압 차가 발생되어, 전류가 장치(30, 32)를 통해 흐르게 된다.
대체로, 제 5 및 제 6 트랜지스터(30, 32)는 하나 이상의 저항기로 대체될 수 있지만, CMOS 공정에서는 대체하기 위한 저항기를 충분히 정확하게 제조할 수없음으로, 이는 유용한 옵션(option)이다. 게다가, 도 3의 회로는 제어 전압 P1, P2를 조정함으로써 저항을 제어하는 옵션을 허용한다.
입력 임피던스가 조정될 필요가 없는 경우, 제 5 및 제 6 트랜지스터의 게이트를 제 1 및 제 2 전압 공급 레일(rail)에 각각 접속시킬 수 없다. 제 5 및 제 6 트랜지스터의 크기는 필요한 증폭기 매개 변수를 제공하도록 설계될 수 있다.
도 3의 회로 이득은 도 4에 도시된 소 신호 모델로 표시된다.
도 4에서,
이다.
그러므로,이다.
도 3의 회로의 입력 저항은 도 5에 도시된다.
그러므로,이다.
입력 저항이 소스 임피던스(예를 들어 50Ω)에 정합되어, 최적의 전력 정합이 제공될 수 있다.
그러나, 잡음에 관련하여 도 3 회로의 잡음 지수는 도 1 회로의 잡음 지수보다 훨씬 작다.
잡음 분석을 하기 위하여, 도 1의 회로는 도 6으로 표시될 수 있는데, 여기에서 RP는 M16/18의 입력 저항(주로 게이트의 폴리(poly) 저항)이다.
증폭기의 잡음은 도 7에 도시된 바와 같이 NVA로 표현될 수 있고, 그 결과 도 8에 표시된 잡음 지수를 발생시키고, 여기에서 소스 저항은 RS로 표시될 수 있고,
여기에서, K는 볼츠만 상수(Boltzmann's constant)이고 T는 온도이다.
보통, 전력 정합을 위하여 RP= RS이다.
그러므로,
이고, 잡음 지수 F는 다음과 같다.
그러므로, 도 1의 회로에서 F는 2 이상이여야 한다.
잡음 계산을 하기 위한 비교시에, 도 3의 회로는 도 9로 표시되어야 한다.
입력 임피던스는 전력 정합을 제공하도록 피드백 저항기 Rf에 의해 설정되고, 여기에서,이다.
그러므로, 잡음 지수는 도 10에서 다음과 같이 주어진다.
그러므로,
이라고 가정하자.
그러므로, 잡음 지수는 다음과 같다.
예를들어, AV가 10이고, RP가 5Ω이면,
F = 1 + 0.1 + (4×5)/50 + NVA/KTRS
= 1 + 0.5 + NVA/KTRS= 1.5 + NVA/KTRS
이다.
도 1의 회로에 따르면, 잡음 지수는 NVA/KTRS인데 반해, 도 3의 잡음 지수는 RP보다 10배 큰 RS를 포함하여, 잡음 지수 값이 감소된다.
예를 들어, NVA= K.T.25 라 하자.
도 1의 잡음 지수 = 2 + ( K.T.25/K.T.5 )이고, 즉,
F = 7(8.4 dB)
이다.
도 3의 잡음 지수 = 1.5 + ( K.T.25/K.T.50 )이고, 즉,
F = 2(3.0 dB)
이다.
그러므로, 전술된 바와 같이 도 3의 회로는 도 1의 회로 보다 훨씬 양호한 잡음 지수를 갖는다.
회로 입력부에서 출력부까지의 임의의 이득 값을 위하여, 피드백 트랜지스터(30, 32)의 저항 값이 바람직한 액티브 입력 임피던스 값을 제공하도록 설정될 수 있다. 장치 크기와 같은 트랜지스터 매개 변수는 이득 및 입력 임피던스와 같은 필요한 증폭기 매개 변수를 제공하도록 설계될 수 있다. 게다가, 게이트 전압을 조정함으로써 도 1의 회로에서 트랜지스터 저항이 제어될 수 있다.
도 3의 회로는 출력부를 입력부에 접속시키는 피드백 루프(loop)에서의 제 5 및 제 6 트랜지스터(30, 32)를 도시한다. 그러나, 필요한 피드백 저항에 따라서 상기 트랜지스터를 단 하나만 제공할 수도 있다.
게다가, 대안적으로 제 3 및 제 4 트랜지스터(24, 26)는 제거되거나, 저항기나 전류원(current source)으로 대체될 수 있다.
도 11은 본 발명의 다른 양태에 따른 대안 실시예를 도시하는데, 여기에서 피드백 루프가 제 5 및 제 6 트랜지스터(30, 32)를 갖는다면, 제 3 및 제 4 트랜지스터(24, 26)가 제거될 수 있다. 이러한 경우, 제 5 및 제 6 트랜지스터(30, 32)는 출력부(22)에 부하로써 동작하고, 증폭기의 이득을 한정한다. 또한, 제 5 및 제 6 트랜지스터는 도 5에 도시된 바와 같이 입력 저항을 한정한다.
도 12는 본 발명의 제 3 양태에 따른 대안 실시예를 도시하는데, 여기에서 도 3의 제 1 및 제 3 트랜지스터(16, 24)는 제거되거나 Vdd와 출력부(22) 사이에 접속된 저항기(34)로 대체된다. 대안적으로, 트랜지스터(16, 24)는 저항기(34)보다는 오히려 전류원(도시되지 않음)으로 대체될 수 있다.
도 13에 도시된 본 발명의 제 4 양태에 따른 다른 실시예에서, 도 3의 제 2 및 제 4 트랜지스터(18, 26)가 제거되거나(즉, 도 12의 미러(mirror)), 저항기(34)로 대체된다. 전술된 바와 같이, 트랜지스터(18, 26)도 저항기(34) 보다는 오히려 전류원(도시되지 않음)으로 대체될 수 있다.
여기에서 회로는 CMOS 기술을 이용하는 제조와 관련하여 기술되었다. 그러나, 회로에 어떤 유형의 전계 MOS 장치도 이용될 수 있다는 것을 알 수 있다.
그러므로, 회로는 출력부에 최적 전력을 전송하지만 잡음이 적은 증폭기로서 동작할 수 있다.
게다가, 회로는, 예를 들어 단위 이득 또는 임의의 바람직한 이득을 갖지만, 전술된 바와 같이 제어 가능한 입력 임피던스를 갖도록 설계되는 일반 입력 임피던스 성단(成端)(termination)을 제공하는데 이용될 수 있다.

Claims (12)

  1. 증폭기 회로로서,
    회로 입력부와 회로 출력부,
    제 1 및 제 2 공급 전압 사이에 접속되고, 상기 회로 입력부에 접속된 인버터 입력부 그리고 인버터 출력부를 포함하며, 회로 입력 전압에 대응하는 인버터 출력 전류를 제공하는 인버터,
    상기 인버터 출력부와 상기 회로 출력부에 접속되고, 상기 인버터 출력 전류에 대응하는 전압 출력을 제공하는 제 1 저항 소자 및
    상기 증폭기의 액티브 입력 임피던스가 임의의 필요한 값으로 설정될 수 있도록 조정 가능한 상기 회로 출력부와 상기 회로 입력부 사이에 피드백 저항을 제공하는 제 2 저항 소자를 포함하는 증폭기 회로.
  2. 증폭기 회로로서,
    회로 입력부와 회로 출력부,
    제 1 및 제 2 공급 전압 사이에 접속된 제 1 및 제 2 MOS 트랜지스터(16, 18)를 포함하고, 상기 회로 입력부에 접속된 인버터 입력부 그리고 인버터 출력부를 포함하고, 회로 입력 전압에 대응하는 인버터 출력 전류를 제공하는 인버터,
    상기 인버터 출력부와 상기 회로 출력부에 접속된 하나 이상의 제 3 MOS 트랜지스터(24 또는 26)를 포함하고, 상기 인버터 출력 전류에 대응하는 출력 전압을제공하는 제 1 저항 소자, 및
    상기 회로 출력부와 상기 회로 입력부 사이에 접속된 드레인 및 소스 단자와, 제 4 MOS 트랜지스터가 자신의 선형 영역에서 동작하도록 상기 제 4 MOS 트랜지스터에 인가된 전압을 갖는 전압원에 접속된 게이트를 갖는 하나 이상의 상기 제 4 MOS 트랜지스터(30 또는 32)를 갖는 제 2 저항 소자를 포함하는 증폭기 회로.
  3. 제 2 항에 있어서,
    상기 제 1 저항 소자는,
    상기 제 3 MOS 트랜지스터(24) 및 제 5 MOS 트랜지스터(26)를 포함하는데, 상기 제 3 및 제 5 트랜지스터는 역 전도성형이고, 각각의 상기 트랜지스터는 상기 인버터 출력부와 상기 회로 출력부에 접속된 게이트 단자 및 드레인 단자를 갖고, 상기 제 1 및 제 2 공급 전압 중 하나에 각각 접속되는 소스 단자를 각각 갖는 것을 특징으로 하는 증폭기 회로.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제 2 저항 소자는,
    상기 제 4 MOS 트랜지스터(30) 및 제 6 MOS 트랜지스터(32)를 포함하는데, 상기 제 4 및 제 6 트랜지스터는 역 전도성형이고, 상기 각각의 트랜지스터는 상기 회로 출력부와 상기 회로 입력부 사이에 접속된 드레인-소스 경로를 포함하고, 각 전압원에 접속된 게이트를 갖는 것을 특징으로 하는 증폭기 회로.
  5. 증폭기 회로로서,
    회로 입력부와 회로 출력부,
    제 1 및 제 2 공급 전압에 접속된 제 1 및 제 2 MOS 트랜지스터(16, 18)를 포함하고, 상기 회로 입력부에 접속된 인버터 입력부와 인버터 출력부를 포함하고, 회로 출력 전압에 대응하는 인버터 출력 전류를 제공하는 인버터 및,
    역 전도성형이며, 상기 회로 출력부와 상기 회로 입력부 사이에 접속된 드레인 소스 경로를 각각 포함하며, 제 3 및 제 4 MOS 트랜지스터(30, 32)가 자신의 선형 영역에서 동작하도록 상기 제 3 및 제 4 MOS 트랜지스터에 인가된 전압을 갖는 전압원에 각각 접속된 게이트를 갖는 상기 제 3 및 제 4 MOS 트랜지스터(30, 32)를 포함하는 증폭기 회로.
  6. 증폭기 회로로서,
    회로 입력부와 회로 출력부,
    상기 회로 출력부와 제 1 공급 전압 사이에 접속된 하나 이상의 제 1 MOS 트랜지스터(16 또는 18)를 포함하고, 상기 회로 입력부에 접속된 인버터 입력부, 그리고 인버터 출력부를 갖으며, 회로 입력 전압에 대응하는 인버터 출력 전류를 제공하는 인버터,
    상기 인버터 출력부와 상기 회로 출력부 사이에 접속된 게이트와 드레인 및, 상기 제 1 공급 전압에 접속된 소스를 갖는 제 2 MOS 트랜지스터(24 또는 26)를 포함하고, 상기 인버터 출력 전류에 대응하는 전압 출력부를 제공하는 제 1 저항 소자,
    역 전도성형이고, 상기 회로 출력부와 상기 회로 입력부 사이에 접속된 드레인-소스 경로를 각각 갖으며 각 전압원에 접속된 게이트를 각각 갖는 제 3 및 제 4 MOS 트랜지스터(30, 32)를 포함하는 제 2 저항 소자 및,
    상기 회로 출력부와 제 2 공급 전압에 접속된 제 3 저항 소자를 포함하는 증폭기 회로.
  7. 제 6 항에 있어서,
    상기 인버터는 상기 제 1 및 제 2 공급 전압 사이에 접속된 상기 제 1 MOS 트랜지스터(16 또는 18) 및, 제 2 MOS 트랜지스터(16 또는 18)를 포함하는 것을 특징으로 하는 증폭기 회로.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 제 3 저항 소자는 저항기인 것을 특징으로 하는 증폭기 회로.
  9. 제 6 항 또는 제 7 항에 있어서,
    상기 제 3 저항 소자는 전류원인 것을 특징으로 하는 증폭기 회로.
  10. 제 4 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 각각의 전압원은 조정 가능한 것을 특징으로 하는 증폭기 회로.
  11. 제 4 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 각각의 전압원은 상기 제 1 및 제 2 공급 전압인 것을 특징으로 하는 증폭기 회로.
  12. 전술된 항 중 어느 한 항에 있어서,
    상기 MOS 트랜지스터는 CMOS 장치인 것을 특징으로 하는 증폭기 회로.
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