KR20020080480A

KR20020080480A - 전력 관리 방법 및 디바이스

Info

Publication number: KR20020080480A
Application number: KR1020027011858A
Authority: KR
Inventors: 코에넨마르티누스제이
Original assignee: 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date: 2001-01-11
Filing date: 2001-12-12
Publication date: 2002-10-23
Also published as: JP2004518194A; WO2002056159A3; US20020108068A1; EP1352304A2; WO2002056159A2

Abstract

장치 스위치 온을 이후의 공급 전류에서의 점진적 증가를 제공하기 위해, 본 발명은 스위치 온을 따르는 순서로 장치의 상이한 데이터 프로세싱 부분을 선택적으로 활성화시키는 디바이스 및 방법을 제공한다. 본 발명을 구현하기 위해 제공된 디바이스는 시프트 레지스터(10) 및 로직 회로(20)를 포함한다. 시프트 레지스터(10) 및 로직 회로(20)는 공통 마스터 클록(CLK)을 수신하며 다수의 서브 클록킹 신호(CLK0-CLK3)를 생성하며, 상기 서브 클록킹 신호는 주파수 및 위상 면에서 서로 동일하며, 초기 스위치 온 이후에 한 번에 하나씩 정상 프리 런닝 상태를 취하도록 구성된다. 각각의 서브 클록킹 신호는 장치의 각각의 데이터 프로세싱 부분의 클록 입력에 접속된다. 상기 개별 서브 클록킹 신호를 제공하는 것은 점진적 시동 및 셧 다운을 보장하며 스위치 온 또는 오프에서 유도되는 강 전류와 관계되는 문제를 방지하는 것을 돕는다.

Description

전력 관리 방법 및 디바이스{POWER MANAGEMENT FOR DIGITAL PROCESSING APPARATUS}

클록 모드 디지털 로직 집적 회로(clocked mode digital logic integrated circuits), 특히 마이크로프로세서의 사용은 다양한 제품에서 통상적이다. 상기 회로에 의해 요구되는 전력을 줄이는 것이 바람직한데, 그 이유는 상기 회로가 설치된 제품을 동작시키는데 필요한 에너지 비용을 줄이기 때문이다. 또한, 회로에서의 과도한 전력 소비는 회로의 수명을 줄일 수 있는 온도 상승을 야기할 수 있다. 이러한 문제를 줄이기 위해, 사용되지 않을 시에 소정 부분이 "턴 오프"되는 회로가 고안되었다. 클록 모드 디지털 로직 회로에서, 턴 오프 상태는 소정 시간 동안 요구되지 않는 회로의 상기 부분에 클록 신호를 공급하지 않음으로써 성취될 수 있다. 클록 디지털 회로에 의해 유도된 전류(및 전력)는 클록 속도의 함수이며 상기 회로의 클록 속도는 기술이 진보함에 따라 증가하기 때문에, 상기 요구되지 않은 회로의 부분을 턴 오프할 수 있을 능력은 보다 유리해지고 있다. 회로의 대부분을 턴 온 및 오프로 하는 것은 문제가 되지 않으며, 가장 중요한 것은 상기 회로의 상기 부분의 모든 요소가 동시에 온 또는 오프로 스위치 될 때 전원이 공급해야 하는 전류에서의 계단형 변화(step variation)이다.

저 전류 공급 및 고 전류 공급 간의 전이를 보조하기 위한 여러가지 방법이 존재한다. 이들은 더미 부하 저항(dummy load resistance)이 턴 온 또는 오프로 될 회로와 병렬로 제공되는 것을 포함한다. 더미 저항은 소스로부터 유도된 전력이 외부 추가 회로에 의해 요구되는 전력까지 점진적으로 증가시키도록 변하며, 이 지점에서 회로는 스위치 온이 되며 더미 저항은 제거된다. 이러한 방식은 회로가 스위치 오프로 될 때에는 반대로 적용되며 미국 특허 5,646,572(IBM)에 개시된다. 이와 달리, 미국 특허 5,964,881(AMD)에 개시된 바처럼, 클록의 레이트는 추가된 회로에 의해 요구되는 전력을 줄이기 위해 스위치 온 상태에서는 낮게 될 수 있으며 다수의 클록 싸이클에 걸쳐 점진적으로 증가되어 회로가 동작 속도까지 이르게 한다. 이러한 방식은 회로가 스위치 오프로 될 시에는 반대로 적용될 수 있다. 클록 속도가 동기화될 때까지, 어떤 신호 프로세싱도 가능하지 않다.

상기 두 상술된 방식은 복잡한 추가 회로를 필요로 한다.

상술된 또는 이와 다른 임의의 공급 이외에도, 전원 바운스(power supply bounce) 및 접지 바운스(ground bounce)를 분리하고 클록 모드 디지털 회로를 스위치 온 또는 오프로 함으로써 생성되는 과도 전류 수요를 흡수하기 위해 온 칩 캐패시터가 필요하다. 상기와 같은 캐패시터가 칩 상에 제조될 수 있는 집적 회로의경우에, 이는 비용이 많이 들며 큰 다이 면적을 차지한다. 이와 달리, 오프 칩 캐패시터가 사용될 수 있지만, 이는 효율적이지 못하며 추가 제조 단계들을 필요로 한다. 오프 칩 분리는 RF 방사에 기여하는 IC 패키지를 통한 공급 전류를 생성한다. 그러므로, 추가되는 복잡한 회로를 도입하지 않고 또는 이와 달리 전체적으로 회로의 동작을 심각하게 절충시키는 것 없이, 과도 전류를 줄임으로써 과도 전류 수요를 흡수하는데 필요한 오프 칩 캐패시턴스를 최소화하는 것이 유리하다.

발명의 개요

본 발명의 실시예의 목적은 본 명세서에서 참조로 인용되든 그렇지 않든 간에, 종래 기술과 관련된 몇몇 문제들을 극복하는, 클록 디지털 회로가 스위치 온 또는 오프로 될 때 전원으로부터 요구되는 전류에서의 계단형 변화를 줄이는 방법 및 장치를 제공하는 것이다. 이를 위해, 본 발명은 독립항에서 규정되는 전력 관리를 제공한다. 유리한 실시예는 종속항에서 규정된다.

본 발명의 제 1 측면에 따르면, 디지털 프로세싱 장치에서의 전력 관리 방법이 제공되며, 상기 방법은 프리 런닝 마스터 클록 신호(a free running master clock signal)를 수신하는 단계와, 상기 마스터 클록 신호로부터 다수의 서브 클록킹 신호(sub-clocking signals)를 생성하는 단계를 포함하며, 상기 다수의 서브 클록킹 신호는 상기 디지털 프로세싱 장치의 초기 스위치 온 이후에, 파워 업 휴지 상태(power-up rest condition)에서 프리 런닝 상태(free running condition)로 한번에 하나씩 변한다.

본 발명의 제 2 측면에 따르면, 디지털 프로세싱 장치에서의 전력 관리 디바이스가 제공되며, 상기 디바이스는 프리 런닝 마스터 클록 신호(a free running master clock signal)를 수신하고 다수의 서브 클록킹 신호(sub-clocking signals)를 생성하는 수단을 포함하며, 상기 다수의 서브 클록킹 신호는 상기 디지털 프로세싱 장치의 초기 스위치 온 이후에, 파워 업 휴지 상태(power-up rest condition)에서 프리 런닝 상태(free running condition)로 한번에 하나씩 변한다.

상기 디바이스 및 방법은 장치를 점진적으로 시동시켜 스위치 온 상태에서 공급 전류를 제어하는 편리한 방법을 제공한다.

청구항 3에서 제안된 바와 같은, 개별적으로 생성된 클록으로 데이터 부분을 클록킹하는 것은 스위치 온 이후의 공급 수요에서의 제어된 증가를 제공하며 전력 요구 조건 또는 중요성을 기초로 하는 데이터 부분의 활성화의 순서에 우선 순위를 매기는 것을 가능하게 한다.

각 데이터 프로세싱 부분은 프로세싱 장치가 파이프라인 장치를 구비하는데 특히 유용한, 특정 데이터 비트 또는 데이터 워드의 비트를 프로세싱하는 회로를 포함한다.

상기 디지털 신호 프로세싱 장치는 특정 최대 데이터 폭을 가지며 편리하게도 상기 다수의 서브 클록킹 신호는 상기 최대 데이터 폭에 대응될 수 있다.

특정 실시예에서, 상기 다수의 서브 클록킹 신호는 스위치 오프 상태 동안 프리 런닝 상태에서 휴지 상태로 단번에 변경된다. 이러한 "소프트" 스위치 오프를 사용함으로써, 바람직하지 않는 과도 효과는 방지될 수 있다.

본 발명을 보다 잘 이해하기 위해 그리고 동일한 실시예들이 어떻게 실행되는가를 보이기 위해, 첨부 도면에 예시적인 방식으로 참조 부호가 달아진다.

본 발명은 디지털 프로세싱 장치를 위한 전력 관리 방법 및 장치에 관한 것이다.

도 1은 본 발명의 실시예의 회로도,

도 2는 도 1의 회로에 대한 타이밍 도면.

도 1에서는, 본 발명을 구현하는 디바이스의 실례가 도시된다. 디바이스는 시프트 레지스터(10) 및 로직 회로(20)를 포함한다. 이 디바이스에 의해 관리될 디지털 프로세싱 장치(30)가 개략적인 형태로 도시된다.

시프트 레지스터(10)는 다수의 상호접속된 플립 플롭(12₀,12₁,12₂,12₃)을 포함한다. 제어될 디지털 프로세싱 장치가 파이프라인 장치인 경우, 제공된 플립 플롭의 수는 파이프라인 깊이에 의해 결정된다. 각 플립 플롭(12₀,12₁,12₂,12₃)은 클록 입력(CLK), 데이터 입력(D), 데이터 출력(Q), 세트 입력(ST), 클리어 입력(clear input)(RES)을 포함하는 다수의 접속부를 갖는다.

제 1 플립 플롭(12₀)의 데이터 입력(D)은 제어 신호(Cntrl)에 접속된다. 제 1 플립 플롭(12₀)의 데이터 출력(Q)은 먼저는 제 2 플립 플롭(12₁)의 데이터 입력(D)에 접속되지만, 또한 제 1 인에이블 신호(a)를 로직 회로(20)에 제공한다.제 2 플립 플롭(12₁)은 제 3 플립 플롭(12₂)의 데이터 입력(D)에 접속된 그의 데이터 출력(Q)을 가지며 또한 제 2 인에이블 신호(b)를 로직 회로(20)에 제공한다. 제 3 플립 플롭(12₂)은 제 4 플립 플롭(12₃)의 데이터 입력(D)에 접속된 그의 데이터 출력(Q)을 가지며 또한 제 3 인에이블 신호(c)를 로직 회로(20)에 제공한다. 제 4 플립 플롭(12₃)은 로직 회로(20)에 제 4 인에이블 신호(d)를 제공하기 위해 로직 회로(20)에 접속된 그의 데이터 출력(Q)을 갖는다.

플립 플롭(12₀,12₁,12₂,12₃)은 그들의 각각의 리셋 입력(RES)을 통해 공통 클리어 라인(CLR)에 접속되며 또한 공통적으로 그들 각각의 클록 입력(CLK)에 의해 클록킹된다.

로직 회로(20)는 다수의 AND 게이트(22₀,22₁,22₂,22₃)를 포함한다. 각 AND 게이트(22₀,22₁,22₂,22₃)는 제 1 입력(24₀,24₁,24₂,24₃) 및 제 2 입력(26₀,26₁,26₂,26₃) 및 출력(CLK₀,CLK₁,CLK₂,CLK₃)을 갖는다. AND 게이트(22₀,22₁,22₂,22₃)의 제 1 입력(24₀,24₁,24₂,24₃)은 각기 제 1 내지 4 인에이블 신호(a,b,c,d)를 수신하도록 접속된다. AND 게이트(22₀,22₁,22₂,22₃)의 제 2 입력(26₀,26₁,26₂,26₃)은 공통적으로 클록 라인(CLK)에 접속된다. 출력(CLK₀,CLK₁,CLK₂,CLK₃)은 디지털 프로세싱 장치(30)로 출력되어, 데이터(DT)를 수신하는 개별 데이터 프로세싱 부분(30₁-30₃)의 서브 클록을 형성한다.

도 1의 회로의 동작은 도 2의 타이밍 도면을 참조하여 기술될 것이며, 도 2의 타이밍 도면은 마스크 클록 신호(CLK) 및 인에이블 신호(a,b,c,d)에 대한 마스터 클록(CLK)에 대한 타이밍 및 출력 서브 클록킹 신호(CLK₀,CLK₁,CLK₂,CLK₃) 및 공급 전류(I_suppl)를 도시한다.

도 1에서, 시프트 레지스터(10)의 초기 상태가 고려될 것이다.

시스템의 파워 업에서, 리셋 기능 상의 전력은 신호를 클리어 라인(CLR)을 통해 시프트 레지스터(10)의 개별 플립 플롭(12₀,12₁,12₂,12₃)의 리셋 단자(RES)에 공급하여, 시프트 레지스터(10)를 로직 0들로 초기 로드한다.

시동 시에는 리셋 기능이 사용된다. 파워 업 동안에는, 모든 플립 플롭의 출력을 클리어함으로써 리셋 라인(CLR)이 로우로 유지되어 비동작 회로, 즉 저 공급 전류를 보장한다. 이러한 방식으로, 클록에 의해 정상적으로 구동된 어떤 회로도 클록 신호를 수신하지 않는다. 이후에, 데이터 프로세싱이 요구될 때, 제어 디바이스는 제 1 플립 플롭(12₀)의 데이터 입력(D)이 로직 하이가 되게 세트하도록 구성된다.

타이밍 도면에 따르면, 전력 온 리셋 이후의 제 1 클록 펄스가 플립 플롭(12₀-12₃)의 CLK 입력에 인가될 때, 플립 플롭(12₀)의 입력(D)에서의 로직 1은 신호(a)에 하이를 제공하도록 출력(Q)으로 클록된다. 후속 클록 펄스가 시프트 레지스터(10)의 플립 플롭(12₀-12₃)의 CLK 단자에 입력될 때, 레지스터는 클록의 4 싸이클이 지나면 각각의 플립 플롭(12₀-12₃)을 0000에서 1000으로 1100으로 1110으로 1111로 변경시킨다. 이후에, 시프트 레지스터(10)는, 회로의 일부를 형성하는 디지털 신호 프로세싱 장치의 정상적인 후속 동작 동안, 로직 1로 가득찰 것이다.

상술된 바처럼 시프트 레지스터(10)의 출력(a,b,c,d)은 장치의 초기 턴 온에서의 로직 0 상태로부터 로직 1로 진행하다가, 로직 1 상태로 머물며, 제 1 신호(a)가 제 2 신호(b) 한 클록 싸이클 이전에 발생하며, 다음에 제 2 신호(b)가 제 3 신호(c) 한 클록 싸이클 이전에 발생하며, 다음에 제 3 신호가 제 4 신호(d) 한 클록 싸이클 이전에 발생한다.

인에이블 신호(a-d)는 로직 회로(20)의 AND 게이트(22₀-22₃)로의 입력을 유효화하는 것을 형성한다.

인에이블 신호(a-d)는 AND 게이트(22₀-22₃)의 제 1 입력(24₀-24₃)에 공급되며, 마스터 클록 신호(CLK)는 제 2 입력(26₀-26₃)에 공급된다.

서브 클록킹 신호(CLK₀-CLK₃)는 도 2에 도시된 바와 같이 AND 게이트(22₀-22₃)의 출력에 의해 생성된다.

상술한 방식으로, 레지스터(10)를 통한 로직 1들의 점진적 로딩은 인가된 신호가 제어된 디지털 프로세싱 장치에 의해 비례적으로 프로세스됨과 함께 클록 신호가 파이프라인 회로에 인가될 수 있음을 보장한다.

상술한 바와 같은 회로는, 데이터가 직렬 방식으로 처리되고 있을 때 그리고데이터 비트의 순차가 사전결정된 방식으로 진행될 때, 특별하게 사용된다. 상기 회로는 프로세싱 장치(30)의 전용 데이터 프로세싱 부분(30₁-30₃)이 데이터 워드의 각 개별 데이터 비트에 제공되는 파이프라인 프로세싱에서 특히 유리하다. 이러한 경우에, 수신된 데이터의 제 1 비트는 서브 클록킹 신호(CLK₀)에 의해 클록되는 그의 프로세싱 부분을 가지며, 제 2 비트는 서브 클록킹 신호(CLK₁)에 의해 제공되는 그의 클록 신호를 가지며, 제 3 비트는 서브 클록킹 신호(CLK₂)에 의해 제공되는 그의 클록 신호를 가지며, 제 4 비트는 서브 클록킹 신호(CLK₃)에 의해 제공되는 그의 클록 신호를 가지도록, 개별 프로세싱 부분(30₁-30₃)이 스위치 온 상태에서 개별적인 각각의 클록킹 신호(CLK₀-CLK₃)를 수신할 수 있다. 이러한 방식으로, 턴 온 상태에서, 개별 프로세싱 부분은 한 번에 하나가 효율적으로 활성화된다. 복잡한 파이프라인 구조에서는, 그것이 클록될 때 각 프로세스 스트림으로부터 상당한 전력 소모가 존재할 수 있으며 그러한 순차적인 턴 온은 전체 장치의 공급 전류(I_suppl)가 그의 최대값(full value)으로 느리게 램프 업(ramp up)하게 한다. 그러한 느린 램핑(ramping)을 허용함으로써, 종래 기술의 문제는 극복될 수 있거나 어느 정도 줄어들 수 있다.

공급 전류가 갑자기 줄어드는 경우 발생할 수 있는 임의의 문제를 방지하기 위해 시스템에 제어된 턴 오프를 제공하기 위한 회로가 제공될 수 있다는 것은 본 기술의 당업자에게 자명할 것이다. 이는, 프로세싱되는 것이 바람직한 모든 데이터가 처리될 때까지 레지스터(10)의 각 출력의 정상적인 상태를 로직 1로 유지하고 그 이후에 레지스터를 로직 0으로 점진적으로 로딩함으로써, 성취될 수 있다. 이와 달리, 최종적으로 유용한 데이터가 파이프라인의 데이터 엔트리 지점을 통과했을 때, 제어 라인(Cntrl)이 로우로 되고 로직 0들이 레지스터(10)에 공급되어 서브 클록(CLK₁-CLK₃)을 한 번에 하나씩 정지시킴으로써 공급 전류의 느린 감쇠를 제공한다.

세트 라인(ST)가 도 1에 도시된다. 기술된 기간을 웨이크 업(wake up)하는 점진적 시스템을 방지하기 위해, 상기 세트 기능은 레지스터(10)의 각 출력에 동시에 고 출력 상태를 인가하는 제어 회로에 의해 사용될 수 있다. 이 세트 특징은 문제가 되는 디지털 프로세싱 장치가 테스트될 필요가 있을 때 그리고 테스트가 최소 감쇠로 수행될 수 있는 조건에서 사용될 수 있다.

JTAG 테스트 모드에서는, 파이프라인 내의 다양한 레지스터가 그들 내부로 공급되는 데이터 패턴을 가지며 데이터가 순차적으로 NOT 클록인, 순간적 데이터 프로세싱이 수행될 수 있다.

디지털 프로세싱 장치의 정상적인 동작 하에서(즉, 시동 상태 이외에서), 리셋 라인(CLR)은 결코 사용되지 않는데, 그 이유는 상기 리셋 라인이 모든 서브 클록들이 동시에 셧 다운(shut down)되게 하여 프로세싱 결함(processing glitches)을 일으키기 때문이다.

서브 클록의 순차적 턴 온 또는 오프는 데이터 비트 수신의 순서로 수행될필요가 없는데, 그 이유는, 턴 온 동안, 본 발명의 회로가 사용되는 모든 장치가 안정화하는데 시간을 요하는 하나 또는 그 이상의 데이터 싸이클이 존재할 수 있기 때문이다. 그러므로, 상이한 프로세싱 스트림의 순차적 턴 온이 장치의 짧은 웨이크 업 싸이클 동안 발생할 수 있기 때문에, 클록킹 신호들을 데이터의 비트의 도달과 함께 동기화하는 것은 필수적이지 않아서, 유효한 데이터가 도착할 쯤에 모든 상이한 데이터 프로세싱 스트림은 클록 신호를 수신하는 중이 된다.

특정한 시프트 레지스터 레이아웃 및 특정한 로직 회로가 도시되었지만, 등가의 회로가 도면에 도시된 상기 요소들을 대체할 수 있다는 것은 본 기술의 당업자에게 자명할 것이다. 가령, 로직 회로는 버퍼링 요소를 더 포함할 수 있으며, NAND 게이트 또는 다른 프로세싱 로직으로 구성될 수 있으며, 시프트 레지스터는 도 1에 도시된 레이아웃과 다르게 구성될 수 있다. 상술된 실시예들은 본 발명을 한정하기 위한 것이 아니며, 본 기술의 당업자는 첨부된 청구 범위 내에서 수 많은 다른 실시예들을 설계할 수 있다. 청구항에서, 괄호 안의 참조 부호는 청구항을 한정하는 것으로 해석되지 말아야 한다. 용어 "포함한다"는 청구항에서 리스트된 요소 또는 단계 이외의 요소 또는 단계의 존재를 배제하지 않는다. 본 발명은 몇몇 구별된 요소를 포함하는 하드웨어에 의해, 그리고 적합하게 프로그래밍된 컴퓨터에 의해 구현될 수 있다. 몇몇 수단을 열거하는 디바이스 청구항에서, 이들 몇몇 수단들은 하나 또는 동일한 아이템의 하드웨어에 의해 구현될 수 있다. 어떤 수단이 서로 다른 종속항에서 재인용된다는 사실은 이들 수단의 조합이 유리하게 사용될 수 없다는 것을 나타내지 않는다.

Claims

디지털 프로세싱 장치에서의 전력 관리 방법에 있어서,

프리 런닝 마스터 클록 신호(free running master clock signal)를 수신하는 단계와,

상기 마스터 클록 신호로부터 다수의 서브 클록킹 신호(sub-clocking signals)를 생성하는 단계를 포함하며,

상기 다수의 서브 클록킹 신호는 상기 디지털 프로세싱 장치(30)의 초기 스위치 온 이후에, 파워 업 휴지 상태(power-up rest condition)에서 프리 런닝 상태(free running condition)로 한 번에 하나씩 변하는

전력 관리 방법.
디지털 프로세싱 장치를 위한 전력 관리 디바이스에 있어서,

프리 런닝 마스터 클록 신호를 수신하는 수단(10,20)과,

상기 마스터 클록 신호로부터 다수의 서브 클록킹 신호를 생성하는 수단(10,20)을 포함하며,

상기 다수의 서브 클록킹 신호는 상기 디지털 프로세싱 장치(30)의 초기 스위치 온 이후에, 파워 업 휴지 상태에서 프리 런닝 상태로 한 번에 하나씩 변하는

전력 관리 디바이스.
제 2 항에 있어서,

각 서브 클록킹 신호는 상기 장치(30)의 개별 데이터 프로세싱 부분(30₀-30₃)을 클록하는데 사용되는

전력 관리 디바이스.
제 3 항에 있어서,

상기 각 데이터 프로세싱 부분(30₀-30₃)은 특정 직렬 비트 또는 데이터 워드의 비트를 프로세싱하는 회로를 포함하는

전력 관리 디바이스.
제 4 항에 있어서,

상기 디지털 신호 프로세싱 장치는 특정한 최대 데이터 폭을 가지며,

상기 다수의 서브 클록킹 신호는 상기 최대 데이터 폭에 대응하는

전력 관리 디바이스.
제 2 항에 있어서,

상기 디지털 프로세싱 장치의 스위치 오프 상태 동안, 상기 다수의 서브 클록킹 신호는 프리 런닝 상태에서 휴지 상태로 한 번에 하나씩 변하는

전력 관리 디바이스.
제 2 항에 있어서,

마스터 클록킹 신호를 수신하고 다수의 서브 클록킹 신호를 생성하는 상기 수단은

다수의 인에이블링 신호를 제공하는 시프트 레지스터(10)━상기 다수의 인에이블링 신호 각각은 비활성 휴지 상태에서 활성 정상 상태로 변하며 이후에 상기 활성 정상 상태로 유지되며, 상기 다수의 인에이블링 신호는 초기 스위치 온 이후의 사전결정된 시간에 한 번에 하나씩 휴지 상태에서 정상 상태로 변함━와,

상기 인에이블 신호를 신호하고 상기 서브 클록킹 신호의 생성을 순차적으로 인에이블링하는 로직 회로(20)를 포함하는

전력 관리 디바이스.
제 7 항에 있어서,

상기 로직 회로(20)는 각각의 인에이블 신호를 마스터 클록으로 엔딩(ANDing)하는 수단(22₀-22₃)을 포함하는

전력 관리 디바이스.
제 8 항에 있어서,

상기 로직 회로(20)는 인에이블 신호의 개수에 대응하는 AND 게이트(22₀-22₃)의 개수를 포함하며, 각 AND 게이트(22₀-22₃)는 그의 각각의 인에이블 신호를 수신하는 제 1 입력(24₀-24₃) 및 상기 마스터 클록킹 신호를 수신하는 제 2 입력(26₀-26₃)을 가지며, 상기 서브 클록킹 신호는 상기 AND 게이트의 각각의 출력에서 생성되는

전력 관리 디바이스.
제 2 항에 따른 디바이스와,

다수의 개별 데이터 프로세싱 부분━상기 각 데이터 프로세싱 부분은 상기 다수의 서브 클록킹 신호 중의 각기 하나에 의해 클록됨━을 포함하는

디지털 프로세싱 장치.