KR20040000016A - 반도체 소자의 콘택 형성 방법 - Google Patents

반도체 소자의 콘택 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 콘택 형성 방법에 관한 것으로, 콘택과 같이 두꺼운 막을 형성할 경우에 하부 패턴을 이용하여 크랙이 없는 막을 형성하는 방법에 관한 것이다. 본 발명은 하부 도전체가 노출되도록 층간 절연막을 체커형으로 식각하여 사각형 모양의 패턴을 형성하는 콘택홀 형성 단계 및 상기 결과물상에 콘택 형성 물질을 증착하는 단계를 포함한다. 이에 따라서, 하부 패턴에 의하여 두껍게 증착이 되는 콘택 형성 물질에 가로, 세로 방향으로 딤플이 형성됨으로써 인장 스트레스를 완화하여 크랙이 생기는 것을 방지해 준다.

Description

반도체 소자의 콘택 형성 방법{Method of forming a semiconductor device's contact}
본 발명은 반도체 소자의 콘택 형성 방법에 관한 것으로서, 보다 구체적으로는 하부 패턴을 이용하여 콘택에 매립되는 도전 물질에 크랙(crack)이 발생하는 것을 방지할 수 있는 방법에 관한 것이다.
반도체 소자의 집적도가 지속적으로 증가함에 따라서 디자인 룰(design rule)은 계속 작아지고 있다. 이러한 디자인 룰의 감소는 소자의 크기가 축소되는 것만이 아니라, 상, 하부 도전체를 연결하는 콘택의 크기도 점점 줄어드는 것을 의미한다. 따라서 작아지는 콘택의 크기에 대응하는 콘택 형성 기술이 요구되고 있다. 이러한 새로운 콘택 형성 기술에 대한 요구는 셀프 얼라인 공정의 적용, 콘택홀 매립 방법의 개선 및 새로운 물질을 사용하여 콘택홀을 매립하는 것 등으로 나타나고 있다.
그런데, 고집적화 및 동작 스피드의 개선을 뒷받침하기 위해서 콘택 형성 물질에 대한 요구조건도 까다로워지고 있다. 기존에는 콘택 형성 물질로 텅스텐(W)이나 폴리 실리콘(poly-Si)이 사용되었는데, 이들 물질로 콘택을 형성하는 경우에는 다음과 같은 문제점이 있다.
첫째, 반도체 소자의 크기들이 계속 축소됨에 따라서 콘택 물질의 저항이 계속 증가하게 되었다. 하지만, 이러한 저항의 증가는 동작 속도의 저하만이 아니라, 소자의 신뢰성에 영향을 미치므로 고저항 물질인 폴리 실리콘보다는 저저항 물질인 금속을 사용할 필요를 증대시키고 있다.
둘째, 콘택의 크기가 점점 작아지는데, 텅스텐을 콘택 매립 물질로 사용하는 경우에는 티타늄/티타늄 나이트라이드(Ti/TiN)의 장벽 금속층(barrier metal)을 텅스텐 매립 이전에 증착해야 한다. 장벽 금속층으로 인해 콘택홀의 입구 크기는 더욱 작아지게 된다. 이로 인하여, 스텝 카버리지(step coverage)에 한계가 있는 텅스텐으로는 콘택홀을 완전히 매립할 수가 없어서 콘택의 내부에 보이드(void) 등이 생기게 된다.
콘택 내부에 보이드 등이 존재하게 되면, 평탄화 공정과 같은 후속공정 이후에 슬러리(slurry) 등의 이물질이 보이드 등의 내부에 들어갈 수 있다. 이들 이물질은 후속되는 세정 공정 등에서 소자를 오염시키는 입자가 되어 반도체 소자의 수율을 떨어뜨리게 된다.
셋째, 소자 크기의 감소로 콘택과 배선간에 오버랩 마진(overlap margin)이 줄어들게 되었고 따라서 오정렬(misalign)이 발생하면 콘택 물질이 노출될 수 있다. 이 때, 콘택 매립 물질과 금속 배선 물질을 동일한 텅스텐으로 사용하는 경우에는 배선 패턴을 형성하기 위한 식각 공정시에 과식각(overetch)에 의하여 콘택 물질도 함께 식각되는 현상이 생길 수 있다.
넷째, MIM(metal-insulator-metal) 커패시터를 형성할 때, 스토리지 노드 전극 콘택 플러그를 폴리 실리콘을 사용하여 형성하는 경우에는 폴리 실리콘과 금속 스토리지 노드 전극이 접촉하게 된다. 이때, 유전막을 형성하기 위하여 열처리를 하게 되면 콘택 플러그인 폴리 실리콘의 상부에 산화막이 형성되어 저항 페일(fail)이 생길 수도 있다.
상기한 문제점은 배선 금속 물질과는 다른 저저항 물질이고, 스텝 카버리지 특성이 우수하며 내산화성인 물질을 콘택 형성 물질로 사용하면 해결할 수 있다. 이러한 특성을 가진 물질은 여러 가지가 있으나, 대표적인 물질이 TiN이다.
그런데, TiN은 높은 인장 스트레스(high tensile stress)를 가진 물질이기 때문에, 막을 얇게 형성하는 경우에는 큰 문제가 없으나 막을 두껍게 형성하는 경우에는 크랙이 생기는 문제점이 있다. 콘택 내에 크랙이 형성되면 소자의 전기적인 특성이나 신뢰도가 나빠진다. 이러한 인장 스트레스는 온도가 증가함에 따라서 커지기 때문에, 고온에서 공정을 수행하게 되면 크랙의 발생을 억제하기가 더욱 어렵다.
도1은 하부 패턴이 없는 경우에 열 화학 기상 증착법(thermal CVD)으로 TiN막을 1500Å 두께로 형성한 경우에 크랙(crack, 10)이 생긴 것을 보여주는 사진이다. 하부에 어떠한 패턴도 형성되어 있지 않은 상태에서 열 화학 기상 증착법을 사용하여 TiN을 증착하는 경우에 500Å이상으로 두께가 증가하게 되면 크랙이 발생하기 시작한다. TiN의 두께가 두꺼워질수록 크랙의 밀도는 물론 크랙의 크기도 점점 더 증가한다. 또한, 원자층 증착법(ALD)을 이용하여 TiN을 증착하는 경우에는 비록 열CVD법을 이용할 때 보다 두께가 더 두꺼워야 크랙이 생기지만, 이 경우에도 두께가 700Å이상이 되면 크랙이 발생한다. 도1을 통해서도 알 수 있는 바와 같이, 하부에 아무런 패턴이 없는 경우에 발생하는 크랙(10)은 방향성이 전혀 없다.
도3a 및 도3b는 열 CVD법을 이용하여 1500Å의 두께로 TiN막을 증착한 후의 사진으로서, 도3a는 하부에 도2와 같은 라인형 패턴이 있는 셀 영역이고, 도3b는 하부에 아무런 패턴이 없는 페리(peri) 영역이다. 두 사진을 비교하면 알 수 있는 바와 같이, 하부에 패턴이 있는 경우에는 크랙(11)이 일정한 방향성이 있는데 반하여, 하부에 패턴이 없는 경우에는 크랙(12)이 도1에서와 마찬가지로 방향성이 없다. 이는 하부 패턴의 구조에 따라서 크랙의 발생이 영향을 받고 있음을 의미한다.
도2 및 도3a를 참조하여 이를 더 구체적으로 살펴보면, 크랙(11)은 도전 라인 구조물(20)과 평행하게 형성되어 있다. 다시 말하면, 크랙(11)은 라인형 패턴 즉 층간 절연막 패턴(22)에 수직으로 형성되어 있다. 층간 절연막 패턴(22)의 방향은 TiN막을 증착하면 TiN막에는 딤플(15)로서 나타나므로 크랙(11)의 방향은 이 딤플(15)과 수직인 방향이다. 그런데, 딤플이 형성되는 이유는 도2에서와 같이 라인형으로 콘택 패턴을 형성하고 그 위에 TiN막을 증착하게 되면, 층간 절연막(22)이 남아 있는 부분은 단차가 높고 나머지 부분에는 단차가 낮기 때문이다. 즉, 하부 패턴에 있는 단차의 차이가 상부 TiN막에는 딤플로 나타나는 것이다. 딤플이 형성된 방향 즉 딤플과 나란한 방향으로는 크랙이 생기지 않으므로, 딤플이 TiN막에 가해지는 스트레스를 완화(release)시켜 주고 있는 것으로 보인다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 콘택을 형성하는 경우에 하부 패턴을 이용함으로써 인장 스트레스로 인하여 내부에 크랙이 형성되는 것을 방지할 수 있는 반도체 소자의 콘택 형성 방법을 제공하는 것이다.
도1은 하부 패턴이 없는 경우에 열 화학 기상 증착법(thermal CVD)으로 티타늄 나이트라이드(이하 'TiN'이라 한다)막을 1500Å 두께로 증착한 경우에 크랙(crack)이 생긴 것을 보여주는 사진이다.
도2는 층간 절연막을 라인형으로 식각한 것을 개략적으로 보여주는 평면도이다.
도3a는 도2와 같은 하부 패턴이 셀 어레이 영역에 있는 경우에 열 화학 기상 증착법(thermal CVD)으로 TiN막을 1500Å 두께로 형성한 경우에 딤플(dimple) 및 크랙(crack)이 생긴 것을 보여주는 사진이며, 도3b는 패턴이 없는 페리 영역에서 크랙이 생긴 것을 보여주는 사진이다.
도4a는 본 발명의 제1 실시예에 따라 층간 절연막을 체커형(checkered type)으로 식각한 것을 개략적으로 보여주는 평면도이고, 도4b는 도4a의 하부 패턴을 이용하여 콘택을 형성한 결과물을 개략적으로 보여주는 평면도이다.
도5a 내지 도5c는 본 발명의 제1 실시예에 따라 콘택을 형성하는 방법을 공정 순서에 따라 도시한 개략적인 단면도로서, 왼쪽은 도4의 XX'라인을 따라 절단한 단면도이고, 오른쪽은 도4의 YY'라인을 따라 절단한 단면도이다.
도6은 본 발명의 제2 실시예에 따라 패턴 형성용막을 체커형으로 식각한 것을 개략적으로 보여주는 평면도이다.
도7a 내지 도7c는 본 발명의 제2 실시예에 따라 콘택을 형성하는 방법을 공정 순서에 따라 개략적으로 도시한 단면도들이다.
(도면의 주요 부분에 대한 부호의 설명)
10, 11, 12 : 크랙(crack)15 : 딤플(dimple)
20, 30 : 도전 라인 구조물22 : 라인형 층간 절연막 패턴
24, 34 : 콘택홀32 : 사각형 층간 절연막 패턴
56 : 사각형 패턴 형성용막 패턴
26a, 36a : 콘택54 : 식각 저지막
상기한 기술적 과제를 달성하기 위한 반도체 소자의 콘택 형성 방법은 하부 도전체가 노출되도록 층간 절연막 및/또는 패턴 형성용막을 체커형으로 식각하여 사각형 모양의 패턴을 형성하는 콘택홀 형성 단계 및 상기 결과물상에 콘택 형성 물질을 증착하는 단계를 포함한다.
콘택 형성 물질은 티타늄 나이트라이드일 수 있다.
상기한 기술적 과제를 달성하기 위한 다른 하나의 반도체 소자의 콘택 형성 방법은 도전 라인 구조물이 형성되어 있는 반도체 기판 상에 층간 절연막을 증착하는 단계와 층간 절연막을 체커형으로 식각하여 도전 라인 구조물을 노출시키며 사각형 모양의 층간 절연막 패턴만 형성하는 콘택홀 형성하는 단계 및 상기 결과물의 전면에 콘택 형성 물질을 증착하는 단계를 포함한다.
콘택 형성 물질을 증착하는 단계는 화학 기상 증착(CVD)법 또는 원자층 증착(ALD)법을 사용하여 수행할 수 있다.
콘택 형성 물질은 티타늄 나이트라이드(TiN)일 수 있다.
도전 라인 구조물은 비트 라인 구조물 또는 워드 라인 구조물일 수 있다.
콘택 형성 물질 및 층간 절연막 패턴을 평탄화하는 단계를 더 포함할 수 있다.
본 발명의 기술적 과제를 달성하기 위한 또 다른 반도체 소자의 콘택 형성 방법은 반도체 기판 상의 층간 절연막 상에 식각 저지막, 패턴 형성용막을 순차적으로 증착하는 단계와 패턴 형성용막을 체커형으로 식각하여 식각 저지막을 노출시키는 사각형 모양의 패턴을 형성하는 단계와 노출된 식각 저지막의 일부 및 층간 절연막을 순차적으로 식각하여 콘택홀을 형성하는 단계 및 상기 결과물 전면에 콘택 형성 물질을 증착하는 단계를 포함하여 구성된다.
콘택 형성 물질은 티타늄 나이트라이드(TiN)일 수 있다.
콘택의 형성은 반도체 기판의 페리 영역에서 수행될 수 있다.
패턴을 형성하는 단계는 반도체 기판의 셀 어레이 영역에서 패턴을 형성하는 단계와 동시에 수행할 수 있다.
식각 저지막은 상기 패턴 형성용막과 식각 선택비가 좋은 물질로 형성될 수 있다.
패턴 형성용막이 산화막일 경우에 식각 선택비가 좋은 물질은 실리콘 나이트라이드(SiN) 또는 폴리 실리콘일 수 있다..
콘택 형성 물질을 증착하는 단계이후에, 층간 절연막 상부의 콘택 형성 물질, 패턴 형성용막 및 식각 저지막을 제거하는 단계를 더 포함할 수 있다.
본 발명에 의하면 콘택 형성 물질을 증착하기 이전에 하부에 체커형으로 식각된 사각형 모양의 패턴을 형성함으로써, 인장 스트레스로 인하여 증착된 콘택 형성 물질에 크랙이 발생하는 것을 방지할 수 있다. 이렇게 되면, TiN 등과 같은 전기적 특성이 우수하고, 내산화성이며 스텝 카버리지가 좋은 물질이 비록 인장 스트레스가 큰 경우에도 크랙이 없는 콘택을 제조하는데 사용할 수 있고, 아울러 크랙이 없으므로 신뢰성 있는 반도체 소자를 제조할 수 있다. 또한, 페리 영역과 셀 어레이 영역에서 콘택홀 형성 공정 및 콘택 매립 공정을 동시에 수행할 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수 있다. 오히려, 여기서 소개되는 실시예들은 본 발명의 기술적 사상이 철저하고 완전하게 개시될 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위하여 예시적으로 제공되어지는 것이다. 도면들에 있어서, 층 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 동일한 구성요소를 나타낸다.
(실시예1)
도4a, 도4b 및 도5a 내지 도5c는 본 발명의 바람직한 제1 실시예에 따른 반도체 소자의 콘택 형성 방법을 보여주기 위한 개략적인 도면으로서, 도4a와 도4b는 평면도이며, 도5a 내지 도5c는 단면도로서 좌측은 XX', 우측은 YY'를 따라 취한 도면들이다.
먼저 도4a와 도5a를 참조하면, 도전 라인 구조물(30)이 형성되어 있는 반도체 기판(40) 상에 층간 절연막을 증착(미도시)한 다음, 포토리소그라피 및 식각 공정을 이용하여 사각형 모양의 층간 절연막 패턴(32)을 형성한다. 여기에서, 도전 라인 구조물(30)은 워드 라인 또는 비트 라인 구조물일 수 있으며, 이 구조물에는 도전체인 워드 라인 또는 비트 라인뿐만이 아니라 그 상부에 하드 마스크와 그 측벽에 스페이서가 형성되어 있을 수 있다. 층간 절연막 패턴(32)을 도4a와 같이 층간 절연막을 체커형으로 식각하여 사각형 모양으로 형성하는 이유는 콘택홀(34)을 중심으로 사방으로 단차가 높은 막을 형성하기 위해서이다. 이점이 종래에 라인형으로 층간 절연막 패턴을 형성하는 것과 차이가 나는 점이다. 즉, 라인형의 층간 절연막 패턴에서는 콘택홀의 한쪽 방향 예컨대 수직 또는 수평 방향으로만 단차가 높게 형성되었으나, 본 실시예와 같이 체커형으로 식각하여 사각형의 패턴을 형성하는 경우에는 사방으로 단차를 높게 형성할 수 있다.
도5b를 참조하면, 상기 결과물의 전면에 콘택 형성 물질(36)을 증착한다. 콘택 형성 물질(36)의 증착에는 CVD법 또는 ALD법 등이 사용될 수 있다. 콘택 형성 물질(36)로는 기존의 폴리 실리콘이나 텅스텐 대신에 전기 전도도가 우수하고, 내산화성 물질이며 스텝 카버리지 특성도 우수한 TiN 등의 물질이 사용된다. 이러한 물질을 사용하면 보이드 등이 생기지 않도록 콘택홀을 완전히 매립할 수 있다. 이렇게 하면, 도면에 도시되지는 않았지만 콘택홀(34)과 층간 절연막 패턴(32)의 단차를 따라서 증착된 TiN막에는 딤플이 형성이 된다. 따라서, 딤플은 TiN콘택에 대하여 사방으로 형성이 된다. 이러한 딤플은 증착된 TiN막에 가해지는 인장 스트레스를 사방으로 완화시켜 주기 때문에, 어떠한 방향으로도 TiN막에 크랙이 생기는 것을 방지할 수 있다.
도4b 및 도5c를 참조하면, TiN(36)막 및 층간 절연막 패턴(32)을 평탄화하여 콘택(36a)을 형성한다. 상기 평탄화는 화학적 기계적 연마(CMP) 또는 건식 에치백(dry etch back) 등의 방법으로 수행할 수 있다. 도면에서는 도전 라인 구조물(30)이 드러날 때까지 평탄화를 진행하였으나, 공정의 목적에 따라서 높이의 조절이 가능하다.
(실시예2)
도6 및 도7a 내지 도7c는 하부에 어떠한 규칙적인 패턴도 없는 경우에 콘택을 형성하는 방법을 보여주기 위한 도면들이다.
도7a를 참조하면, 반도체 기판(50)상에 층간 절연막(52)이 형성되어 있다. 반도체 기판(50)과 층간 절연막(52) 사이에는 다른 종류의 반도체 소자가 형성되어 있는 층이 있을 수 있다. 층간 절연막(52)내에 콘택을 형성하기 위하여 먼저 식각 저지막(54)을 증착한 다음, 그 위에 패턴 형성용막(미도시)을 증착한다. 패턴 형성용막으로는 산화막 등이 사용되며, 산화막을 사용할 경우에는 식각 저지막(54)은 산화막과 식각 선택비가 좋은 질화막이나 폴리 실리콘막 등을 사용한다. 패턴 형성용막을 체커형으로 식각하여 도6과 같은 사각형 모양의 패턴 형성용막 패턴(56)을형성한다.
도7b를 참조하면, 식각 저지막(54)의 노출된 부분 가운데 콘택이 형성될 부분만을 선택적으로 식각하여 식각 저지막 패턴(54a)을 형성하고, 노출된 층간 절연막(52)을 순차적으로 식각하여 콘택홀을 형성한다. 따라서, 콘택이 형성될 부분과 다른 부분간에는 가로, 세로방향으로 높은 단차가 형성이 된다. 다음으로, 상기 결과물의 전면에 콘택 형성 물질(58) 예컨대 TiN을 증착하여 콘택홀을 완전히 매립한다. 이렇게 하면, 콘택홀과 나머지 부분간의 높은 단차로 인하여 가로, 세로 방향으로 딤플이 형성이 되고, 이것이 콘택에 가해지는 인장 스트레스를 완화하여 콘택 형성 물질(58)에는 크랙이 생기는 것을 방지할 수 있다.
다음으로, 도7c를 참조하면, 콘택 형성 물질을 평탄화하면서 패턴 형성용막(56) 및 식각 저지막 패턴(54a)을 차례대로 제거한다. 패턴 형성용막(56)은 CMP를 이용하여 제거하고, 식각 저지막 패턴(54a)은 건식 에치백 또는 CMP를 이용하여 제거할 수 있다.
본 실시예와 같이 콘택을 형성하는 경우에는, 그 하부에 아무런 패턴이 형성되어 있지 않은 반도체 소자의 페리 영역에서도 TiN과 같은 특성이 우수한 물질을 이용하여 콘택을 형성할 수 있다. 또한, 페리 영역의 상기 공정에서 체커형으로 식각하여 사각형 모양의 패턴을 형성함으로써 콘택홀을 형성하는 단계는 셀 어레이 영역에서의 공정과 동일하므로, 셀 어레이 영역에서의 콘택홀 형성 공정과 페리 영역에서 동시에 콘택 형성 공정을 진행할 수 있는 장점이 있다. 따라서, 종전과는 달리 셀 어레이 영역과 페리 영역에서 콘택홀을 형성하는 공정을 각각 별개로 진행하지 않아도 되므로, 추가적인 포토 공정을 없앨 수 있다.
이상에서 상세하게 설명한 바와 같이, 본 발명에 의하면 비록 높은 인장 스트레스를 가진 물질이라도 이를 사용하여 크랙이 없는 반도체 소자의 콘택을 형성하는 것이 가능하다. 즉, TiN과 같이 전기적 특성이 우수하나 높은 인장 스트레스를 가진 물질을 두껍게 증착할 경우에 적절한 하부 패턴을 이용함으로써 그 내부에 크랙이 생기는 것을 방지할 수 있다
이상 바람직한 실시예를 들어 본 발명에 대하여 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않는다. 또한, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 본 발명은 여러 가지 변형이 가능하다.

Claims (14)

  1. 층간 절연막 및/또는 패턴 형성용막이 형성되어 있는 반도체 기판의 하부 도전체와 상부 도전체를 연결하는 콘택 형성 방법에 있어서,
    상기 하부 도전체를 노출시키도록 상기 층간 절연막 및/또는 패턴 형성용막을 체커형(checkered type)으로 식각하여 사각형 모양의 패턴을 형성하는 콘택홀 형성 단계; 및
    상기 결과물상에 콘택 형성 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  2. 제1항에 있어서, 상기 콘택 형성 물질은 티타늄 나이트라이드(TiN)인 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  3. 도전 라인 구조물이 형성되어 있는 반도체 기판 상에 층간 절연막을 증착하는 단계;
    상기 층간 절연막을 체커형으로 식각하여 상기 도전 라인 구조물을 노출시키며 사각형 모양의 층간 절연막 패턴을 형성하는 콘택홀 형성 단계; 및
    상기 결과물의 전면에 콘택 형성 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  4. 제3항에 있어서, 상기 콘택 형성 물질을 증착하는 단계는 화학 기상 증착(CVD)법 또는 원자층 증착(ALD)법을 사용하여 수행하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  5. 제3항에 있어서, 상기 콘택 형성 물질은 티타늄 나이트라이드(TiN)인 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  6. 제3항에 있어서, 상기 도전 라인 구조물은 비트 라인 구조물 또는 워드 라인 구조물인 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  7. 제3항에 있어서, 상기 콘택 형성 물질을 증착하는 단계 이후에 상기 콘택 형성 물질 및 상기 층간 절연막 패턴을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  8. 층간 절연막이 형성되어 있는 반도체 기판 상에 식각 저지막, 패턴 형성용막을 순차적으로 증착하는 단계;
    상기 패턴 형성용막을 체커형으로 식각하여 상기 식각 저지막을 노출시키는 사각형 모양의 패턴 형성용막 패턴을 형성하는 단계;
    상기 노출된 식각 저지막의 콘택홀이 형성될 부분을 식각하는 단계;
    상기 층간 절연막을 식각하여 콘택홀을 형성하는 단계; 및
    상기 결과물 전면에 콘택 형성 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  9. 제8항에 있어서, 상기 콘택 형성 물질은 티타늄 나이트라이드(TiN)인 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  10. 제8항 또는 제9항에 있어서, 상기 반도체 소자의 콘택의 형성방법은 반도체 기판의 페리 영역에서 수행되는 것을 특징으로 반도체 기판의 콘택 형성방법.
  11. 제10항에 있어서, 상기 패턴을 형성하는 단계는 상기 반도체 기판의 셀 어레이 영역에서 패턴을 형성하는 단계와 동시에 수행하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  12. 제8항에 있어서, 상기 식각 저지막은 상기 패턴 형성용막과 식각 선택비가 좋은 물질로 형성되는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  13. 제12항에 있어서, 상기 패턴 형성용막이 산화막인 경우에 상기 식각 선택비가 좋은 물질은 실리콘 나이트라이드(SiN) 또는 폴리 실리콘인 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
  14. 제8항에 있어서, 상기 콘택 형성 물질을 증착하는 단계 이후에, 상기 층간 절연막 상부의 콘택 형성 물질, 패턴 형성용막 및 식각 저지막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성방법.
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