KR20040007247A - 엑스레이 검출 배열 소자를 제작하는 방법 - Google Patents

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Abstract

본 발명은 엑스레이 검출 배열 소자를 제작하는 방법에 관한 것이다. 게이트 및 게이트 절연층은 기판 위에 형성된다. 실리콘 섬은 트랜지스터 지역 내에서 절연층 위에 형성된다. 공통 회선은 절연층 위에 형성되며, 동시에, 소스 및 드레인 전극이 TFT를 형성하기 위하여 섬 위에 형성된다. 하부 전극은 캐퍼시터 지역 내에서 절연층 위에 형성되며 공통 회선을 감싼다. 패시베이션층은 절연층, 하부 전극 및 TFT 위에 형성된다. 제1 관통홀은 소스를 노출시키기 위하여 패시베이션층을 뚫는다. 평탄화층은 패시베이션층 위에 형성되며 제1 관통홀을 채운다. 제2 및 제3 관통홀은 평탄화층을 뚫는다. 제2 관통홀은 소스를 노출시킨다. 제3 관통홀은 패시베이션층의 일부를 노출시킨다. 상부 전극은 평탄화층 위에 형성되며 소스에 연결된다.

Description

엑스레이 검출 배열 소자를 제작하는 방법{Method of Fabricating an X-Ray detector array Element}
본 발명은 이미지 센서를 제작하는 방법에 관한 것이다. 보다 상세하게는, 본 발명은 각각 저장 캐퍼시터 및 스위칭 박막 트랜지스터(TFT: thin film transistor)를 가지는 다수개의 화소를 포함하는 엑스레이 검출 배열을 제작하는 방법에 관한 것이다.
전기적 배열 행렬은 엑스레이 이미지 센서에서 다양하게 적용될 수 있다. 그러한 장치는 보통 각에서 서로 떨어져서 어긋나게 가로 및 세로로 위치하는 X 및 Y(또는 행 및 열) 어드레스 회선을 포함하며, 그리하여 다수개의 교차점을 형성한다. 각 교차점과 관련하여 한 소자(예를 들면, 화소)가 선택적으로 어드레스 지정된다. 많은 경우 이들 소자는 전기적으로 조정되는 메모리 배열 또는 엑스레이 이미지 배열의 화소이거나 메모리 셀이다.
전형적으로, 다이오드 또는 박막 트랜지스터(이하, "TFT"라고 한다)와 같은,적어도 하나의 절연 장치 또는 스위칭은 각 배열 소자 또는 화소와 연결된다. 절연 장치는 각각의 화소가 X 및 Y 어드레스 지정 회선의 개별 쌍 사이의 적당한 전위를 적용하여 선택적으로 어드레스 지정되는 것을 가능하게 한다. 따라서, TFT 및 다이오드는 대응하는 메모리 셀이나 저장 캐퍼시터에 대하여 어드레스 지정하거나 전압을 주기 위한 스위칭 소자로서의 역할을 한다.
화소의 배열을 포함하는 출력기(imager)는 미국 특허 번호 6,020,590, 6,060,714 및 6,124,606에 공지되어 있으며, 그 개시된 내용은 여기에 참고 문헌으로서 포함된다. 예를 들면, 미국 특허 6,060,714는 각 화소가 TFT 및 두 개의 콘덴서 부분 Cs를 포함하는 저장 캐퍼시터를 가지는 화소 배열을 포함하는 엑스레이 출력기를 개시한다.
도1에는, 디지털 X선 촬영의 이미지를 잡아내기 위한 공지의 엑스레이 검출기가 도시되어 있다. 엑스레이 검출기는 각각이 스위칭 박막 트랜지스터(TFT)5 및 저장 캐퍼시터7을 가지는 다수개의 화소3을 포함한다. 각 화소 내의 저장 캐퍼시터7은 저장 캐퍼시터의 상부 판으로 작용하는 충전 컬렉터 전극4, 및 캐퍼시터의 하부 판으로 작용하는 화소 전극11을 포함한다.
도2a는 종래의 엑스레이 검출 화소의 상면도이다. 도2b는 도2a의 선c-c'를 따라 자른 단면도이다. 도2a 및 2b에서 도시된 바와 같이, 종래 기술의 각 화소는 기판200, 게이트 전극205, 게이트 회선206, 제1게이트 절연층210, 하부 전극(화소전극)215, 제2절연층220, α-Si층225, n+α-Si층230, 제1 관통홀235, 소스 전극240, 드레인 전극245, 데이터 회선250, 공통 회선255, 평탄화층260, 제2 관통홀265, 제3 관통홀270, 제4관통홀275 및 상부 전극(충전 컬렉터 전극)280을 포함한다. 한편, 기호Cs는 저장 캐퍼시터를 가리킨다.
상기의 제작 방법은 포토리소그래피 및 에칭의 7단계를 포함한다. 이는, 종래 기술이 7개의 레티클이나 마스크를 필요로 한다는 점을 의미한다. 처리 단계는 아래에서 자세하게 기술한다.
제1 포토리소그래피 단계는 게이트 전극205 및 게이트 회선206을 규정한다.
제2 포토리소그래피 단계는 하부 전극(화소 전극)215를 규정한다.
제3 포토리소그래피 단계는 반도체 섬 구조를 얻기 위하여 α-Si층225 및 n+α-Si층230을 규정한다.
제4 포토리소그래피 단계는 제1 관통홀235를 규정한다.
제5 포토리소그래피 단계는 소스 전극240, 드레인 전극245, 데이터 회선250 및 공통 회선255를 규정한다.
제6 포토리소그래피 단계는 제2 관통홀265, 제3 관통홀270 및 제4관통홀275를 규정한다.
제7 포토리소그래피 단계는 상부 전극(충전 컬렉터 전극)280을 규정한다.
그러나, 종래 기술의 방법은 몇 가지 단점을 가지고 있다. 예를 들면, 저장 캐퍼시터Cs의 유전체 층은 TFT의 제2절연층220과 동일하며, 따라서, 재료 두께의차이는 얻어질 수 없다. 저장 캐퍼시터Cs는 공통 회선255에 배치되지 않기 때문에, 공간을 낭비하게 된다. 하부 전극(화소 전극)215는 공통 회선255 아래에서 전기적으로 연결되어 있기 때문에, 종래 기술의 방법은 TFT의 회색 톤 포토리소그래피에는 적합하지 않다. 또한, 도2c를 참조하면, TFT의 채널을 보호하기 위하여 패시베이션층290이 평탄화층260과 TFT 사이에 형성된 때에는, 관통홀295를 형성하는 패시베이션층290을 유형화하기 위한 별도의 포토리소그래피 처리가 요구된다. 따라서, 전통적인 방법은 실제로 포토리소그래피 여덟 단계를 사용한다.
본 발명의 목적은 이미지 센서를 제작하는 방법을 제공하고자 하는 것이다.
본 발명의 다른 목적은 저장 캐퍼시터 및 박막 트랜지스터(TFT)를 포함하는 엑스레이 검출 배열 소자를 제작하는 방법을 제공하고자 하는 것이다.
본 발명은 첨부된 도면에 부가된 참조 부호 및 실시예와 함께 이어지는 상세한 설명에 의하여 보다 자세히 설명될 것이다.
도1은 각 화소가 스위칭 TFT 및 저장 캐퍼시터를 포함하는 종래의 출력기 배열을 나타내는 구조도이다.
도2a는 종래의 엑스레이 검출 화소의 상면도이다.
도2b는 도2a의 선c-c'를 따라 자른 단면도이다.
도2c는 전통적인 처리 방법에 따라 평탄화층260 및 TFT 사이에 패시베이션층290이 형성된 것을 나타내는 단면도이다.
도3a 내지 9a는 본 발명의 대표적인 실시예에 따른 도3b 내지 9b의 선c-c'를 따라 자른 엑스레이 검출 배열 소자의 단면도이다.
도3b 내지 9b는 본 발명의 대표적인 실시예에 따른 엑스레이 검출 배열 소자의 상면도이다.
도9c는 본 발명의 대표적인 실시예의 변형에 따른 도9d의 선d-d'를 따라 자른 단면도이다.
도9d는 본 발명의 대표적인 실시예의 변형에 따른 상면도이다.
도10a 내지 16a는 본 발명의 또 다른 대표적인 실시예에 따른 도10b 내지 16b의 선c-c'를 따라 자른 엑스레이 검출 배열 소자의 단면도이다.
도10b 내지 16b는 본 발명의 또 다른 대표적인 실시예에 따른 엑스레이 검출 배열 소자의 상면도이다.
이러한 목적을 달성하기 위하여, 본 발명의 대표적인 실시예는 엑스레이 검출 배열 소자를 제작하는 방법을 제공한다. 캐퍼시터 지역과 트랜지스터 지역을 가지는 기판이 제공된다. 가로 방향으로 연장된 게이트 회선이 기판 위에 형성되며, 게이트 회선은 트랜지스터 지역에서 게이트 전극을 포함한다. 게이트 절연층은 게이트 회선, 게이트 전극 및 기판 위에 형성된다. 반도체 섬은 트랜지스터 지역에서 게이트 절연층 위에 형성된다. 세로 방향으로 연장된 공통 회선 및 세로 방향으로 연장된 데이터 회선은 게이트 절연층 위에 형성되며, 동시에, 박막 트랜지스터(TFT) 구조를 형성하기 위하여 소스 전극 및 드레인 전극이 반도체 섬 위에 형성되고, 여기서 드레인 전극은 전기적으로 데이터 회선과 연결된다. 제1 전도층은 캐퍼시터 지역에서 게이트 절연층 위에 형성되며 공통 회선을 감싼다. 등각의 패시베이션층은 게이트 절연층, 제1 전도층, TFT 구조, 데이터 회선 및 게이트 회선 위에 형성된다. 제1 관통홀은 소스 전극의 표면을 노출시키기 위하여 패시베이션층을 뚫는다. 평탄화층은 패시베이션층 위에 형성되며 제1 관통홀을 채운다. 제2 관통홀 및 제3 관통홀은 평탄화층을 뚫고, 여기에서 제2 관통홀은 소스 전극의 표면을 최소한 노출시키며, 제3 관통홀은 캐퍼시터 지역의 패시베이션층의 표면을 노출시킨다. 등각의 제2 전도층은 평탄화층의 일부에 형성되며 소스 전극과 전기적으로 연결된다. 따라서, 캐퍼시터 지역 내에서 제1 전도층, 패시베이션층 및 제2 전도층으로 이루어지는 저장 캐퍼시터 구조가 얻어진다.
또한, 본 발명은 엑스레이 검출 배열 소자를 제작하는 또 다른 대표적인 방법을 제공한다. 캐퍼시터 지역과 트랜지스터 지역을 가지는 기판이 제공된다. 가로 방향으로 연장된 게이트 회선은 기판 위에 형성되며, 게이트 회선은 트랜지스터 지역에서 게이트 전극을 포함한다. 게이트 절연층은 게이트 회선, 게이트 전극 및 기판 위에 형성된다. 반도체 섬은 게이트 절연층 위에 형성된다. 제1 전도층은 반도체층 위에 형성된다. 회색 톤 포토리소그래피를 이용하여, 제1 반도체 섬 위에 세로 방향으로 연장된 공통 회선을 형성하기 위하여, 또한 제2 반도체 섬에 소스전극, 드레인 전극 및 세로 방향으로 연장된 데이터 회선을 형성하여 박막 트랜지스터(TFT) 구조를 형성하기 위하여, 반도체층 및 제1 전도층의 일부를 제거하고, 상기 드레인 전극은 데이터 회선과 전기적으로 연결된다. 제2 전도층은 캐퍼시터 지역에서 게이트 절연층 위에 형성되며 공통 회선을 감싼다. 등각의 패시베이션층은 게이트 절연층, 제2 전도층, TFT 구조, 데이터 회선 및 게이트 회선 위에 형성된다. 제1 관통홀은 소스 전극의 표면을 노출시키기 위하여 패시베이션층을 뚫는다. 평탄화층은 패시베이션층 위에 형성되며 제1 관통홀을 채운다. 제2 관통홀 및 제3 관통홀은 평탄화층을 뚫고, 여기에서 제2 관통홀은 소스 전극의 표면을 최소한 노출시키며, 제3 관통홀은 캐퍼시터 지역의 패시베이션층의 표면을 노출시킨다. 등각의 제3 전도층은 평탄화층의 일부에 형성되며 소스 전극과 전기적으로 연결된다. 따라서, 캐퍼시터 지역 내의 제2 전도층, 패시베이션층 및 제3 전도층으로 이루어지는 저장 캐퍼시터 구조가 얻어진다.
앞서 설명한 본 발명의 일반적인 내용과 하기의 상세한 설명은 예에 불과할 뿐이며, 본 발명이 여기에 한정되는 것이 아님은 자명할 것이다.
도면에서, 여러 도면을 통하여 같은 요소를 나타내기 위하여 같은 참조 번호를 사용한다.
도3a 내지 9a는 본 발명의 대표적인 실시예에 따른 도3b 내지 9b의 선c-c'를 따라 자른 엑스레이 검출 배열 소자의 단면도이다. 도3b 내지 9b는 본 발명의 제1실시예에 따른 엑스레이 검출 배열 소자의 상면도이다. 도시를 간단하게 하기 위하여, 첨부된 도면은 기판의 단일 화소 지역을 나타낸다. 물론, 화소 지역의 수는 전형적인 배열을 위하여 매우 많아질 수 있다.
도3a 및 3b에서, 캐퍼시터 지역301 및 트랜지스터 지역302를 가지는 유리 기판과 같은 기판300이 제공된다. 그 후, 증착 및 제1 포토리소그래피(또한 제1사진 조판 처리라고도 불린다, PEP Ⅰ)가 수행되며, 가로 방향으로 연장된 게이트 회선310이 기판300 위에서 형성된다. 게이트 회선310은 트랜지스터 지역302에서 게이트 전극320을 가진다.
도3b는 트랜지스터 지역302에서 튀어나온 부분320을 가지는 게이트 회선310을 도시하며, 이 튀어나온 부분320은 게이트 전극320으로서의 역할을 한다. 그러나, 당업자라면 여기에 기재된 내용이 게이트 전극의 위치를 한정하고자 하는 것이 아니라는 것을 알 수 있을 것이다. 예를 들면, 도9c 및 9d에 도시된 바와 같이, 트랜지스터 지역302 내에 위치하는 게이트 회선310이 게이트 전극320으로서의 역할을 할 수 있다.
도3a 및 도3b에서, 대표적인 실시예의 게이트 절연층330은 게이트 회선310, 게이트 전극320 및 기판300 위에 형성된다. 게이트 회선310 및 게이트 전극320은 증착에 의하여 형성된 금속일 수 있다. 게이트 절연층330은 증착에 의해 형성된 SiO2, SiNx 또는 SiON일 수 있다.
도4a 및4b에서, 비결정성 실리콘층(α-Si 층, 미도시)은 게이트 절연층330 위에 증착되고, 그 후 불순물이 첨가된 비결정성 실리콘층(예를 들면, n+α-Si 층,미도시)이 비결정성 실리콘층 위에 증착된다. 다음, 제2 포토리소그래피(PEP Ⅱ)가 수행되고, 트랜지스터 지역302에서 게이트 절연층330 위에 반도체 섬을 형성하기 위하여 비결정성 실리콘층과 불순물이 첨가된 비결정성 실리콘층의 일부는 에칭된다. 반도체 섬은 유형화된 비결정성 실리콘층410과 유형화된 불순물이 첨가된 비결정성 실리콘층420으로 구성된다.
도5a 및 5b에서, 도전층(미도시)은 게이트 절연층330 및 반도체 섬 위에 증착된다. 그 후 제3 포토리소그래피(PEP Ⅲ)가 도전층(미도시)의 일부를 제거하기 위하여 수행되고, 세로 방향으로 연장된 공통 회선510 및 세로 방향으로 연장된 데이터 회선520이 게이트 절연층330 위에 형성되고, 동시에, 소스 전극530 및 드레인 전극540이 불순물이 첨가된 비결정성 실리콘층420 위에 형성된다. 그 후, 마스크로서 드레인 전극540 및 소스 전극530을 이용하여, 불순물이 첨가된 비결정성 실리콘층420의 일부가 비결정성 실리콘층410의 표면 일부를 노출시키기 위하여 에칭된다. 따라서, 박막 트랜지스터(TFT) 구조가 트랜지스터 지역302에서 얻어진다. 또한, 드레인 전극 540은 데이터 회선520과 전기적으로 연결된다.
도6a 및 6b에서, 증착 및 제4 포토리소그래피(PEP Ⅳ)가 수행되고, 제1도전층610이 캐퍼시터 지역301 내의 게이트 절연층330에서 형성되며 공통 회선510을 감싼다. 제1도전층610은 증착에 의해 형성된 산화 인듐 주석(ITO) 또는 산화 인듐 아연(IZO)일 수 있으며, 이들은 하부 전극 또는 화소 전극으로서 역할을 한다.
도7a 및 7b에서, 등각의 패시베이션층710은 게이트 절연층330, 제1 전도층610, TFT 구조, 데이터 회선520 및 게이트 회선310 위에 형성된다. 그 후,제5 포토리소그래피(PEP Ⅴ)가 수행되고, 패시베이션층710을 뚫는 제1 관통홀720이 소스 전극530의 표면을 노출시키기 위하여 형성된다. 패시베이션층710은 SiNx와 같은 유전체로, 캐퍼시터의 유전층 역할을 한다.
도8a 및 8b에서, 평탄화층810은 패시베이션층710 위에 형성되며 제1 관통홀720을 채운다. 그 후, 제6포토리소그래피(PEP Ⅵ)가 수행되고, 평탄화층810을 뚫는 제2 관통홀820 및 제3 관통홀830이 형성된다. 제2 관통홀820은 소스 전극530의 표면을 최소한 노출시킨다. 제3 관통홀830은 캐퍼시터 지역301 내의 패시베이션층710의 표면을 노출시킨다. 평탄화층810은 스핀 코팅에 의해 형성된 유기층(예를 들면, 감광성 수지막) 또는 스핀-온-글라스(SOG)일 수 있다.
도9a 및 9b에서, 증착 및 제7 포토리소그래피(PEP Ⅶ)가 수행되고, 등각의 제2도전층910이 평탄화층810의 일부에 형성되며, 소스 전극530에 전기적으로 연결된다. 제2도전층910은 증착에 의해 형성된 산화 인듐 주석(ITO) 또는 산화 인듐 아연(IZO)일 수 있고, 상부 전극이나 충전 컬렉터 전극으로서 역할을 한다. 따라서, 캐퍼시터 지역301 내에서 제1도전층610, 패시베이션층710 및 제2도전층910으로 구성된 충전 캐퍼시터 구조Cs가 얻어진다.
도9c는 본 발명의 대표적인 실시예의 변형에 따른 도9d의 선d-d'를 따라 자른 단면도이다. 도9d는 본 발명의 제1실시예의 변형에 따른 상면도이다. 도9a 및 9b에서 반복된 도9c 및 9d의 요소는 같은 참조 번호를 이용한다. 또한, 변형 예에서 일부의 재료가 상기와 같기 때문에, 간략화를 위해 재료에 대한 설명은 생략하기로 한다.
도9c 및 9d에서, 캐퍼시터 지역301 및 트랜지스터 지역302를 가지는 기판300이 제공된다. 그 후, 가로방향으로 연장된 게이트 회선310이 기판300 위에 형성된다. 게이트 회선310은 트랜지스터 지역302 내에 게이트 전극320을 포함한다.
다음, 게이트 절연층330이 게이트 회선310, 게이트 전극320 및 기판300 위에 형성된다. 그 후, 비결정성 실리콘층410 및 불순물이 첨가된 비결정성 실리콘층420이 게이트 절연층330의 일부 위에 형성된다. 따라서, 비결정성 실리콘층410 및 불순물이 첨가된 비결정성 실리콘층420으로 이루어진 반도체 섬이 얻어진다.
다음, 세로 방향으로 연장된 공통 회선510 및 세로 방향으로 연장된 데이터 회선520이 게이트 절연층330 위에 형성되며, 동시에, 소스 전극530 및 드레인 전극540이 불순물이 첨가된 비결정성 실리콘층420 위에 형성된다. 다음, 소스 전극530 및 드레인 전극540을 마스크로서 이용하여, 불순물이 첨가된 비결정성 실리콘층420의 일부는 에칭되고, 이는 비결정성 실리콘층410의 일부를 노출시킨다. 따라서, 게이트 회선310 위에 놓인 박막 필름 트랜지스터(TFT)가 얻어진다. 또한, 드레인 전극540은 데이터 회선520과 전기적으로 연결된다. 다음, 제1 전도층610은 캐퍼시터 지역301 내에서 게이트 절연층330 위에 형성되며 공통 회선510을 감싼다. 제1 전도층610은 하부 전극 또는 화소 전극으로서 역할을 한다.
다음, 등각의 패시베이션층710이 게이트 절연층330, 제1 전도층610, TFT 구조, 데이터 회선520 및 게이트 회선310 위에 형성된다. 그 후, 포토리소그래피에 의하여, 패시베이션층710을 뚫는 제1 관통홀720이 소스 전극530의 표면을 노출시키기 위하여 형성된다. 이는 캐퍼시터의 유전층으로서의 역할을 한다.
다음, 평탄화층810이 패시베이션층710 위에 형성되며 제1 관통홀720을 채운다. 그 다음, 포토리소그래피에 의하여, 평탄화층810을 뚫는 제2 관통홀820' 및 제3 관통홀830이 형성된다. 제2 관통홀820'은 소스 전극530의 표면 및 트랜지스터 지역302 내의 패시베이션층710의 표면을 노출시킨다. 제3 관통홀830은 캐퍼시터 지역301 내의 패시베이션층710의 표면을 노출시킨다.
다음, 등각의 제2도전층910이 평탄화층810의 일부 위에 형성되며 소스 전극530과 전기적으로 연결된다. 제2도전층910은 상부 전극 또는 충전 컬렉터 전극으로서 역할을 한다. 따라서, 캐퍼시터 지역301 내에서 제1 전도층610, 패시베이션층710 및 제2 전도층910을 포함하는 충전 캐퍼시터 구조Cs가 얻어진다.
도10a 내지 16a는 본 발명의 또 다른 대표적인 실시예에 따른 도10b 내지 16b의 선c-c'를 따라 자른 엑스레이 검출 배열 소자의 단면도이다. 도10b 내지 16b는 본 발명의 제2 실시예에 따른 엑스레이 검출 배열 소자의 상면도이다. 도시를 간략하게 하기 위하여, 첨부된 도면은 기판의 단일 화소 영역을 나타낸다. 또한, 화소 영역의 수는 전형적인 배열을 위하여 매우 많아질 수 있다.
도10a 및 10b에서, 캐퍼시터 지역1001 및 트랜지스터 지역1002를 가지는 유리 기판과 같은 모든, 기판1000이 제공된다. 그 후, 증착 및 제1 포토리소그래피(또한 제1사진 조판 처리라고도 불린다, PEP Ⅰ)가 수행되며, 가로 방향으로 연장된 게이트 회선1010이 기판1000 위에서 형성된다. 게이트 회선1010은 트랜지스터 지역1002에서 게이트 전극1020을 가진다.
도10b는 트랜지스터 지역1002에서 튀어나온 부분1020을 가지는 게이트 회선1010을 도시하며, 이 튀어나온 부분1020은 게이트 전극1020으로서의 역할을 한다. 그러나, 본 발명은 게이트 전극의 위치를 한정하고자 하는 것은 아니다. 예를 들면, 트랜지스터 지역1002 내에 위치하는 게이트 회선1010이 게이트 전극1020으로서의 역할을 할 수 있는데, 이들은 기술된 제1 대표적인 실시예의 변형과 유사하므로 그 기재는 생략하기로 한다.
도11a 및 도11b에서, 게이트 절연층1110은 게이트 회선1010, 게이트 전극1020 및 기판1000 위에 형성된다. 게이트 회선1010 및 게이트 전극1020은 증착에 의하여 형성된 금속일 수 있다. 게이트 절연층1110은 증착에 의해 형성된 SiO2, SiNx 또는 SiON일 수 있다. 그 후, 비결정성 실리콘층(α-Si 층)1120 및 불순물이 첨가된 비결정성 실리콘층(예를 들면, n+α-Si 층)1130이 차례로 게이트 절연층1110 위에 증착된다. 그 후, 제1 전도층1140이 불순물이 첨가된 비결정성 실리콘층1130 위에 형성된다. 제1 전도층1140은 증착에 의하여 형성된 금속일 수 있다. 다음, 증착 및 제2 포토리소그래피(PEP Ⅱ)에 의하여, 회색 톤의 감광성 수지막 유형(또는, '슬릿 감광성 수지막 유형'이라고 불린다)1150이 제1 전도층1140 위에 형성된다.
도12a 및 12b에서, 회색 톤의 감광성 수지막 유형1150을 마스크로서 이용하고 에칭을 수행하여, 비결정성 실리콘층1120, 불순물이 첨가된 비결정성 실리콘층1130 및 제1 전도층1140의 일부는, 세로 방향으로 연장된 공통 회선1210을잔여 비결정성 실리콘층1120' 및 잔여 불순물이 첨가된 비결정성 실리콘층1130'으로 구성된 제1 반도체 섬1220 위에서 형성하기 위하여, 동시에, 소스 전극1230, 드레인 전극1240 및 세로 방향으로 연장된 데이터 회선1250을 잔여 비결정성 실리콘층1120" 및 잔여 불순물이 첨가된 비결정성 실리콘층1130"으로 구성된 제2 반도체 섬1260 위에서 형성하기 위하여, 에칭된다. 따라서, 박막 필름 트랜지스터(TFT) 구조가 얻어진다. 또한, 드레인 전극1240은 데이터 회선1250에 전기적으로 연결된다.
도13a 및 13b에서, 증착 및 제3 포토리소그래피(PEP Ⅲ)에 의하여, 제2 전도층1310이 캐퍼시터 지역1001 내에서 게이트 절연층1110 위에 형성되며, 공통 회선1210을 감싼다. 제2 도전층1310은 증착에 의해 형성된 산화 인듐 주석(ITO) 또는 산화 인듐 아연(IZO)일 수 있고, 하부 전극 또는 화소 전극으로서의 역할을 한다.
도14a 및 14b에서, 등각의 패시베이션층1410이 게이트 절연층1110, 제2 전도층1310, TFT 구조, 데이터 회선1250 및 게이트 회선1010 위에 형성된다. 그 후, 제4 포토리소그래피(PEP Ⅳ)에 의하여, 패시베이션층1410을 뚫는 제1 관통홀1420이 소스 전극1230의 표면을 노출시키기 위하여 형성된다. 패시베이션층1410은 SiNx와 같은 유전체이며, 캐퍼시터의 유전층으로서 역할을 한다.
도15a 및 15b에서, 평탄화층1510이 패시베이션층1410 위에 형성되며 제1 관통홀1420을 채운다. 그 후, 제5 포토리소그래피(PEP Ⅴ)에 의하여, 평탄화층1510을 뚫는 제2 관통홀1520 및 제3 관통홀1530이 형성된다. 제2 관통홀1520은 소스전극1230의 표면을 최소한 노출시킨다. 제3 관통홀1530은 캐퍼시터 지역1001 내에서 패시베이션층1410의 표면을 노출시킨다. 평탄화층1510은 스핀 코팅에 의해 형성된 유기층(예를 들면, 감광성 수지막)이거나 회전 방식 유리(SOG) 층일 수 있다.
도16a 및 16b에서, 증착 및 제6포토리소그래피(PEP Ⅵ)에 의하여, 등각의 제3 전도층1610이 평탄화층1510의 일부 위에 형성되고 소스 전극1230과 전기적으로 연결된다. 제3 전도층1610은 증착에 의해 형성된 산화 인듐 주석(ITO) 또는 산화 인듐 아연(IZO)일 수 있고, 상부 전극 또는 충전 컬렉터 전극으로서의 역할을 한다. 따라서, 캐퍼시터 지역 내의 제2 전도층1310, 패시베이션층1410 및 제3 전도층1610으로 구성된 충전 캐퍼시터 구조Cs가 얻어진다.
종래 기술과 비교하여, 본 발명은 다음과 같은 장점을 가진다. 예를 들면, 충전 캐퍼시터Cs의 유전층은 TFT의 게이트 절연층과 다르므로, 다른 재료 또는 두께의 요구에 부응할 수 있다. 충전 캐퍼시터Cs는 공통 회선 위에 배치되기 때문에, 장치 크기를 줄일 수 있다. 하부 전극(화소 전극)은 공통 회선의 밑면과 연결되지 않기 때문에, 본 발명의 방법은 TFT의 회색 톤 포토리소그래피에 적합하다. 또한, 패시베이션층이 캐퍼시터Cs의 유전층 및 TFT의 채널을 위한 보호 층으로서 역할을 하기 때문에, 본 발명에 따른 방법은 보호 층의 형성을 위하여 추가로 포토리소그래피를 필요로 하지 않으므로, 비용을 감소하고 종래 기술의 단점을 개선할 수 있다.
마지막으로, 본 발명은 상기에서 언급한 실시예에 의하여 기술되었으나, 본 발명은 개시된 실시예에 한정되지 않는다. 반면에, 본 발명은 당업자에게 명백한 다양한 변형 및 유사한 정렬을 포함하도록 한다. 따라서, 후술하는 청구항의 범위는 그러한 모든 변형 및 유사 정렬을 포함하는 것으로 넓게 해석되어야 할 것이다.

Claims (26)

  1. 캐퍼시터 지역과 트랜지스터 지역을 가지는 기판을 제공하고;
    상기 트랜지스터 지역 내에서 게이트 전극을 가지는, 가로 방향으로 연장된 게이트 회선을 상기 기판에 형성하며;
    상기 게이트 회선, 게이트 전극 및 기판 위에 게이트 절연층을 형성하고;
    상기 트랜지스터 지역 내에서 게이트 절연층 위에 반도체 섬을 형성하며;
    상기 게이트 절연층 위에 세로 방향으로 연장된 데이터 회선 및 공통 회선을 형성하고, 박막 트랜지스터(TFT) 구조를 형성하기 위하여 상기 반도체 섬 위에 드레인 전극 및 소스 전극을 형성하되, 상기 드레인 전극은 데이터 회선과 전기적으로 연결되며;
    상기 캐퍼시터 지역 내에서 게이트 절연층 위에 제1 전도층을 형성하여, 공통 회선을 감싸고;
    상기 게이트 절연층, 제1 전도층, TFT 구조, 데이터 회선 및 게이트 회선 위에 등각의 패시베이션층을 형성하며;
    상기 소스 전극의 표면을 노출시키기 위하여 패시베이션층을 뚫는 제1 관통홀을 형성하고;
    상기 패시베이션층 위에 평탄화층을 형성하고, 제1 관통홀을 채우며;
    상기 평탄화층을 뚫는 제2 관통홀 및 제3 관통홀을 형성하여, 제2 관통홀은 소스 전극의 표면을 최소한 노출시키고, 제3 관통홀은 캐퍼시터 지역 내에서 패시베이션층의 표면을 노출시키고; 그리고
    상기 평탄화층의 일부 위에 등각의 제2 전도층을 형성하고, 상기 소스 전극과 전기적으로 연결하는 것;을 포함하며,
    충전 캐퍼시터 구조는, 상기 캐퍼시터 지역 내에서 제1 전도층, 패시베이션층 및 제2 전도층을 포함하여 이루어지는 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
  2. 제1항에 있어서,
    상기 게이트 회선은 금속인 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
  3. 제1항에 있어서,
    상기 게이트 절연층은 SiO2, SiNx, 또는 SiON인 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
  4. 제1항에 있어서,
    상기의 반도체 섬을 형성하는 것은,
    상기 게이트 절연층 위에 비결정성 실리콘층을 형성하고;
    상기 비결정성 실리콘층 위에 불순물이 첨가된 비결정성 실리콘층을 형성하며; 그리고
    상기 트랜지스터 지역 내에서 반도체 섬을 형성하기 위하여 상기 비결정성 실리콘층과 불순물이 첨가된 비결정성 실리콘층의 일부를 제거하는 것을 포함하여 이루어지는 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
  5. 제4항에 있어서,
    상기 공통 회선, 데이터 회선 및 TFT 구조를 형성한 후에,
    상기 소스 전극 및 드레인 전극을 마스크로서 이용하여, 비결정성 실리콘층의 표면을 노출시키기 위하여 불순물이 첨가된 비결정성 실리콘층의 일부를 제거하는 것을 더 포함하는 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
  6. 제1항에 있어서,
    상기 공통 회선, 데이터 회선, 소스 전극 및 드레인 전극은 포토리소그래피에 의하여 동시에 규정되는 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
  7. 제1항에 있어서,
    상기 제1 전도층은 산화 인듐 주석(ITO) 또는 산화 인듐 아연(IZO)이며, 하부 전극 또는 화소 전극으로서 역할을 하는 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
  8. 제1항에 있어서,
    상기 패시베이션층은 유전체인 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
  9. 제8항에 있어서,
    상기 패시베이션층은 SiNx인 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
  10. 제1항에 있어서,
    상기 평탄화층은 회전 방식 유리(SOG) 또는 유기층인 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
  11. 제1항에 있어서,
    상기 제2 전도층은 산화 인듐 주석(ITO) 또는 산화 인듐 아연(IZO)이며, 상부 전극 또는 충전 컬렉터 전극으로서 역할을 하는 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
  12. 제1항에 있어서,
    상기 게이트 회선은, 게이트 전극으로서 역할을 하는 튀어나온 부분을 트랜지스터 지역 내에 가지는 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
  13. 제1항에 있어서,
    상기 트랜지스터 지역 내에 위치하는 게이트 회선이 게이트 전극으로서 역할을 하는 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
  14. 캐퍼시터 지역과 트랜지스터 지역을 가지는 기판을 제공하고;
    상기 트랜지스터 지역 내에서 게이트 전극을 가지는, 가로 방향으로 연장된 게이트 회선을 상기 기판에 형성하며;
    상기 게이트 회선, 게이트 전극 및 기판 위에 게이트 절연층을 형성하고;
    상기 게이트 절연층 위에 반도체 섬을 형성하며;
    상기 반도체 섬 위에 제1 전도층을 형성하고;
    회색 톤 포토리소그래피를 이용하여, 제1 반도체 섬 위에 세로 방향으로 연장된 공통 회선을 형성하기 위하여, 또한 제2 반도체 섬에 소스전극, 드레인 전극 및 세로 방향으로 연장된 데이터 회선을 형성하여 박막 트랜지스터(TFT) 구조를 형성하기 위하여, 반도체층 및 제1 전도층의 일부를 제거하고, 상기 드레인 전극은 데이터 회선과 전기적으로 연결되며;
    상기 캐퍼시터 지역 내에서 게이트 절연층 위에 제2 전도층을 형성하여, 공통 회선을 감싸고;
    상기 게이트 절연층, 제2 전도층, TFT 구조, 데이터 회선 및 게이트 회선 위에 등각의 패시베이션층을 형성하며;
    상기 소스 전극의 표면을 노출시키기 위하여 패시베이션층을 뚫는 제1 관통홀을 형성하고;
    상기 패시베이션층 위에 평탄화층을 형성하고, 제1 관통홀을 채우며;
    상기 평탄화층을 뚫는 제2 관통홀 및 제3 관통홀을 형성하여, 제2 관통홀은 소스 전극의 표면을 최소한 노출시키고, 제3 관통홀은 캐퍼시터 지역 내에서 패시베이션층의 표면을 노출시키고; 그리고
    상기 평탄화층의 일부 위에 등각의 제3 전도층을 형성하고, 상기 소스 전극과 전기적으로 연결하는 것;을 포함하며,
    충전 캐퍼시터 구조는 상기 캐퍼시터 지역 내에서 제2 전도층, 패시베이션층 및 제3 전도층을 포함하여 이루어지는 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
  15. 제14항에 있어서,
    상기 게이트 회선은 금속인 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
  16. 제14항에 있어서,
    상기 게이트 절연층은 SiO2, SiNx, 또는 SiON인 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
  17. 제14항에 있어서,
    상기 제1 전도층은 금속인 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
  18. 제14항에 있어서,
    상기의 반도체층을 형성하는 것은,
    상기 게이트 절연층 위에 비결정성 실리콘층을 형성하고;
    상기 비결정성 실리콘층 위에 불순물이 첨가된 비결정성 실리콘층을 형성하는 것을 포함하여 이루어지는 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
  19. 제18항에 있어서,
    상기 공통 회선, 데이터 회선 및 TFT 구조를 형성한 후에,
    상기 소스 전극 및 드레인 전극을 마스크로서 이용하여, 비결정성 실리콘층의 표면을 노출시키기 위하여 불순물이 첨가된 비결정성 실리콘층의 일부를 제거하는 것을 더 포함하는 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
  20. 제14항에 있어서,
    상기 제2 전도층은 산화 인듐 주석(ITO) 또는 산화 인듐 아연(IZO)이며, 하부 전극 또는 화소 전극으로서 역할을 하는 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
  21. 제14항에 있어서,
    상기 패시베이션층은 유전체인 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
  22. 제21항에 있어서,
    상기 패시베이션층은 SiNx인 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
  23. 제14항에 있어서,
    상기 평탄화층은 회전 방식 유리(SOG) 또는 유기층인 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
  24. 제14항에 있어서,
    상기 제3 전도층은 산화 인듐 주석(ITO) 또는 산화 인듐 아연(IZO)이며, 상부 전극 또는 충전 컬렉터 전극으로서 역할을 하는 것을 특징으로 하는 엑스레이 검출 배열을 제작하는 방법.
  25. 제14항에 있어서,
    상기 게이트 회선은, 게이트 전극으로서 역할을 하는 튀어나온 부분을 트랜지스터 지역 내에 가지는 것을 특징으로 하는 방법.
  26. 제14항에 있어서,
    상기 트랜지스터 지역 내에 위치하는 게이트 회선이 게이트 전극으로서 역할을 하는 것을 특징으로 하는 방법.
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