KR20050034026A - 플라즈마 디스플레이 패널의 에너지 회수장치 및 방법 - Google Patents

플라즈마 디스플레이 패널의 에너지 회수장치 및 방법 Download PDF

Info

Publication number
KR20050034026A
KR20050034026A KR1020030069805A KR20030069805A KR20050034026A KR 20050034026 A KR20050034026 A KR 20050034026A KR 1020030069805 A KR1020030069805 A KR 1020030069805A KR 20030069805 A KR20030069805 A KR 20030069805A KR 20050034026 A KR20050034026 A KR 20050034026A
Authority
KR
South Korea
Prior art keywords
voltage
inductor
panel
switch
diode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
KR1020030069805A
Other languages
English (en)
Inventor
정윤권
박중서
김진영
Original Assignee
엘지전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지전자 주식회사 filed Critical 엘지전자 주식회사
Priority to KR1020030069805A priority Critical patent/KR20050034026A/ko
Priority to TW093129986A priority patent/TWI266270B/zh
Priority to US10/956,376 priority patent/US20050099364A1/en
Priority to DE602004020044T priority patent/DE602004020044D1/de
Priority to EP04256147A priority patent/EP1550996B1/en
Priority to AT04256147T priority patent/ATE426231T1/de
Priority to CNB2004100834175A priority patent/CN100351882C/zh
Priority to JP2004296136A priority patent/JP4897207B2/ja
Publication of KR20050034026A publication Critical patent/KR20050034026A/ko
Ceased legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/291—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes
    • G09G3/294—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels controlling the gas discharge to control a cell condition, e.g. by means of specific pulse shapes for lighting or sustain discharge
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
    • G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
    • G09G3/296—Driving circuits for producing the waveforms applied to the driving electrodes
    • G09G3/2965—Driving circuits for producing the waveforms applied to the driving electrodes using inductors for energy recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/025—Reduction of instantaneous peaks of current
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/06—Handling electromagnetic interferences [EMI], covering emitted as well as received electromagnetic radiation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of Gas Discharge Display Tubes (AREA)

Abstract

본 발명은 효율의 저하없이 안정적으로 서스테인 방전을 일으킬 수 있도록 한 에너지 회수장치에 관한 것이다.
본 발명의 플라즈마 디스플레이 패널의 에너지 회수장치는 서스테인 전압을 공진시켜 서스테인 전압의 2배의 전압까지 상승하는 전압을 발생하는 공진회로와, 공진회로에서 생성되는 전압이 서스테인 전압을 초과하지 못하도록 제한하는 다이오드와, 다이오드의 제어하에 공진회로로부터 서스테인 전압을 공급받는 패널을 구비한다.

Description

플라즈마 디스플레이 패널의 에너지 회수장치 및 방법{Apparatus and Method of Energy Recovery In Plasma Display Panel}
본 발명은 에너지 회수장치 및 방법에 관한 것으로 특히, 효율의 저하없이 안정적으로 서스테인 방전을 일으킬 수 있도록 한 에너지 회수장치 및 방법에 관한 것이다.
플라즈마 디스플레이 패널(Plasma Display Panel : 이하 "PDP"라 함)은 디지털 비디오 데이터에 따라 화소들 각각의 가스 방전 기간을 조절함으로써 화상을 표시한다. 이러한 PDP는 도 1과 같이 3전극을 구비하고 교류 전압으로 구동되는 PDP가 대표적이다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 주사전극(28Y) 및 유지전극(29Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다.
주사전극(28Y)과 유지전극(29Z) 각각은 투명전극(12Y,12Z)과, 투명전극(12Y,12Z)의 선폭보다 작은 선폭을 가지며 투명전극의 일측 가장자리에 형성되는 금속버스전극(13Y,13Z)을 포함한다. 투명전극(12Y,12Z)은 통상 인듐틴옥사이드(Indium-Tin-Oxide : ITO)로 상부기판(10) 상에 형성된다. 금속버스전극(13Y,13Z)은 통상 크롬(Cr) 등의 금속으로 투명전극(12Y,12Z) 상에 형성되어 저항이 높은 투명전극(12Y,12Z)에 의한 전압강하를 줄이는 역할을 한다. 주사전극(28Y)과 유지전극(29Z)이 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링으로부터 상부 유전체층(14)을 보호하고 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다.
어드레스전극(20X)은 주사전극(28Y) 및 유지전극(29Z)과 교차되는 방향으로 형성된다. 어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22)과 격벽(24)이 형성된다. 하부 유전체층(22)과 격벽(24)의 표면에는 형광체층(26)이 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전셀을 물리적으로 구분하며, 방전에 의해 생성된 자외선과 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체층(26)은 플라즈마 방전시 발생된 자외선에 의해 여기·발광되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전셀의 방전공간에는 방전을 위한 He+Xe, Ne+Xe 또는 He+Ne+Xe 등의 불활성 혼합가스가 주입된다.
이와 같이 구동되는 교류 면방전 PDP의 어드레스 방전 및 서스테인 방전에는 수백 볼트 이상의 고압이 필요하게 된다. 따라서, 어드레스 방전 및 서스테인 방전에 필요한 구동전력을 최소화하기 위하여 에너지 회수장치가 이용된다. 에너지 회수장치는 방전셀에 인가된 전압을 회수하여 다음 방전시의 구동전압으로 회수된 전압을 이용한다.
도 2는 종래의 'Weber(USP-5081400)'에 의해 제안된 PDP의 에너지 회수장치를 나타내는 도면이다.
도 2를 참조하면, 종래의 에너지 회수장치(30, 32)는 패널 커패시터(Cp)를 사이에 두고 서로 대칭적으로 설치된다. 여기서, 패널 커패시터(Cp)는 주사전극(Y)과 유지전극(Z) 사이에 형성되는 정전용량을 등가적으로 나타낸 것이다. 제 1 에너지 회수장치(30)는 주사전극(Y)에 서스테인 펄스를 공급한다. 제 2 에너지 회수장치(32)는 제 1 에너지 회수장치(30)와 교번되게 동작하면서 유지전극(Z)에 서스테인 펄스를 공급한다.
종래의 PDP의 에너지 회수장치(30, 32)의 구성을 제 1 에너지 회수장치(30)를 참조하여 설명하기로 한다. 제 1 에너지 회수장치(30)는 패널 커패시터(Cp)와 소스 커패시터(Cs) 사이에 접속된 인덕터(L)와, 소스 커패시터(Cs)와 인덕터(L) 사이에 병렬로 접속된 제 1 및 제 3 스위치(S1, S3)와, 패널 커패시터(Cp)와 인덕터(L) 사이에 병렬로 접속된 제 2 및 제 4 스위치(S2, S4)를 구비한다.
제 2 스위치(S2)는 서스테인 전압원(VS)에 접속되고, 제 4 스위치(S4)는 기저전압원(GND)에 접속된다. 소스 커패시터(Cs)는 서스테인 방전시 패널 커패시터(Cp)에 충전되는 전압을 회수하여 충전함과 아울러 충전된 전압을 패널 커패시터(Cp)에 재공급한다. 이와 같은 소스 커패시터(Cs)에는 서스테인 전압원(Vs)의 절반값에 해당하는 Vs/2의 전압이 충전된다. 인덕터(L)는 패널 커패시터(Cp)와 함께 공진회로를 형성한다. 제 1 내지 제 4 스위치(S1 내지 S4)는 전류의 흐름을 제어한다.
제 1 및 제 2 스위치(S1, S2)와 인덕터(L)의 사이에는 각각 설치된 제 5 및 제 6 다이오드(D5, D6)는 전류가 역방향으로 흐르는 것을 방지한다.
도 3은 제 1 에너지 회수장치 스위치들의 온/오프 타이밍과 패널 커패시터의 출력 파형을 나타내는 타이밍도 및 파형도이다.
T1 기간 이전에 패널 커패시터(Cp)에는 0 볼트의 전압이 충전됨과 아울러 소스 커패시터(Cs)에는 Vs/2의 전압이 충전되어 있다고 가정하여 동작과정을 상세히 설명하기로 한다.
T1 기간에는 제 1 스위치(S1)가 턴-온(Turn-on)되어 소스 커패시터(Cs)로부터 제 1 스위치(S1), 인덕터(L) 및 패널 커패시터(Cp)로 이어지는 전류 패스가 형성된다. 전류패스가 형성되면 소스 커패시터(Cs)에 충전된 전압이 패널 커패시터(Cp)로 공급된다. 이때, 인덕터(L)와 패널 커패시터(Cp)가 직렬 공진회로를 형성하기 때문에 패널 커패시터(Cp)에는 Vs 전압이 충전된다.
T2 기간에는 제 1스위치(S1)가 턴-오프됨과 아울러 제 2스위치(S2)가 턴-온된다. 제 2스위치(S2)가 턴-온되면 서스테인 전압원(Vs)의 전압이 주사전극(Y)으로 공급된다. 주사전극(Y)에 공급되는 서스테인 전압원(Vs)의 전압은 패널 커패시터(Cp)의 전압이 서스테인 전압원(Vs) 이하로 떨어지는 것을 방지하여 서스테인 방전이 정상적으로 일어나도록 한다. 한편, 패널 커패시터(Cp)의 전압은 T1기간에 Vs까지 상승하였기 때문에 서스테인 방전을 일으키기 위해 외부에서 공급해 주는 구동전력은 최소화된다.
T3 기간에는 제 2스위치(s2)의 턴-온상태를 소정시간 유지한다. 따라서, T3의 기간동안 주사전극(Y)에는 서스테인 전압원(Vs)의 전압이 공급된다.
T4 기간에는 제 2 스위치(S2)가 턴-오프됨과 아울러 제 3 스위치(S3)가 턴-온된다. 제 3 스위치(S3)가 턴-온되면 패널 커패시터(Cp)로부터 인덕터(L) 및 제 3 스위치(S3)를 통해 소스 커패시터(Cs)로 이어지는 전류 패스가 형성되어 패널 커패시터(Cp)에 충전된 전압이 소스 커패시터(Cs)로 회수된다. 이때, 소스 커패시터(Cs)에는 Vs/2의 전압이 충전된다.
T5 기간에는 제 3 스위치(S3)가 턴-오프됨과 아울러 제 4 스위치(S4)가 턴-온된다. 제 4 스위치(S4)가 턴-온되면 패널 커패시터(Cp)와 기저전압원(GND)간의 전류패스가 형성되어 패널 커패시터(Cp)의 전압이 0볼트로 하강한다. T6 기간에는 T5 상태를 일정 시간동안 유지한다. 실제로, 주사전극(Y) 및 유지전극(Z)에 공급되는 교류 구동펄스는 T1 내지 T6 기간이 주기적으로 반복되면서 얻어지게 된다.
한편, 제 2 에너지 회수장치(32)는 제 1 에너지 회수장치(30)와 교번적으로 동작하면서 패널 커패시터(Cp)에 구동전압을 공급하게 된다. 따라서, 패널 커패시터(Cp)에는 교번적으로 서스테인 펄스전압(Vs)이 공급되게 된다. 이와 같이 패널 커패시터(Cp)에 교번적으로 서스테인 펄스전압(Vs)이 공급됨으로써 방전셀들에서 서스테인 방전이 일어나게 된다.
한편, 이와 같은 종래의 에너지 회수장치는 LC공진을 이용하여 패널 커패시터(Cp)로 전압을 공급하기 때문에 패널 커패시터(Cp)로 공급되는 파형은 상승 및 하강시에 정현파 형태를 갖는다. 따라서, 패널 커패시터(Cp)로 공급되는 파형은 도 4와 같이 서스테인 전압(Vs)으로 도달하기 직전에 그 기울기가 감소하게 된다. 다시 말하여, 에너지 회수장치(30,32)로부터 공급되는 펄스는 높은 기울기를 상승하다가 서스테인 전압(Vs)으로 도달하기 직전에 그 기울기가 감소하게 된다. 이와 같이 패널 커패시터(Cp)로 공급되는 펄스의 기울기가 서스테인 전압(Vs)으로 도달하기 직전에 감소되면 약한 서스테인 방전이 일어나 충분한 휘도를 표현하지 못하게 된다.
또한, 서스테인 전압(Vs)으로 도달하기 직전에 그 기울기가 감소되는 펄스가 패널 커패시터(Cp)로 인가되는 경우 패널 커패시터(Cp)에서 오방전(miswriting)이 일어날 염려가 있다.(패널 커패시터(Cp) 내부에 적은양의 하전입자가 포함되는 경우) 아울러, 패널 커패시터(Cp)에 많은양의 프라이밍 하전입자가 포함되어 있는 경우 펄스의 기울기가 서서히 상승되는 기간에 서스테인 방전이 발생될 수 있다. 여기서, 펄스가 서스테인 전압(Vs)으로 상승되는 기간(낮은 기울기를 가지고 상승하는 기간)동안 서스테인 방전이 발생되면, 즉 패널 커패시터(Cp)에 서스테인 전압(Vs)이 공급되기 전에 방전이 발생되면 벽전하가 충분히 형성되지 않아 서스테인 방전이 소거되는 경우가 발생된다.
한편, 이와 같은 문제점을 극복하기 위하여 도 5와 같은 구동파형을 패널 커패시터(Cp)로 인가하는 방법이 자주 사용되고 있다. 즉, 도 5와 같이 LC 공진에 의하여 패널 커패시터(Cp)에 소정전압이 공급된 후 제 2스위치(S2)를 강제로 턴-온시킴으로써 패널 커패시터(Cp)에 Vs의 전압을 강제로 인가하게 된다. 이와 같이 패널 커패서터(Cp)의 전압이 Vs로 도달하기 전에 제 2스위치(S2)를 턴-온시키면 패널 커패시터(Cp)의 전압이 급격히 Vs로 상승하기 때문에 정현파를 공급함으로써 발생되는 문제점을 해결할 수 있다. 하지만, 이와 같이 제 2스위치(S2)를 강제로 턴-온하면 추가적은 전압손실이 발생되어 효율이 저하된다.
따라서, 본 발명의 목적은 효율의 저하없이 안정적으로 서스테인 방전을 일으킬 수 있도록 한 에너지 회수장치 및 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 플라즈마 디스플레이 패널의 에너지 회수장치는 서스테인 전압을 공진시켜 서스테인 전압의 2배의 전압까지 상승하는 전압을 발생하는 공진회로와, 공진회로에서 생성되는 전압이 서스테인 전압을 초과하지 못하도록 제한하는 다이오드와, 다이오드의 제어하에 공진회로로부터 서스테인 전압을 공급받는 패널을 구비한다.
상기 공진회로에 접속됨과 아울러 서스테인 전압이 저장되는 소스 커패시터와, 소스 커패시터에 병렬로 접속되는 서스테인 전압원을 구비한다.
상기 공진회로는 패널에 매트릭스 형태로 배치되는 방전셀에 등가적으로 형성되는 패널 커패시터와, 패널 커패시터와 소스 커패시터 사이에 접속되는 인덕터를 구비한다.
상기 소스 커패시터와 인덕터의 일측 사이에 설치되어 소스 커패시터의 충전된 서스테인 전압이 인덕터로 공급될 때 턴-온되는 제 1스위치와, 소스 커패시터와 인덕터의 다른측 사이에 설치되어 패널에 서스테인전압이 공급될 때 턴-온되는 제 2스위치와, 기저전압원과 인덕터의 일측 사이에 설치되어 패널에 충전된 전압이 방전될 때 턴-온되는 제 3스위치와, 기저전압원과 인덕터의 다른측 사이에 설치되어 패널에 기저전압원의 전압이 공급될 때 턴-온되는 제 4스위치를 구비한다.
상기 다이오드는 제 2스위치의 내부 다이오드이다.
상기 제 1스위치가 턴-온되면 인덕터에 에너지가 충전되고, 제 1스위치가 턴-오프되었을 때 인덕터의 충전된 에너지는 다이오드 및 제 2스위치 중 적어도 하나 이상을 경유하여 소스 커패시터로 공급된다.
상기 제 3스위치가 턴-온되면 패널에 충전된 전압은 인덕터를 경유하여 정현파 형태로 하강되면서 기저전압원으로 공급된다.
상기 제 3스위치가 턴-온되었을 때 인덕터에 충전된 에너지는 제 3스위치가 턴-오프된 후 제 1스위치의 내부 다이오드를 경유하여 소스 커패시터로 공급된다.
상기 공진회로에 접속됨과 아울러 서스테인 전압의 절반에 해당하는 전압값을 가지는 기준전압원과, 기준전압원과 기저전압원 사이에 설치됨과 아울러 서스테인 전압의 절반에 해당하는 전압이 충전되는 소스 커패시터를 구비한다.
상기 공진회로는 패널에 매트릭스 형태로 배치되는 방전셀에 등가적으로 형성되는 패널 커패시터와, 소스 커패시터 및 기준전압원 사이의 공통단자와 패널 커패시터 사이에 접속되는 인덕터를 구비한다.
상기 기준전압원의 전압값과 소스 커패시터의 전압갑이 합쳐져 생성되는 서스테인 전압이 공진회로로 공급된다.
상기 기준전압원과 인덕터의 일측 사이에 설치되어 서스테인 전압이 인덕터로 공급될 때 턴-온되는 제 1스위치와, 기준전압원과 인덕터의 다른측 사이에 설치되어 서스테인 전압이 패널로 공급될 때 턴-온되는 제 2스위치와, 소스 커패시터와 인덕터의 일측 사이에 설치되어 패널에 충전된 전압이 소스 커패시터로 회수될 때 턴-온되는 제 3스위치와, 기저전압원과 인덕터의 다른측 사이에 설치되어 패널에 기저전압원의 전압이 공급될 때 턴-온되는 제 4스위치를 구비한다.
상기 다이오드는 제 2스위치의 내부 다이오드이다.
상기 제 3스위치가 턴-온되면 패널에 충전된 전압은 인덕터를 경유하여 정현파 형태로 하강되면서 소스 커패시터로 공급된다.
상기 제 1스위치와 인덕터 사이에 역전류를 방지하기 위하여 설치되는 제 1다이오드와, 제 2스위치와 인덕터 사이에 역전류를 방지하기 위하여 설치되는 제 2다이오드와, 제 1다이오드, 제 2다이오드 및 인덕터의 공통단자와 기저전압원 사이에 설치되어 제 1다이오드, 제 2다이오드 및 인덕터의 공통단자 전압을 기저전압 이상으로 유지하기 위한 제 3다이오드와, 제 1다이오드, 제 2다이오드 및 인덕터의 공통단자와 기준전압원 사이에 설치되어 제 1다이오드, 제 2다이오드 및 인덕터의 공통단자 전압을 서스테인 전압 이하로 유지하기 위한 제 4다이오드를 추가로 구비한다.
본 발명의 플라즈마 디스플레이 패널의 에너지 회수장치는 제 1전압을 공진시켜 제 1전압의 2배의 전압까지 상승하는 전압을 발생하는 공진회로와, 공진회로에서 생성되는 전압이 제 1전압을 초과하지 못하도록 제한하는 다이오드와, 다이오드의 제어하에 공진회로로부터 제 1전압을 공급받아 제 2전압으로부터 제 1전압으로 상승되는 패널을 구비한다.
상기 공진회로로 제 1전압을 공급함과 아울러 부극성단자가 기저전압원에 접속되는 기준전압원과, 기준전압원의 부극성단자에 정극성단자가 접속됨과 아울러 패널에 충전된 제 1전압을 회수하여 충전함으로써 제 2전압을 생성하는 소스 커패시터를 구비한다.
상기 제 1전압 및 제 2전압은 동일한 절대치 전압값으로 설정된다.
상기 공진회로는 패널에 매트릭스 형태로 배치되는 방전셀에 등가적으로 형성되는 패널 커패시터와, 패널 커패시터와 기준전압원 사이에 접속되는 인덕터를 구비한다.
상기 기준전압원과 인덕터의 일측 사이에 설치되어 제 1전압이 인덕터로 공급될 때 턴-온되는 제 1스위치와, 기준전압원과 인덕터의 다른측 사이에 설치되어 패널로 제 1전압이 공급될 때 턴-온되는 제 2스위치와, 소스 커패시터의 정극성단자와 인덕터의 일측 사이에 설치되어 패널에 충전된 전압이 소스 커패시터로 공급될 때 턴-온되는 제 3스위치와, 소스 커패시터의 부극성단자와 인덕터의 다른측 사이에 설치되어 패널에 제 2전압이 공급될 때 턴-온되는 제 4스위치를 구비한다.
상기 다이오드는 제 2스위치의 내부 다이오드이다.
상기 제 3스위치가 턴-온되면 패널에 충전된 전압은 인덕터를 경유하여 정현파 형태로 하강되면서 소스 커패시터로 공급된다.
상기 제 1스위치와 인덕터 사이에 역전류를 방지하기 위하여 설치되는 제 1다이오드와, 제 2스위치와 인덕터 사이에 역전류를 방지하기 위하여 설치되는 제 2다이오드와, 제 1스위치 및 제 1다이오드의 공통단자와 소스 커패시터의 부극성 단자 사이에 설치되어 제 1스위치 및 제 1다이오드의 공통단자 전압이 제 2전압 이하로 하강하는 것을 방지하기 위한 제 3다이오드와, 인덕터 및 제 1다이오드의 공통단자와 기준전압원 사이에 설치되어 인덕터 및 제 1다이오드의 공통단자 전압이 제 1전압 이상으로 상승되는 것을 방지하기 위한 제 4다이오드를 추가로 구비한다.
본 발명의 플라즈마 디스플레이 패널의 에너지 회수방법은 서스테인 전압을 공진시켜 서스테인 전압의 2배의 전압까지 상승하는 전압을 발생하는 제 1단계와, 제 1단계에서 생성되는 전압이 서스테인 전압을 초과하지 못하도록 제어되면서 방전셀에 등가적으로 형성된 패널 커패시터로 공급되는 제 2단계를 포함한다.
상기 패널 커패시터의 전압을 서스테인 전압으로 유지시키는 제 3단계와, 패널 커패시터에 충전된 전압이 정현파 형태로 하강될 수 있도록 인덕터를 경유하여 방전시키는 제 4단계를 추가로 포함한다.
상기 제 2단계에서는 서스테인 전압의 2배의 전압까지 상승하는 전압을 발생시키는 공진회로와 서스테인 전압원 사이에 형성된 다이오드를 이용하여 제 1단계에서 생성되는 전압이 서스테인 전압을 초과하지 못하도록 제어한다.
본 발명의 플라즈마 디스플레이 패널의 에너지 회수방법은 제 1전압을 공진시켜 제 1전압의 2배의 전압까지 상승되는 전압을 발생시키는 단계와, 공진된 전압이 제 1전압을 초과하지 못하도록 제어하는 단계와, 공진된 전압이 패널로 공급되어 패널의 전압을 제 2전압으로부터 제 1전압까지 상승시키는 단계를 포함한다.
상기 패널의 전압이 제 1전압까지 상승된 후 제 1전압을 유지시키는 단계와, 패널의 전압이 정현파 형태로 하강될 수 있도록 인덕터를 경유하여 패널의 전압을 제 2전압까지 하강시키는 단계를 포함한다.
상기 제 1전압 및 제 2전압은 동일한 절대치 전압값으로 설정된다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 도 6 내지 도 13을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 6은 본 발명의 제 1실시예에 의한 에너지 회수장치를 나타내는 도면이다. 도 6에서는 패널 커패시터(Cp)의 일측(예를 들면 주사전극(Y)측)에 형성된 에너지 회수장치 만을 도시하였다. 실제로, 패널 커패시터(Cp)의 다른측에도 동일한 형태의 에너지 회수장치가 설치된다.
도 6을 참조하면, 본 발명의 제 1실시예에 의한 에너지 회수장치는 서스테인 전압원(Vs)과, 서스테인 전압원(Vs)에 병렬로 접속되는 소스 커패시터(Cs)와, 방전셀에 등가적으로 형성되는 패널 커패시터(Cp)와, 소스 커패시터(Cs)와 패널 커패시터(Cp) 사이에 설치되는 인덕터(L)와, 인덕터(L)와 패널 커패시터(Cp) 사이에 병렬로 접속되는 제 2 및 제 4스위치(S2,S4)와, 인덕터(L)와 소스 커패시터(Cs)에 사이에 병렬로 접속되는 제 1 및 제 3스위치(S1,S3)를 구비한다.
제 1 및 제 2스위치(S1,S2)는 서스테인 전압원(Vs)(즉, 소스 커패시터(Cs))에 접속되고, 제 3 및 제 4스위치(S3,S4)는 기저전압원(GND)에 접속된다. 소스 커패시터(Cs)에는 서스테인 전압(Vs)이 충전된다. 인덕터(L)는 패널 커패시터(Cp)와 함께 공진회로를 형성한다. 제 1 내지 제 4스위치(S1 내지 S4)는 턴-온 또는 턴-오프되면서 패널 커패시터(Cp)에 서스테인 전압(Vs)이 공급되도록 한다. 이와 같은 제 1 내지 제 4스위치(S1 내지 S4) 각각에는 전류의 흐름을 제어하기 위한 내부 다이오드(D1 내지 D4)가 설치된다.
도 7은 도 6에 도시된 에너지 회수장치 스위치들의 온/오프 타이밍을 나타내는 도면이다.
T1 기간 이전에 패널 커패시터(Cp)에는 0볼트의 전압이 충전됨과 아울러 소스 커패시터(Cs)에는 Vs의 전압이 충전되어 있다고 가정하여 동작과정을 상세히 설명하기로 한다.
T1 기간에는 제 1스위치(S1)가 턴-온된다. 제 1스위치(S1)가 턴-온되면 소스 커패시터(Cs)에 충전된 서스테인 전압(Vs)이 제 1스위치(S1) 및 인덕터(L)를 경유하여 패널 커패시터(Cp)로 공급된다.(인덕터(L)에 소정의 에너지가 충전) 이때, 인덕터(L)는 패널 커패시터(Cp)와 함께 직렬 공진회로를 형성한다. 따라서, 패널 커패시터(Cp)에 인가되는 전압은 도 8의 점선과 같이 2Vs의 전압까지 상승될 수 있다. 하지만, 실제로 패널 커패시터(Cp)에 인가되는 전압은 제 2스위치(S2)의 내부 다이오드(D2)에 의하여 서스테인 전압(Vs)으로 제한된다.(여기서, 제 1스위치의 턴-오프시점은 패널 커패시터(Cp)에 원하는 전압이 충전되었을 때로 설정될 수 있다.)
다시 말하여, 제 2스위치(S2)의 내부 다이오드(D2)에 의하여 패널 커패시터(Cp)로 공급되는 전압은 서스테인 전압(Vs)을 초과하지 않도록 제어된다.
한편, T1 기간동안 패널 커패시터(Cp)로 공급되는 전압은 공진에 의하여 급격히 상승된다. 즉, 패널 커패시터(Cp)에 인가되는 전압은 공진에 의하여 서스테인 전압(Vs)까지 급격한 기울기(즉, 서스테인 전압(Vs)으로 도달하기 직전에 그 기울기가 감소되지 않는다)를 가지고 상승하고, 이에 따라 본 발명에서는 안정적으로 서스테인 방전을 일으킬 수 있다.
T2 기간에는 제 1스위치(S1)가 턴-오프됨과 아울러 제 2스위치(S2)가 턴-온된다. 제 2스위치(S2)가 턴-온되면 패널 커패시터(Cp)의 전압이 서스테인 전압(Vs)으로 유지된다.
한편, 제 1스위치(S1)가 턴-오프되면 T1 기간동안 인덕터(L)에 충전된 에너지의 극성이 반전된다. 다시 말하여, 제 1스위치(S1)가 턴-오프되면 인덕터(L)에는 도 9와 같은 역전압이 유기된다. 그리고, 인덕터(L)에 유기된 역전압(역에너지)은 제 2스위치(S2)의 내부 다이오드(D2)를 경유하여 소스 커패시터(Cs)로 회수된다.
T3 기간에는 제 2스위치(S2)가 턴-오프됨과 아울러 제 3스위치(S3)가 턴-온된다. 제 3스위치(S3)가 턴-온되면 패널 커패시터(Cp)에 충전된 전압이 인덕터(L)를 경유하여 기저전압원(GND)으로 공급된다.(이때, 인덕터(L)에 소정의 에너지가 충전된다) 여기서, 패널 커패시터(Cp)의 전압이 인덕터(L)를 경유하여 기저전압원(GND)으로 공급되기 때문에 패널 커패시터(Cp)의 전위는 도 8과 같이 정현파 형태로 하강된다. 다시 말하여, T3 기간동안 패널 커패시터(Cp)의 전위는 급격히 하강되지 않고, 정현파 형태로(즉, 하강 시작점과 하강 끝지점에서 기울기 감소) 서서히 하강된다. 이와 같이, 피녈 커패시터(Cp)의 전위가 정현파 형태로 하강되면 EMI가 저감될 수 있다.
T4 기간에는 제 3스위치(S3)가 턴-오프된다. 즉, T4 기간에는 제 1 내지 제 4스위치(S1 내지 S4)들 모두가 턴-오프 상태를 유지한다. 제 3스위치(S3)가 턴-온되면 T3 기간동안 인덕터(L)에 충전된 에너지의 극성이 반전된다. 다시 말하여, 제 3스위치(S3)가 턴-오프되면 인덕터(L)에는 도 10과 같은 역전압이 유기된다. 여기서, 인덕터(L)에 유기된 역에너지는 제 1스위치(S1)의 내부 다이오드를 경유하여 소스 커패시터(Cs)로 회수된다.
T5 기간에는 제 4스위치(S4)가 턴-온된다. 제 4스위치(S4)가 턴-온되면 패널 커패시터(Cp)에 기저전압(GND)이 공급된다. 즉, T5 기간동안 패널 커패시터(Cp)는 기저전위(GND)를 유지한다. 실제로, 본 발명의 제 1실시예에 의한 에너지 회수장치는 T1 내지 T5의 기간을 주기적으로 반복하면서 서스테인 펄스를 패널 커패시터(Cp)로 공급하게 된다.
도 11은 본 발명의 제 2실시예에 의한 에너지 회수장치를 나타내는 도면이다. 도 11에서는 패널 커패시터(Cp)의 일측(예를 들면 주사전극(Y)측)에 형성된 에너지 회수장치만을 도시하였다. 실제로, 패널 커패시터(Cp)의 다른측에도 동일한 형태의 에너지 회수장치가 설치된다.
도 11을 참조하면, 본 발명의 제 2실시예에 의한 에너지 회수장치는 방전셀에 등가적으로 형성되는 패널 커패시터(Cp)와, 서스테인 전압(Vs)의 절반에 해당하는 전압을 가지는 기준전압원(Vs/2)과, 기준전압원(Vs/2)과 기저전압원(GND) 사이에 설치되는 소스 커패시터(Cs)와, 소스 커패시터(Cs)와 기준전압원(Vs/2)의 공통단자와 패널 커패시터(Cp) 사이에 접속된 인덕터(L)와, 인덕터(L)와 기준전압원(Vs/2) 사이에 병렬로 접속된 제 1 및 제 3스위치(S1,S3)와, 패널 커패시터(Cp)와 인덕터(L) 사이에 병렬로 접속된 제 2 및 제 4스위치(S2,S4)를 구비한다.
제 1스위치(S1) 및 제 2스위치(S2)는 기준전압원(Vs/2)에 접속되고, 제 4스위치(S4)는 기저전압원(GND)에 접속된다. 그리고, 제 3스위치(S3)는 소스 커패시터(Cs) 및 기준전압원(Vs/2)의 공통단자에 접속된다. 소스 커패시터(Cs)는 서스테인 방전시 패널 커패시터(Cp)에 충전되는 전압을 회수하여 충전함과 아울러 충전된 전압을 패널 커패시터(Cp)에 재공급한다. 이와 같은 소스 커패시터(Cs)에는 서스테인 전압원(Vs)의 절반값에 해당하는 Vs/2의 전압이 충전된다. 인덕터(L)는 패널 커패시터(Cp)와 함께 공진회로를 형성한다. 제 1 내지 제 4스위치(S1 내지 S4)는 턴-온 또는 턴-오프되면서 패널 커패시터(Cp)에 서스테인 전압(Vs)이 공급되도록 한다. 이와 같은 제 1 내지 제 4스위치(S1 내지 S4) 각각에는 전류의 흐름을 제어하기 위한 내부 다이오드(D1 내지 D4)가 설치된다.
한편, 기준전압원(Vs/2)에 접속된 제 1 및 제 2스위치(S2)에는 실질적으로 서스테인 전압(Vs)이 인가된다. 다시 말하여, 제 1노드(n1)에는 소스 커패시터(Cs)에 충전된 Vs/2의 전압과 기준전압원(Vs/2)의 합전압(Vs)이 인가된다. 즉, 본 발명의 제 2실시예에서는 서스테인 전압(Vs)의 절반에 해당하는 기준전압원(vs/2)의 전압을 이용하여 서스테인 전압(Vs)을 생성함으로써 소비전력을 저감할 수 있다.
한편, 본 발명의 제 2실시예에 의한 에너지 회수장치는 인덕터(L)와 제 1스위치(S1) 사이에 설치되는 제 5다이오드(D5)와, 인덕터(L)와 제 3스위치(S3) 사이에 설치되는 제 6다이오드(D5)와, 인덕터(L) 및 제 5다이오드(D5)의 공통단자와 제 1노드(n1) 사이에 설치되는 제 7다이오드(D7)와, 인덕터(L) 및 제 6다이오드(D6)의 공통단자와 기저전압원(GND) 사이에 설치되는 제 8다이오드(D8)를 추가적으로 구비한다.
제 5다이오드(D5) 및 제 6다이오드(D6)는 역전류가 흐르는 것을 방지한다. 제 7다이오드(D7)는 인덕터(L) 및 제 5다이오드(D5) 사이의 전압이 서스테인 전압(Vs) 이상으로 상승하는 것을 방지한다. 제 8다이오드(D8)는 인덕터(L) 및 제 6다이오드(D6) 사이의 전압이 기저전위(GND) 이하로 하강하는 것을 방지한다.
도 12는 도 11에 도시된 에너지 회수장치 스위치들의 온/오프 타이밍을 나타내는 도면이다. T1 기간 이전에 패널 커패시터(Cp)에는 0볼트의 전압이 충전됨과 아울러 소스 커패시터(Cs)에는 Vs/2의 전압이 충전되어 있다고 가정하여 동작과정을 상세히 설명하기로 한다.
T1 기간에는 제 1스위치(S1)가 턴-온된다. 제 1스위치(S1)가 턴-온되면 제 1노드(n1)에 인가된 서스테인전압(Vs)(Vs/2+Cs전압)이 제 1스위치(S1), 제 5다이오드(D5) 및 인덕터(L)를 경유하여 패널 커패시터(Cp)로 공급된다.(인덕터(L)에 소정의 에너지 충전) 이때, 인덕터(L)는 패널 커패시터(Cp)와 함께 직렬 공진회로를 형성한다. 따라서, 패널 커패시터(Cp)에 인가되는 전압은 도 8의 점선과 같이 2Vs의 전압까지 상승될 수 있다. 하지만, 실제로 패널 커패시터(Cp)에 인가되는 전압은 제 2스위치(S2)의 내부 다이오드(D2)에 의하여 서스테인 전압(Vs)으로 제한된다. 다시 말하여, 제 2스위치(S2)의 내부 다이오드(D2)에 의하여 패널 커패시터(Cp)로 공급되는 전압은 서스테인 전압(Vs)을 초과하지 않도록 제어된다.
한편, T1 기간동안 패널 커패시터(Cp)로 공급되는 전압은 공진에 의하여 급격히 상승된다. 즉, 패널 커패시터(Cp)에 인가되는 전압은 공진에 의하여 서스테인 전압(Vs)까지 급격한 기울기(즉, 서스테인 전압(Vs)으로 도달하기 직전에 그 기울기가 감소되지 않는다)를 가지고 상승하고, 이에 따라 본 발명에서는 안정적으로 서스테인 방전을 일으킬 수 있다.
T2 기간에는 제 1스위치(S1)가 턴-오프됨과 아울러 제 2스위치(S2)가 턴-온된다. 제 2스위치(S2)가 턴-온되면 패널 커패시터(Cp)의 전압이 서스테인전압(Vs)으로 유지된다. 한편, 제 1스위치(S1)가 턴-오프되면 T1 기간동안 인덕터(L)에 충전된 에너지의 극성이 반전된다. 다시 말하여, 제 1스위치(S1)가 턴-오프되면 인덕터(L)에는 도 13과 같은 역전압이 유기된다. 그리고, 인덕터(L)에 유기된 역전압(역에너지)은 제 2스위치(S2)의 내부 다이오드(D2)를 경유하여 기준전압원(Vs/2)으로 공급된다.
T3 기간에는 제 2스위치(S2)가 턴-오프됨과 아울러 제 3스위치(S3)가 턴-온된다. 제 3스위치(S3)가 턴-온되면 패널 커패시터(Cp)에 충전된 전압이 인덕터(L)를 경유하여 소스 커패시터(Cs)로 공급된다. 이때, 소스 커패시터(Cs)에는 Vs/2의 전압이 충전된다. 한편, 패널 커패시터(Cp)의 전압은 인덕터(L)를 경유하여 소스 커패시터(Cs)로 공급되기 때문에 패널 커패시터(Cp)의 전위는 도 8과 같이 정현파 형태로 하강된다. 다시 말하여, T3 기간동안 패널 커패시터(Cp)의 전위는 급격히 하강되지 않고, 정현파 형태로(즉, 하강 시작점과 하강 끝지점에서 기울기 감소) 서서히 하강된다. 이와 같이, 피녈 커패시터(Cp)의 전위가 정현파 형태로 하강되면 EMI가 저감될 수 있다.
T4 기간에는 제 3스위치(S3)가 턴-오프됨과 아울러 제 4스위치(S4)가 턴-온된다. 제 4스위치(S4)가 턴-온되면 패널 커패시터(Cp)에 기저전압(GND)이 공급된다. 즉, T4 기간동안 패널 커패시터(Cp)는 기저전위(GND)를 유지한다. 실제로, 본 발명의 제 2실시예에 의한 에너지 회수장치는 T1 내지 T4의 기간을 주기적으로 반복하면서 서스테인 펄스를 패널 커패시터(Cp)로 공급하게 된다.
도 14는 본 발명의 제 3실시예에 의한 에너지 회수장치를 나타내는 도면이다. 본 발명의 제 3실시예에 의한 에너지 회수장치의 동작과정은 도 11에 도시된 본 발명의 제 2실시예에 의한 에너지 회수장치의 동작과정과 동일하다. 다만, 본 발명의 제 2실시예에서는 패널 커패시터(Cp)에 서스테인전압(Vs) 내지 기저전위(GND)를 공급하지만, 제 3실시예에서는 패널 커패시터(Cp)에 1/2서스테인전압(Vs/2) 내지 -1/2서스테인전압(-Vs/2)을 공급한다.(즉, 제 2 및 제 3실시예에서 공급되는 절대치 전압값은 동일하다)
도 14를 참조하면, 본 발명의 제 3실시예에 의한 에너지 회수장치는 방전셀에 등가적으로 형성되는 패널 커패시터(Cp)와, 서스테인 전압(Vs)의 절반에 해당하는 전압을 가지는 기준전압원(Vs/2)과, 기준전압원(Vs/2)과 패널 커패시터(Cp) 사이에 접속된 인덕터(L)와, 인덕터(L)와 기준전압원(Vs/2) 사이에 병렬로 접속된 제 1 및 제 3스위치(S1,S3)와, 인덕터(L)와 패널 커패시터(Cp) 사이에 병렬로 접속된 제 2 및 제 4스위치(S2,S4)와, 제 4스위치(S4)와 기준전압원(Vs/2)의 부극성 단자 사이에 접속된 소스 커패시터(Cs)를 구비한다.
제 1스위치(S1) 및 제 2스위치(S2)는 기준전압원(Vs/2)에 접속된다. 제 3스위치(S3)는 기저전압원(GND)에 접속된다. 그리고, 기준전압원(Vs/2)의 부극성 단자 및 소스 커패시터(Cs)의 정극성 단자도 기저전압원(GND)에 접속된다. 이와 같이 기준전압원(Vs/2)의 부극성 단자 및 소스 커패시터(Cs)의 정극성 단자가 기저전압원(GND)에 접속되면 제 1노드(n1)는 1/2Vs의 전위를 가지며 제 2노드(n2)는 -1/2Vs의 전위를 갖는다. 제 4스위치(S4)는 제 2노드(n2)(즉, 소스 커패시터(Cs)의 부극성단자)에 접속된다.
소스 커패시터(Cs)에는 서스테인 전압(Vs)의 절반값에 해당하는 Vs/2의 전압이 충전된다. 인덕터(L)는 패널 커패시터(Cp)와 함께 공진회로를 형성한다. 제 1 내지 제 4스위치(S1 내지 S4)는 턴-온 또는 턴-오프되면서 패널 커패시터(Cp)의 전위가 -1/2Vs 내지 1/2Vs로 변동되도록 한다. 이와 같은 제 1 내지 제 4스위치(S1 내지 S4)각각에는 전류의 흐름을 제어하기 위한 내부 다이오드(D1 내지 D4)가 설치된다.
한편, 본 발명의 제 3실시예에 의한 에너지 회수장치는 인덕터(L)와 제 1스위치(S1) 사이에 설치되는 제 5다이오드(D5)와, 인덕터(L)와 제 3스위치(S3) 사이에 설치되는 제 6다이오드(D6)와, 인덕터(L) 및 제 5다이오드(D5)의 공통단자와 제 1노드(n1) 사이에 설치되는 제 7다이오드(D7)와, 인덕터(L) 및 제 6다이오드(D6)의 공통단자와 기저전압원(GND) 사이에 설치되는 제 8다이오드(D8)를 추가적으로 구비한다.
제 5다이오드(D5) 및 제 6다이오드(D6)는 역전류가 흐르는 것을 방지한다. 제 7다이오드(D7)는 인덕터(L) 및 제 5다이오드(D5) 사이의 전압이 서스테인 전압(Vs) 이상으로 상승하는 것을 방지한다. 제 8다이오드(D8)는 인덕터(L) 및 제 6다이오드(D6) 사이의 전압이 기저전위(GND) 이하로 하강하는 것을 방지한다.
이와 같은 제 3실시예에 의한 에너지 회수장치의 동작과정을 도 12를 참조하여 설명하기로 한다.
T1 기간 이전에 패널 커패시터(Cp)에는 -1/2Vs의 전압이 충전되어 있다고 가정하여 동작과정을 상세히 설명하기로 한다.(실제 패널 커패시터(Cp)의 다른측은 -1/2Vs전위에 접지된다.)
T1 기간에는 제 1스위치(S1)가 턴-온된다. 제 1스위치(S1)가 턴-온되면 제 1노드(n1)에 인가된 1/2Vs의 전압이 제 1스위치(S1), 제 5다이오드(D5) 및 인덕터(L)를 경유하여 패널 커패시터(Cp)로 공급된다.(인덕터(L)에 소정의 에너지 충전) 이때, 인덕터(L)는 패널 커패시터(Cp)와 함께 직렬 공진회로를 형성한다. 따라서, 패널 커패시터(Cp)에 인가되는 전압은 도 15의 점섬과 같이 Vs의 전압까지 상승될 수 있다. 하지만, 실제로 패널 커패시터(Cp)에 인가되는 전압은 제 2스위치(S2)의 내부 다이오드(D2)에 의하여 1/2Vs전압으로 제한된다. 다시 말하여, 제 2스위치(S2)의 내부 다이오드(D2)에 의하여 패널 커패시터(Cp)로 공급되는 전압은 1/2Vs를 초과하지 않도록 제어된다.
한편, T1기간동안 패널 커패시터(Cp)로 공급되는 전압은 공진에 의하여 급격히 상승된다. 즉, 패널 커패시터(Cp)에 인가되는 전압은 공진에 의하여 1/2Vs전압까지 급격한 기울기(즉, 1/2Vs전압으로 도달하기 직전에 그 기울기가 감소되지 않는다)를 가지고 상승하므로 안정된 서스테인 방전을 일으킬 수 있다.
T2 기간에는 제 1스위치(S1)가 턴-오프됨과 아울러 제 2스위치(S2)가 턴-온된다. 제 2스위치(S2)가 턴-온되면 패널 커패시터(Cp)의 전압이 1/2Vs전압으로 유지된다. 한편, 제 1스위치(S1)가 턴-오프되면 T1 기간동안 인덕터(L)에 충전된 에너지의 극성이 반전된다. 이때, 인덕터(L)에 유기된 역에너지는 제 2스위치(S2)(및/또는 내부 다이오드(D2))를 경유하여 기준전압원(Vs/2)으로 공급된다.
T3 기간에는 제 2스위치(S2)가 턴-오프됨과 아울러 제 3스위치(S3)가 턴-온된다. 제 3스위치(S3)가 턴-온되면 패널 커패시터(Cp)에 충전된 전압이 인덕터(L)를 경유하여 소스 커패시터(Cs)로 공급된다. 한편, 패널 커패시터(Cp)의 전압은 인덕터(L)를 경유하여 소스 커패시터(Cs)로 공급되기 때문에 패널 커패시터(Cp)의 전위는 도 15와 같이 정현파 형태로 하강된다. 다시 말하여, T3 기간동안 패널 커패시터(Cp)의 전위는 급격히 하강되지 않고, 정현파 형태로(즉, 하강 시작점과 하강 끝지점에서 기울기 감소) 서서히 하강된다. 이와 같이, 패널 커패시터(Cp)의 전위가 정현파 형태로 하강되면 EMI가 저감될 수 있다.
T4 기간에는 제 3스위치(S3)가 턴-오프됨과 아울러 제 4스위치(S4)가 턴-온된다. 제 4스위치(S4)가 턴-온되면 패널 커패시터(Cp)에 제 2노드(n2)의 전압(즉, -Vs/2)이 공급된다. 즉, T4기간동안 패널 커패서터(Cp)는 -Vs/2의 전위를 유지한다. 실제로, 본 발명의 제 3실시예에 의한 에너지 회수장치는 T1 내지 T4의 기간을 주기적으로 반복하면서 패널 커패시터(Cp)로 전압을 공급한다.
상술한 바와 같이, 본 발명에 따른 에너지 회수장치 및 방법에 의하면 패널 커패시터로 공급되어야할 전압보다 높은 전압이 생성될 수 있도록 공진회로를 구성하고, 이중 원하는 전압만이 패널 커패시터로 공급되도록 제어함으로써 안정된 서스테인 방전을 일으킬 수 있다. 다시 말하여, 패널 커패시터로 공급되는 전압은 급격한 기울기를 가지고 상승되기 때문에 패널 커패시터 내부에 포함된 하전입자의 양과 무관하게 안정된 서스테인 방전을 일으킬 수 있다. 그리고, 패널 커패시터에 충전된 전압은 인덕터를 경유하여 방전되기 때문에 패널 커패시터의 전압은 정현파 형태로 하강하고, 이에 따라 EMI를 최소화할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 종래의 3전극 교류 면방전형 플라즈마 디스플레이 패널의 방전셀 구조를 나타내는 사시도.
도 2는 종래의 에너지 회수장치를 나타내는 회로도.
도 3은 도 2에 도시된 에너지 회수장치의 동작과정을 나타내는 스위칭도.
도 4는 도 2에 도시된 에너지 회수장치에 의하여 생성되는 서스테인 펄스를 나타내는 도면.
도 5는 종래의 다른 실시예에 의하여 생성되는 서스테인 펄스를 나타내는 도면.
도 6은 본 발명의 제 1실시예에 의한 에너지 회수장치를 나타내는 회로도.
도 7은 도 6에 도시된 에너지 회수장치의 동작과정을 나타내는 스위칭도.
도 8은 도 6에 도시된 에너지 회수장치에 의하여 생성되는 서스테인 펄스를 나타내는 도면.
도 9 및 도 10은 도 6에 도시된 에너지 회수장치의 동작과정을 나타내는 회로도.
도 11은 본 발명의 제 2실시예에 의한 에너지 회수장치를 나타내는 회로도.
도 12는 도 11에 도시된 에너지 회수장치의 동작과정을 나타내는 스위칭도.
도 13은 도 11에 도시된 에너지 회수장치의 동작과정을 나타내는 회로도.
도 14는 본 발명의 제 3실시예에 의한 에너지 회수장치를 나타내는 회로도.
도 15는 도 14에 도시된 에너지 회수장치에 의하여 패널 커패시터로 공급되는 펄스를 나타내는 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 상부기판 12Y,12Z : 투명전극
13Y,13Z : 버스전극 14,22 : 유전체층
16 : 보호막 18 : 하부기판
20X : 어드레스전극 24 : 격벽
26 : 형광체층 28Y : 주사전극
29Z : 유지전극 30,32 : 에너지 회수장치

Claims (29)

  1. 서스테인 전압을 공진시켜 상기 서스테인 전압의 2배의 전압까지 상승하는 전압을 발생하는 공진회로와,
    상기 공진회로에서 생성되는 전압이 상기 서스테인 전압을 초과하지 못하도록 제한하는 다이오드와,
    상기 다이오드의 제어하에 상기 공진회로로부터 상기 서스테인 전압을 공급받는 패널을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  2. 제 1항에 있어서,
    상기 공진회로에 접속됨과 아울러 상기 서스테인 전압이 저장되는 소스 커패시터와,
    상기 소스 커패시터에 병렬로 접속되는 서스테인 전압원을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  3. 제 2항에 있어서,
    상기 공진회로는
    상기 패널에 매트릭스 형태로 배치되는 방전셀에 등가적으로 형성되는 패널 커패시터와,
    상기 패널 커패시터와 상기 소스 커패시터 사이에 접속되는 인덕터를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  4. 제 3항에 있어서,
    상기 소스 커패시터와 상기 인덕터의 일측 사이에 설치되어 상기 소스 커패시터의 충전된 상기 서스테인 전압이 상기 인덕터로 공급될 때 턴-온되는 제 1스위치와,
    상기 소스 커패시터와 상기 인덕터의 다른측 사이에 설치되어 상기 패널에 상기 서스테인전압이 공급될 때 턴-온되는 제 2스위치와,
    기저전압원과 상기 인덕터의 일측 사이에 설치되어 상기 패널에 충전된 전압이 방전될 때 턴-온되는 제 3스위치와,
    상기 기저전압원과 상기 인덕터의 다른측 사이에 설치되어 상기 패널에 상기 기저전압원의 전압이 공급될 때 턴-온되는 제 4스위치를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  5. 제 4항에 있어서,
    상기 다이오드는 상기 제 2스위치의 내부 다이오드인 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  6. 제 4항에 있어서,
    상기 제 1스위치가 턴-온되면 상기 인덕터에 에너지가 충전되고, 상기 제 1스위치가 턴-오프되었을 때 상기 인덕터의 충전된 에너지는 상기 다이오드 및 제 2스위치 중 적어도 하나 이상을 경유하여 상기 소스 커패시터로 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  7. 제 4항에 있어서,
    상기 제 3스위치가 턴-온되면 패널에 충전된 전압은 상기 인덕터를 경유하여 정현파 형태로 하강되면서 상기 기저전압원으로 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  8. 제 7항에 있어서,
    상기 제 3스위치가 턴-온되었을 때 상기 인덕터에 충전된 에너지는 상기 제 3스위치가 턴-오프된 후 상기 제 1스위치의 내부 다이오드를 경유하여 상기 소스 커패시터로 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  9. 제 1항에 있어서,
    상기 공진회로에 접속됨과 아울러 상기 서스테인 전압의 절반에 해당하는 전압값을 가지는 기준전압원과,
    상기 기준전압원과 기저전압원 사이에 설치됨과 아울러 상기 서스테인 전압의 절반에 해당하는 전압이 충전되는 소스 커패시터를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  10. 제 9항에 있어서,
    상기 공진회로는
    상기 패널에 매트릭스 형태로 배치되는 방전셀에 등가적으로 형성되는 패널 커패시터와,
    상기 소스 커패시터 및 기준전압원 사이의 공통단자와 상기 패널 커패시터 사이에 접속되는 인덕터를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  11. 제 10항에 있어서,
    상기 기준전압원의 전압값과 상기 소스 커패시터의 전압갑이 합쳐져 생성되는 상기 서스테인 전압이 상기 공진회로로 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  12. 제 10항에 있어서,
    상기 기준전압원과 상기 인덕터의 일측 사이에 설치되어 상기 서스테인 전압이 상기 인덕터로 공급될 때 턴-온되는 제 1스위치와,
    상기 기준전압원과 상기 인덕터의 다른측 사이에 설치되어 상기 서스테인 전압이 상기 패널로 공급될 때 턴-온되는 제 2스위치와,
    상기 소스 커패시터와 상기 인덕터의 일측 사이에 설치되어 상기 패널에 충전된 전압이 상기 소스 커패시터로 회수될 때 턴-온되는 제 3스위치와,
    상기 기저전압원과 상기 인덕터의 다른측 사이에 설치되어 상기 패널에 상기 기저전압원의 전압이 공급될 때 턴-온되는 제 4스위치를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  13. 제 12항에 있어서,
    상기 다이오드는 상기 제 2스위치의 내부 다이오드인 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  14. 제 12항에 있어서,
    상기 제 3스위치가 턴-온되면 패널에 충전된 전압은 상기 인덕터를 경유하여 정현파 형태로 하강되면서 상기 소스 커패시터로 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  15. 제 12항에 있어서,
    상기 제 1스위치와 상기 인덕터 사이에 역전류를 방지하기 위하여 설치되는 제 1다이오드와,
    상기 제 2스위치와 상기 인덕터 사이에 역전류를 방지하기 위하여 설치되는 제 2다이오드와,
    상기 제 1다이오드, 제 2다이오드 및 인덕터의 공통단자와 상기 기저전압원 사이에 설치되어 상기 제 1다이오드, 제 2다이오드 및 인덕터의 공통단자 전압을 상기 기저전압 이상으로 유지하기 위한 제 3다이오드와,
    상기 제 1다이오드, 제 2다이오드 및 인덕터의 공통단자와 상기 기준전압원 사이에 설치되어 상기 제 1다이오드, 제 2다이오드 및 인덕터의 공통단자 전압을 상기 서스테인 전압 이하로 유지하기 위한 제 4다이오드를 추가로 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  16. 정극성의 제 1전압과 부극성의 제 2전압을 공급하여 서스테인 방전을 일으키기 위한 플라즈마 디스플레이 패널의 에너지 회수장치에 있어서,
    상기 제 1전압을 공진시켜 상기 제 1전압의 2배의 전압까지 상승하는 전압을 발생하는 공진회로와,
    상기 공진회로에서 생성되는 전압이 상기 제 1전압을 초과하지 못하도록 제한하는 다이오드와,
    상기 다이오드의 제어하에 상기 공진회로로부터 상기 제 1전압을 공급받아 상기 제 2전압으로부터 상기 제 1전압으로 상승되는 패널을 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  17. 제 16항에 있어서,
    상기 공진회로로 상기 제 1전압을 공급함과 아울러 부극성단자가 기저전압원에 접속되는 기준전압원과,
    상기 기준전압원의 부극성단자에 정극성단자가 접속됨과 아울러 상기 패널에 충전된 제 1전압을 회수하여 충전함으로써 상기 제 2전압을 생성하는 소스 커패시터를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  18. 제 17항에 있어서,
    상기 제 1전압 및 제 2전압은 동일한 절대치 전압값으로 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  19. 제 17항에 있어서,
    상기 공진회로는
    상기 패널에 매트릭스 형태로 배치되는 방전셀에 등가적으로 형성되는 패널 커패시터와,
    상기 패널 커패시터와 상기 기준전압원 사이에 접속되는 인덕터를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  20. 제 19항에 있어서,
    상기 기준전압원과 상기 인덕터의 일측 사이에 설치되어 상기 제 1전압이 상기 인덕터로 공급될 때 턴-온되는 제 1스위치와,
    상기 기준전압원과 상기 인덕터의 다른측 사이에 설치되어 상기 패널로 상기 제 1전압이 공급될 때 턴-온되는 제 2스위치와,
    상기 소스 커패시터의 정극성단자와 상기 인덕터의 일측 사이에 설치되어 상기 패널에 충전된 전압이 상기 소스 커패시터로 공급될 때 턴-온되는 제 3스위치와,
    상기 소스 커패시터의 부극성단자와 상기 인덕터의 다른측 사이에 설치되어 상기 패널에 상기 제 2전압이 공급될 때 턴-온되는 제 4스위치를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  21. 제 20항에 있어서,
    상기 다이오드는 상기 제 2스위치의 내부 다이오드인 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  22. 제 20항에 있어서,
    상기 제 3스위치가 턴-온되면 패널에 충전된 전압은 상기 인덕터를 경유하여 정현파 형태로 하강되면서 상기 소스 커패시터로 공급되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  23. 제 20항에 있어서,
    상기 제 1스위치와 상기 인덕터 사이에 역전류를 방지하기 위하여 설치되는 제 1다이오드와,
    상기 제 2스위치와 상기 인덕터 사이에 역전류를 방지하기 위하여 설치되는 제 2다이오드와,
    상기 제 1스위치 및 상기 제 1다이오드의 공통단자와 상기 소스 커패시터의 부극성 단자 사이에 설치되어 상기 제 1스위치 및 상기 제 1다이오드의 공통단자 전압이 상기 제 2전압 이하로 하강하는 것을 방지하기 위한 제 3다이오드와,
    상기 인덕터 및 상기 제 1다이오드의 공통단자와 상기 기준전압원 사이에 설치되어 상기 인덕터 및 상기 제 1다이오드의 공통단자 전압이 상기 제 1전압 이상으로 상승되는 것을 방지하기 위한 제 4다이오드를 추가로 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수장치.
  24. 서스테인 전압을 공진시켜 상기 서스테인 전압의 2배의 전압까지 상승하는 전압을 발생하는 제 1단계와,
    상기 제 1단계에서 생성되는 전압이 상기 서스테인 전압을 초과하지 못하도록 제어되면서 방전셀에 등가적으로 형성된 패널 커패시터로 공급되는 제 2단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수방법.
  25. 제 24항에 있어서,
    상기 패널 커패시터의 전압을 상기 서스테인 전압으로 유지시키는 제 3단계와,
    상기 패널 커패시터에 충전된 전압이 정현파 형태로 하강될 수 있도록 인덕터를 경유하여 방전시키는 제 4단계를 추가로 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수방법.
  26. 제 24항에 있어서,
    상기 제 2단계에서는 상기 서스테인 전압의 2배의 전압까지 상승하는 전압을 발생시키는 공진회로와 서스테인 전압원 사이에 형성된 다이오드를 이용하여 상기 제 1단계에서 생성되는 전압이 상기 서스테인 전압을 초과하지 못하도록 제어하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수방법.
  27. 정극성의 제 1전압과 부극성의 제 2전압을 공급하여 서스테인 방전을 일으키기 위한 플라즈마 디스플레이 패널의 에너지 회수방법에 있어서,
    상기 제 1전압을 공진시켜 상기 제 1전압의 2배의 전압까지 상승되는 전압을 발생시키는 단계와,
    상기 공진된 전압이 상기 제 1전압을 초과하지 못하도록 제어하는 단계와,
    상기 공진된 전압이 상기 패널로 공급되어 상기 패널의 전압을 상기 제 2전압으로부터 상기 제 1전압까지 상승시키는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수방법.
  28. 제 27항에 있어서,
    상기 패널의 전압이 상기 제 1전압까지 상승된 후 상기 제 1전압을 유지시키는 단계와,
    상기 패널의 전압이 상기 정현파 형태로 하강될 수 있도록 인덕터를 경유하여 상기 패널의 전압을 제 2전압까지 하강시키는 단계를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수방법.
  29. 제 27항에 있어서,
    상기 제 1전압 및 제 2전압은 동일한 절대치 전압값으로 설정되는 것을 특징으로 하는 플라즈마 디스플레이 패널의 에너지 회수방법.
KR1020030069805A 2003-10-08 2003-10-08 플라즈마 디스플레이 패널의 에너지 회수장치 및 방법 Ceased KR20050034026A (ko)

Priority Applications (8)

Application Number Priority Date Filing Date Title
KR1020030069805A KR20050034026A (ko) 2003-10-08 2003-10-08 플라즈마 디스플레이 패널의 에너지 회수장치 및 방법
TW093129986A TWI266270B (en) 2003-10-08 2004-10-04 Energy recovery apparatus and method of a plasma display panel
US10/956,376 US20050099364A1 (en) 2003-10-08 2004-10-04 Energy recovery apparatus and method of a plasma display panel
DE602004020044T DE602004020044D1 (de) 2003-10-08 2004-10-05 Energierückgewinnungsgerät fur eine Plasmaanzeigetafel
EP04256147A EP1550996B1 (en) 2003-10-08 2004-10-05 Energy recovery apparatus and method for a plasma display panel
AT04256147T ATE426231T1 (de) 2003-10-08 2004-10-05 Energieruckgewinnungsgerat fur eine plasmaanzeigetafel
CNB2004100834175A CN100351882C (zh) 2003-10-08 2004-10-08 等离子显示面板的能量恢复装置和方法
JP2004296136A JP4897207B2 (ja) 2003-10-08 2004-10-08 プラズマディスプレイパネルのエネルギー回収装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030069805A KR20050034026A (ko) 2003-10-08 2003-10-08 플라즈마 디스플레이 패널의 에너지 회수장치 및 방법

Publications (1)

Publication Number Publication Date
KR20050034026A true KR20050034026A (ko) 2005-04-14

Family

ID=37237957

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030069805A Ceased KR20050034026A (ko) 2003-10-08 2003-10-08 플라즈마 디스플레이 패널의 에너지 회수장치 및 방법

Country Status (1)

Country Link
KR (1) KR20050034026A (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100707455B1 (ko) * 2005-05-21 2007-04-13 엘지전자 주식회사 플라즈마 디스플레이 패널 구동장치 및 그 구동방법
KR100748507B1 (ko) * 2005-11-29 2007-08-13 엘지전자 주식회사 플라즈마 디스플레이 패널의 서스테인 구동 회로
KR100791355B1 (ko) * 2006-02-28 2008-01-07 엘지전자 주식회사 플라즈마 디스플레이 패널의 싱글 서스테인 구동 장치 및구동 방법
KR100818198B1 (ko) * 2006-02-24 2008-04-01 후지츠 히다찌 플라즈마 디스플레이 리미티드 평면 표시 장치
KR100922432B1 (ko) * 2007-12-24 2009-10-19 에스에스씨피 주식회사 Ｃｉｍ을 이용한 차지펌프 방식의 플라즈마 백라이트용인버터 회로

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100707455B1 (ko) * 2005-05-21 2007-04-13 엘지전자 주식회사 플라즈마 디스플레이 패널 구동장치 및 그 구동방법
KR100748507B1 (ko) * 2005-11-29 2007-08-13 엘지전자 주식회사 플라즈마 디스플레이 패널의 서스테인 구동 회로
KR100818198B1 (ko) * 2006-02-24 2008-04-01 후지츠 히다찌 플라즈마 디스플레이 리미티드 평면 표시 장치
KR100791355B1 (ko) * 2006-02-28 2008-01-07 엘지전자 주식회사 플라즈마 디스플레이 패널의 싱글 서스테인 구동 장치 및구동 방법
KR100922432B1 (ko) * 2007-12-24 2009-10-19 에스에스씨피 주식회사 Ｃｉｍ을 이용한 차지펌프 방식의 플라즈마 백라이트용인버터 회로

Similar Documents

Publication Publication Date Title
JP4897207B2 (ja) プラズマディスプレイパネルのエネルギー回収装置
KR100538324B1 (ko) 플라즈마 디스플레이 패널의 전극 구동회로
KR100426190B1 (ko) 플라즈마 디스플레이 패널의 구동방법 및 장치
KR100499085B1 (ko) 에너지 회수회로 및 그의 구동방법
KR100499374B1 (ko) 에너지 회수장치 및 방법과 이를 이용한 플라즈마디스플레이 패널의 구동방법
KR100588019B1 (ko) 플라즈마 디스플레이 패널의 에너지 회수장치 및 방법
KR100574364B1 (ko) 플라즈마 디스플레이 패널의 에너지 회수장치 및 방법
KR20050034026A (ko) 플라즈마 디스플레이 패널의 에너지 회수장치 및 방법
KR100503606B1 (ko) 플라즈마 디스플레이 패널의 에너지 회수장치 및 회수방법
KR100508243B1 (ko) 플라즈마 디스플레이 패널의 구동장치
US7692608B2 (en) Energy recovery circuit and energy recovering method using the same
KR100505982B1 (ko) 플라즈마 디스플레이 패널의 구동장치 및 구동방법
KR100533730B1 (ko) 플라즈마 디스플레이의 에너지 회수장치 및 방법
KR100488462B1 (ko) 에너지 회수장치 및 방법
KR100539006B1 (ko) 에너지 회수장치 및 방법
KR100553936B1 (ko) 에너지 회수장치 및 방법
KR100511793B1 (ko) 플라즈마 디스플레이 패널의 구동장치 및 구동방법
KR100503730B1 (ko) 에너지 회수장치 및 방법
KR100508244B1 (ko) 에너지 회수장치
KR100517471B1 (ko) 에너지 회수장치 및 방법
KR100640054B1 (ko) 플라즈마 디스플레이 패널의 에너지 회수장치 및 회수방법
KR100472357B1 (ko) 플라즈마 디스플레이 패널
KR20040100211A (ko) 에너지 회수장치 및 방법
KR20060056156A (ko) 플라즈마 디스플레이 패널의 에너지 회수장치 및 방법
KR20060056164A (ko) 플라즈마 디스플레이 패널의 에너지 회수장치 및 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20031008

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20050519

Patent event code: PE09021S01D

AMND Amendment
E601 Decision to refuse application
PE0601 Decision on rejection of patent

Patent event date: 20051020

Comment text: Decision to Refuse Application

Patent event code: PE06012S01D

Patent event date: 20050519

Comment text: Notification of reason for refusal

Patent event code: PE06011S01I

J201 Request for trial against refusal decision
PJ0201 Trial against decision of rejection

Patent event date: 20051116

Comment text: Request for Trial against Decision on Refusal

Patent event code: PJ02012R01D

Patent event date: 20051020

Comment text: Decision to Refuse Application

Patent event code: PJ02011S01I

Appeal kind category: Appeal against decision to decline refusal

Decision date: 20070227

Appeal identifier: 2005101007816

Request date: 20051116

AMND Amendment
PB0901 Examination by re-examination before a trial

Comment text: Amendment to Specification, etc.

Patent event date: 20051216

Patent event code: PB09011R02I

Comment text: Request for Trial against Decision on Refusal

Patent event date: 20051116

Patent event code: PB09011R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20050914

Patent event code: PB09011R02I

E801 Decision on dismissal of amendment
PE0801 Dismissal of amendment

Patent event code: PE08012E01D

Comment text: Decision on Dismissal of Amendment

Patent event date: 20060105

Patent event code: PE08011R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20051216

Patent event code: PE08011R01I

Comment text: Amendment to Specification, etc.

Patent event date: 20050914

B601 Maintenance of original decision after re-examination before a trial
PB0601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20051116

Effective date: 20070227

PJ1301 Trial decision

Patent event code: PJ13011S01D

Patent event date: 20070227

Comment text: Trial Decision on Objection to Decision on Refusal

Appeal kind category: Appeal against decision to decline refusal

Request date: 20051116

Decision date: 20070227

Appeal identifier: 2005101007816