KR20050108024A

KR20050108024A - 광대역 전력 증폭기를 위한 디지털 전치 왜곡 장치 및 방법

Info

Publication number: KR20050108024A
Application number: KR1020040033050A
Authority: KR
Inventors: 송유승; 이재혁; 이승환; 황기환; 전재호; 맹승주
Original assignee: 삼성전자주식회사
Priority date: 2004-05-11
Filing date: 2004-05-11
Publication date: 2005-11-16
Anticipated expiration: 2024-05-11
Also published as: US20050253745A1; KR100724934B1

Abstract

본 발명은, 디지털 입력 신호를 증폭하는 광대역 전력 증폭기를 포함하는 통신 시스템의 송신기에서 상기 광대역 전력 증폭기에 의한 비선형 특성을 전치 왜곡하기 위한 장치 및 방법으로서, 디지털 전치 왜곡기에서 상기 디지털 입력 신호에 대응하는 왜곡 제어값을 룩업 테이블로부터 읽어서 상기 디지털 입력 신호에 상기 읽어온 왜곡 제어값을 적용하여 전치 왜곡하고, 디지털 신호 처리부에서 상기 전치 왜곡을 통해 출력된 송신 신호(Tx)와 상기 광대역 전력 증폭기에 의해 증폭되어 궤환된 신호(FB)간의 차가 제로가 되도록 최적의 계수를 구하고, 상기 최적의 계수를 이용하여 전치 왜곡 적응적 알고리즘에 따라 적응화하여 상기 룩 업 테이블을 갱신함을 특징으로 한다.

Description

광대역 전력 증폭기를 위한 디지털 전치 왜곡 장치 및 방법{DIGITAL PREDISTORTER AND METHOD FOR WIDEBAND POWER AMPLIFIER}

본 발명은 광대역 전력 증폭기를 위한 디지털 전치 왜곡에 관한 것으로서, 특히 광대여 무선주파수(Radio Frequency : RF) 신호를 선형적으로 증폭하기 위한 전치왜곡 장치 및 방법에 관한 것이다.

무선주파수 신호를 사용여 통신하는 전형적인 이동통신 시스템에서 무선 주파수 증폭기(RF Amplifier)는 저전력 저잡음 수신 증폭기와 고전력 송신 증폭기로 분류된다. 고전력 송신 증폭기에 있어서 잡음보다는 효율이 더 중요한 고려대상이다. 고효율을 얻기 위해 이동통신 시스템에서 널리 쓰이고 있는 고전력 증폭기(High Power Amplifier : HPA)는 비선형 동작점에 근접하여 동작한다.

이러한 경우 증폭기의 출력은 혼 변조 왜곡(inter modulation distortion : IMD) 성분을 만들어 내어 대역내(in-band) 뿐만 아니라 다른 주파수 대역에 스퓨리어스(spurious) 신호로 영향을 주게 된다. 이러한 스퓨리어스 성분을 제거하기 위해서는 주로 피드 포워드(feed forward) 방식이 사용된다. 상기 피드 포워드 방식은 스퓨리어스 성분을 거의 완벽하게 제거할 수 있지만 증폭 효율이 낮아질 뿐만 아니라 무선 주파수단(RF stage)에서의 제어가 필요하므로 부피가 커지고 시스템의 가격이 높아지는 단점이 있다.

이동통신 시스템 분야에서는 높은 효율과 적은 비용을 고려하여 디지털 전치왜곡기(Digital Predistortion 이하, DPD라 약칭함) 방식이 연구되고 있다. 디지털 왜곡 방식은 디지털부(digital satage)에서 비선형 증폭기의 비선형 특성(Nonlinearity)에 대한 역을 취하여 입력신호를 전치 왜곡함으로써 비선형 증폭기의 출력신호가 선형화되도록 만들어 준다.

시스템 송신부의 RF 경로는 디지털 알고리즘 컨버터(Digital Analog Converter 이하, DAC) 출력 신호를 송신 주파수로 상향 변환(UP conversion)하여 PA로 신호를 내보낸다. 상향 변환에 사용되는 로컬 오실레이터(Local Oscillator 이하, LO)와 PA에 의해 송신(Tx) 신호의 이득(gain)과 위상(phase)이 왜곡이 된다. 이러한 왜곡된 신호가 DPD 알고리즘에 입력되어 Adaptation 알고리즘을 수행한다면, 경로간의 이득과 위상 차이로 인해 DPD 성능 열화뿐만 아니라 수렴 시간에도 큰 영향을 미치게 된다.

게다가 현재까지는 디지털 전치 왜곡기에서 두 경로간의 이득과 위상차를 왜곡하기 위한 별도의 이퀄라이져(Equalizer)를 사용하지 않고 DPD가 그 역할까지 맡아서 수행하였다. 즉, 두 경로간의 이퀄라이져 기능과 PA의 비선형 성분을 제거하는 기능 두 가지를 동시에 수행하게 되므로 수렴 속도가 매우 느리게 되는 문제점이 있다.

따라서 본 발명의 목적은 이동통신 시스템에서 송신단의 신호를 비선형 증폭기를 통해 증폭 시 선형화된 출력신호를 만들어 내기 위한 디지터 전치 왜곡 알고리즘의 성능을 최대화하기 위한 전치 왜곡 장치 및 방법을 제공함에 있다.

본 발명의 다른 목적은 디지털 전치 왜곡 출력 신호와 궤환 신호간의 크기와 위상을 동일하게 보정하여 디지털 전치 왜곡의 수렴 시간을 단축시키기 위한 전치 왜곡 장치 및 방법을 제공함에 있다.

본 발명의 또 다른 목적은 하나의 탭에 대한 이퀄라이져를 이용하여 연산 시간이 매우 짧고 정확하게 값을 추측해 내어 입력되는 신호를 왜곡하기 위한 전치 왜곡 장치 및 방법을 제공함에 있다.

상기 이러한 본 발명의 목적들을 달성하기 위한 방법은, 디지털 입력 신호를 증폭하는 광대역 전력 증폭기를 포함하는 통신 시스템의 송신기에서 상기 광대역 전력 증폭기에 의한 비선형 특성을 전치 왜곡하기 위한 방법으로서, 상기 디지털 입력 신호에 대응하는 왜곡 제어값을 룩업 테이블로부터 읽어서 상기 디지털 입력 신호에 상기 읽어온 왜곡 제어값을 적용하여 전치 왜곡하는 과정과, 상기 전치 왜곡을 통해 출력된 송신 신호(Tx)와 상기 광대역 전력 증폭기에 의해 증폭되어 궤환된 신호(FB)간의 차가 제로가 되도록 최적의 계수를 구하는 과정과, 상기 최적의 계수를 이용하여 전치 왜곡 적응적 알고리즘에 따라 적응화하여 상기 룩 업 테이블을 갱신하는 과정을 포함하는 것을 특징으로 한다.

상기 본 발명의 목적들을 달성하기 위한 장치는, 디지털 입력 신호를 증폭하는 광대역 전력 증폭기를 포함하는 통신 시스템의 송신기에서 상기 광대역 전력 증폭기에 의한 비선형 특성을 전치 왜곡하기 위한 장치로서, 상기 디지털 입력 신호에 대응하는 왜곡 제어값을 룩업 테이블로부터 읽어서 상기 디지털 입력 신호에 상기 읽어온 왜곡 제어값을 적용하여 송신 신호를 출력하는 디지털 전치 왜곡부와, 상기 전치 왜곡을 통해 출력된 송신 신호(Tx)와 상기 광대역 전력 증폭기에 의해 증폭되어 궤환된 신호(FB)간의 차가 제로가 되도록 최적의 계수를 구하고, 상기 최적의 계수를 이용하여 전치 왜곡 적응적 알고리즘에 따라 적응화하여 상기 룩 업 테이블을 갱신하는 디지털 신호 처리부를 포함하는 것을 특징으로 한다.

이하 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기에서 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

후술되는 본 발명은 광대역 이동통신 시스템에서 송신단의 신호를 증폭할 때 발생하는 스퓨리어스를 제거하기 위한 것으로서, 고속 데이터율(high data rate) 환경에서 FPGA(Field Programmable Gate Array)나 DSP(Digital Signaling Processor)로 쉽게 구현 가능한 적응적 알고리즘(adaptive algorithm)을 제공한다. 적응적 알고리즘이란 초기값에서 특정 오차를 줄이는 방법으로 계속해서 값을 갱신하면서 최적의 값을 찾아 나가는 방법을 말한다.

도 1은 본 발명의 실시예에 따른 디지털 전치 왜곡기(DPD) 알고리즘의 구조를 도시한 도면이다.

상기 도 1을 참조하면, 송신기(100)는 전력 증폭에 의해 나타나는 비선형 왜곡 특성을 예측하기 위한 디지털 전치 왜곡기(110)와 디지털 신호 처리부(120)를 포함한다. 상기 디지털 전치 왜곡기(110)는 디지털/아날로그 변환기(Digital to Analog Converter 이하, DAC라 약칭함)(130)와 주파수 상승변환기(Frequency Up Converter)(140)를 통해 전력 증폭기(150)와 연결된다. 상기 전력 증폭기(150)는 주파수 하강 변환기(Frequency Down Converter)(160)와, 아날로그/디지털 변환기(Analog to Digital Converter 이하, ADC라 약칭함)(170)를 통해 상기 디지털 신호 처리부(120)와 연결된다.

상기 디지털 전치 왜곡기(110)는 주소 결정기(111)와, 룩업 테이블(112)과, 곱셈기(113)를 포함한다. 상기 주소 결정기(111)는 수신된 디지털 입력 신호(Xn)의 크기를 계산하여 상기 디지털 입력 신호에 대응하는 왜곡 제어값을 읽어내기 위한 룩업 테이블(112)의 주소를 결정한다. 상기 룩업 테이블(112)은 상기 디지털 신호 처리부(120)로부터 궤환 신호를 입력받고, 상기 결정된 주소에 대응하는 왜곡 제어값을 출력하며, 상기 전력 증폭기(150)의 비선형 특성에 따라 입력의 모든 크기들에 대응하는 왜곡 제어값들을 디지털 데이터로서 저장한다. 여기서 최초의 상기 룩업 테이블(112)에는 미리 정해진 초기값, 예를 들어 1 또는 제조업체에서 의하여 결정된 디폴트 값들이 저장되어 있으며, 다수의 룩업 테이블들로 구성된다. 상기 곱셈기(113)는 상기 룩업 테이블(112)에서 제공되는 왜곡 제어값을 디지털 입력 신호(Xn)에 적용하여 DAC(130)로 출력한다.

상기 디지털 신호 처리부(120)는 루프 지연 추적기(121)와, 전치 왜곡(Predistortion 이하, PD라 약칭함) 적응기(122)와, 룩업 테이블 변환기(123)와 감산기(124)를 포함한다. 상기 루프 지연 추적기(121)는 상기 PD 적응기(122)와 연결되어 상기 ADC(170)로부터 궤환 신호를 소정 시간만큼 지연시켜 제공한다. 상기 PD 적응기(122)는 내부에 하나의 탭(tap)에 대한 이퀄라이져 기능을 수행하는 이퀄라이져(125)를 포함한다. 여기서 상기 이퀄라이져(125)는 본 발명의 실시예에서는 초기에 한번만 수행하도록 셋팅하나, 여러번 수행할 수 있도록 임의로 셋팅할 수도 있으며, 상기 PD 적응기(122)의 외부에 구성할 수도 있음에 유의하여야 한다.

상기 룩업 테이블 변환기(123)는 상기 PD 적응기(122)와 연결되어 적응적 알고리즘에 따라 결정된 결과를 룩업 테이블에 저장된 디지털 데이터 형태로 변환하여 상기 룩업 테이블(112)로 제공하여 갱신하도록 한다. 상기 감산기(124)는 전치 왜곡기(110)에서 출력된 송신 신호(Tx)에 궤환 신호(FB)를 감산하여 그 결과를 PD 적응기(122)로 제공한다. 여기서 감산 결과값은 PD 적응기(122)에서 이용되는 적응적 알고리즘에서 에러 값에 적용하기 위한 값이다.

또한, 상기 디지털 신호 처리부(120)는 LMS(Least Mean Square)방식을 이용한다. 여기서 상기 LMS 방식은 에러를 최소화하는 상관(coefficient)을 구하여 수렴되어진 값을 이용하여 LUT 변환기(123)에서 LUT(112)에 저장할 디지털 데이터 형태 즉, 룩 업 테이블 형태로 만들어 송신(Tx) 경로의 디지털 입력 신호에 적용하는 방식이다.

이와 같은 구성을 갖는 송신기의 구조의 동작을 설명하기로 한다.

다시 도 1을 참조하면, 디지털 입력 신호(Xn)가 입력되면 주소 결정기(111)는 디지털 입력 신호의 크기를 계산하여 상기 입력에 대응하여 왜곡 제어값을 읽어내기 위한 룩업 테이블(112)의 주소를 결정한다. 여기서 상기 디지털 입력 신호의 크기는 실수(In phase : I)측 신호와 허수(Quadrature phase : Q측 신호를 각각 제곱한 뒤 합산하여 구한다.(I²+Q²)

그러면 룩업 테이블(112)은 상기 결정된 주소에 대응하는 왜곡 제어값을 출력한다. 이에 따라 곱셈기(113)는 디지털 입력 신호(Xn)에 룩업 테이블(112)로부터 수신된 왜곡 제어값을 곱하여 왜곡된 송신 신호를 디지털 아날로그 변환기(121)로 출력한다.

상기 곱셈기(113)로부터 송신 신호를 입력 받은 디지털/아날로그 변환기(130)는 입력된 송신 신호를 아날로그 신호로 변환하여 상승 변환기(140)로 출력한다. 상승 변환기(140)는 아날로그로 송신 신호의 주파수를 원하는 캐리어(carrier) 주파수 대역으로 상승 변환(up conversion)한 후 변환된 아날로그 송신 신호를 전력 증폭기(150)로 출력한다. 이에 따라 전력 증폭기(150)는 수신된 상기 상승 변환된 아날로그 송신 신호를 증폭한다.

이때, 하강 변환기(160)는 상기 전력 증폭기(150)에서 출력되는 증폭된 송신 신호를 수신하여 중간(IF) 주파수 대역으로 하강 변환(down conversion)하고, ADC(170)는 상기 하강 변환된 아날로그 신호를 디지털 신호로 변환한 후 변환된 디지털 궤환 신호를 디지털 신호 처리부(120)로 출력한다.

그러면 상기 디지털 신호 처리부(120)의 루프 지연 추적기(121)는 곱셈기(113)로부터 출력되는 송신(Tx) 신호와 궤한(Feedback) 신호(FB)간의 지연을 계산한다. PD 적응기(122)의 이퀄라이져(125)는 초기화인 경우, 왜곡을 시작하기 전에 입력되는 Tx, FB 신호간의 차가 0이 되도록 최적의 계수를, 적응 단계 크기(adaptation step size)와 반복 블럭(Iteration block) 수를 적절히 조절하여 구한다. 여기서 본 발명의 바람직한 실시예에서는 상기 이퀄라이져(125)는 초기에 한번만 구동하여 최적의 계수를 구하도록 설정되어 있으나, 구현에 따라 초기인 경우가 아니어도 구동하여 임의로 최적의 계수를 구할 수 있도록 설정할 수 있다.

이후, PD 적응기(122)는 룩 업 테이블(112)과 함께 사용되어질 다항식 계수(Polynomial coefficient)를 적응적 알고리즘(adaptation algorithm)을 이용하여 갱신하고, 이렇게 구해진 계수 값을 적응적 알고리즘을 이용하여 입력되는 신호에 적용하여 왜곡한다. 여기서 사용되는 적응적 알고리즘은 LMS로 신호 출력 값과 목표 값의 차가 0이 되도록 최적의 계수를 찾아 나가는 방법으로 하기와 같은 <수학식 1>로 표현될 수 있다.

상기 <수학식 1>에서 w(k)는 다항식 계수(Polynomial coefficient)이며, u(k)는 PD 적응기(122)로 입력되는 신호를 나타내고, e는 룩업 테이블(112)의 출력 값에 PD 적응기(122)의 출력 값을 뺀 값이다. 는 수렴(convergence) 계수로서 1보다 작은 값이며, *는 쌍(conjugate)을 나타낸다. 하나의 탭에 대한 원 탭 이퀄라이져라 함은 상기 <수학식 1>에서 계수인 w(k)가 하나라는 뜻이다.

상기 왜곡된 신호를 수신한 룩 업 테이블 변환기(123)는 PD 적응기(122)에서 수렴되어진 다항식 계수를 이용하여 LUT 형태로 변환한 후 결과를 룩 업 테이블(112)로 출력하여 업데이트 하도록 한다. 그러면 상기 룩 업 테이블(112)은 주소 결정기(111)에서 결정된 주소에 대응하는 업데이트된 왜곡 제어값들을 출력한다.

그러면 디지털 전치 왜곡(Digital Predistortion 이하, DPD라 약칭함) 알고리즘 실행 전에 수행되는 디지털 신호 처리부의 PD 적응화 동작을 첨부된 흐름도를 통해 다시 설명하기로 한다.

도 2는 본 발명의 바람직한 실시예에 따라 DPD 알고리즘 실행 전의 디지털 신호 처리부의 PD 적응기화 동작을 도시한 흐름도이다.

도 2를 참조하면, 201단계에서 디지털 신호 처리부(120)는 루프 지연 추적기(121)에서 디지털 전치 왜곡기(110)로부터 수신되는 송신 신호(Tx) 및 아날로그/디지털 변환기(170)로부터 수신된 FB 신호간의 지연 차이를 대략적인 지연 추정 알고리즘(Rough delay estimation algorithm)을 이용하여 구한다.

202단계에서 디지털 신호 처리부(120)는 과거에 입력된 신호가 없으면, 즉 초기 수행 과정이면 203단계에서 이퀄라이져(125)를 구동시키고, 그렇지 않으면, 205단계로 진행하여 이퀄라이져(125)를 구동시키지 않고 바로 PD 적응기(122)로 상기 지연 차이 값을 바로 PD 적응적 알고리즘을 수행한다.

204단계에서 PD 적응기(122)는 곱셈기(113)로부터 송신 신호(Tx)를 입력받고, 루프 지연 추적기(121)로부터 FB 신호를 입력받은 다음 205단계에서 이퀄라이져(125)를 통해 상기 입력된 신호들(TX, FB)간의 이득과 위상 차이 즉, 다항식 계수 값을 구한다.

206단계에서 PD 적응기(122)는 PD 적응 알고리즘을 시작하고, 207단계에서 상기 다항식 계수 값을 상기 PD 적응 알고리즘을 이용하여 입력되는 송신 신호(Tx)에 적용하여 왜곡한다.

도 3a 및 도 3b는 본 발명의 실시예에 따라 임의로 송신 신호에 위상 에러를 가하여 이퀄라이져의 성능을 실험한 결과를 도시한 그래프이다. 상기 그래프에서 y축은 MSE를 나타내고, x축은 반복(Iteration) 횟수를 나타낸다. 여기서 반복 횟수는 하나의 탭에 대한 이퀄라이져 수렴에 사용되는 700개의 샘플들을 하나의 반복(iteration) 구간으로 나타낸 것을 의미한다.

상기 그래프들은 임의의 송신 신호에 45도의 위상 에러를 가하여 하나의 탭에 대한 이퀄라이져(One tap equalizer)(125)의 성능에 대한 실험 결과로서, mu값에 따른 차이를 보여준다. 그리고 상기 그래프에서 mu값은 적응 단계 크기(adaptation step size)이다. 상기 실험 결과를 살펴보면, 큰 mu값에서는 빠른 속도로 MSE(Mean Square Error)를 최소화하지만, 밸런스가 큰 것을 알 수 있다. 반면, 작은 mu 값에서는 MSE를 최소화하는데 걸리는 시간은 길지만 밸런스가 작은 것을 알 수 있다.

도 4a 내지 도 4c는 본 발명의 실시예에 따라 임의로 송신 신호에 이득 에러를 가하여 이퀄라이져의 성능을 실험한 결과를 도시한 도면이다. 상기 그래프들에서 x축은 반복 횟수를 나타내며, y축은 이퀄라이져 기대치와 에러간의 비를 dB 단위로 나타낸다.

상기 도 4a 내지 도 4c는 Tx, FB 신호에 이득 차이를 1dB와 1.5dB을 각각 인가하여 이퀄라이져를 동작한 실험 결과이며, 도 4a는 mu값이 0.5인 경우, 도 4b는 mu값이 0.05인 경우, 도 4c는 mu값이 0.005인 경우에 대한 실험 결과이다.

상기 실험 결과들을 살펴보면, mu값이 클수록 에러값이 작아지기 때문에 이퀄라이져 성능이 우수하다고 볼 수 있다.

도 5a는 본 발명의 실시예에 따라 위상 에러를 인가하였을 경우의 디지털 전치 왜곡(DPD) 성능 시뮬레이션 결과를 도시한 그래프이다. 여기서 x축은 주파수(MHz)를 나타내고, y축은 전력(Power[dB])을 나타낸다.

상기 도 5a를 참조하면, 0~30도의 위상 에러에서는 적응 알고리즘에서 위상 에러를 왜곡해 주기 때문에 성능에 영향을 미치지 않지만, 90도의 에러의 경우 약 4~5dB의 성능 열화를 가져온다. 청록색(cyan) 스펙트럼은 90도의 위상 에러를 적용한 실험 결과를 보여주며, 블랙 스펙트럼은 90도의 위상 에러를 이퀄라이져를 이용하여 초기에 왜곡한 후 DPD 성능을 실험한 결과를 보여준다. 여기서는 이퀄라이져로 인해 위상 에러가 왜곡이 되었기 때문에 에러를 가하지 않았을 경우의 DPD 성능과 동일함을 알 수 있다.

도 5b는 도 5a에서 90도 위상 에러를 인가한 경우 이퀄라이져를 이용하여 위상 에러를 왜곡하지 않고 오랜 시간동안 수렴한 결과를 도시한 그래프이다. 여기서 상기 그래프는 이퀄라이져를 사용하여 위상 에러를 왜곡하지 않았을 때 위상 에러가 없는 DPD 성능과 동일하게 되기 위해 필요한 수렴 시간을 보여준다. 이러한 경우에는 DPD 적응 알고리즘에서도 위상 에러를 왜곡하는 기능이 있으므로 왜곡은 되지만 오랜 수렴 시간이 필요하다.

상기 도 5b를 참조하면, 에러가 없는 경우에 비해 약 4배의 수렴 시간이 필요함을 알 수 있다. 파란색 스펙트럼은 위상 에러를 왜곡하지 않고 450slot의 수렴 시간동안의 DPD 성능을 보여 주며, 5a의 그림과 비교해 볼 때 약 4~5dB 성능 열화를 보여준다. 붉은색 스펙트럼은 이퀄라이져를 이용하여 수렴된 DPD 성능과 동일한 성능임을 알 수 있다. 하지만 상기 그래프는 수렴 시간이 약 4배인 1350slot이 필요함을 보여준다.

한편, 본 발명의 상세한 설명에서는 구체적인 세 가지 실시 예에 관하여 설명하였으나, 모니터링 설정 방법 혹은 실행 방법에 해당하는 다른 여러 가지 방법등에 적용할 수 있다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 발명청구의 범위뿐 만 아니라 이 발명청구의 범위와 균등한 것들에 의해 정해져야 한다.

상술한 바와 같이 본 발명은, DPD 구동 시 DPD 시스템의 최적 성능 도달시간을 단축시킬 수 있으며, 특정 PA에서 수렴된 LUT들을 타 DPD 시스템에서도 적용하여 사용, 즉 모든 DPD 시스템의 초기 트래이닝 시간을 단축시키므로 비용절감 효과를 얻을 수 있는 효과가 있다.

도 1은 본 발명의 실시예에 따른 디지털 전치 왜곡기(DPD) 알고리즘의 구조를 도시한 도면,

도 2는 본 발명의 바람직한 실시예에 따라 DPD 알고리즘 실행 전의 디지털 신호 처리부의 PD 적응기화 동작을 도시한 흐름도,

도 3a 및 도 3b는 본 발명의 실시예에 따라 임의로 송신 신호에 위상 에러를 가하여 이퀄라이져의 성능을 실험한 결과를 도시한 그래프,

도 4a 내지 도 4c는 본 발명의 실시예에 따라 임의로 송신 신호에 이득 에러를 가하여 이퀄라이져의 성능을 실험한 결과를 도시한 도면,

도 5a는 본 발명의 실시예에 따라 위상 에러를 인가하였을 경우의 DPD 성능 시뮬레이션 결과를 도시한 그래프,

도 5b는 도 5a에서 90도 위상 에러를 인가한 경우 이퀄라이져를 이용하여 위상 에러를 왜곡하지 않고 오랜 시간동안 수렴한 결과를 도시한 그래프.

Claims

디지털 입력 신호를 증폭하는 광대역 전력 증폭기를 포함하는 통신 시스템의 송신기에서 상기 광대역 전력 증폭기에 의한 비선형 특성을 전치 왜곡하기 위한 방법에 있어서,

상기 디지털 입력 신호에 대응하는 왜곡 제어값을 룩업 테이블로부터 읽어서 상기 디지털 입력 신호에 상기 읽어온 왜곡 제어값을 적용하여 전치 왜곡하는 과정과,

상기 전치 왜곡을 통해 출력된 송신 신호(Tx)와 상기 광대역 전력 증폭기에 의해 증폭되어 궤환된 신호(FB)간의 차가 제로가 되도록 최적의 계수를 구하는 과정과,

상기 최적의 계수를 이용하여 전치 왜곡 적응적 알고리즘에 따라 적응화하여 상기 룩 업 테이블을 갱신하는 과정을 포함하는 것을 특징으로 하는 상기 방법.
제1항에 있어서,

상기 적응화한 결과를 룩 업 테이블 형태로 변환하는 과정을 더 포함하는 것을 특징으로 하는 상기 방법.
제1항에 있어서,

상기 디지털 입력 신호에 대응하는 왜곡 제어값을 읽어내기 위한 룩업 테이블의 주소를 결정하는 단계와,

상기 결정된 주소에 대응하는 왜곡 제어값을 출력하는 단계와,

상기 출력된 왜곡 제어값을 상기 디지털 입력 신호에 적용하여 전치 왜곡된 송신 신호를 출력하는 단계를 포함하는 것을 특징으로 하는 상기 방법.
디지털 입력 신호를 증폭하는 광대역 전력 증폭기를 포함하는 통신 시스템의 송신기에서 상기 광대역 전력 증폭기에 의한 비선형 특성을 전치 왜곡하기 위한 장치에 있어서,

상기 디지털 입력 신호에 대응하는 왜곡 제어값을 룩업 테이블로부터 읽어서 상기 디지털 입력 신호에 상기 읽어온 왜곡 제어값을 적용하여 송신 신호를 출력하는 디지털 전치 왜곡부와,

상기 전치 왜곡을 통해 출력된 송신 신호(Tx)와 상기 광대역 전력 증폭기에 의해 증폭되어 궤환된 신호(FB)간의 차가 제로가 되도록 최적의 계수를 구하고, 상기 최적의 계수를 이용하여 전치 왜곡 적응적 알고리즘에 따라 적응화하여 상기 룩 업 테이블을 갱신하는 디지털 신호 처리부를 포함하는 것을 특징으로 하는 상기 장치.
제4항에 있어서, 디지털 전치 왜곡부는,

상기 디지털 입력 신호에 대응하는 왜곡 제어값을 읽어내기 위한 룩업 테이블의 주소를 결정하는 주소 결정기와,

상기 결정된 주소에 대응하는 왜곡 제어값을 출력하는 다수의 룩업 테이블과,

상기 출력된 왜곡 제어값을 상기 디지털 입력 신호에 적용하여 전치 왜곡된 송신 신호를 출력하는 곱셈기를 포함하는 것을 특징으로 하는 상기 장치.
제4항에 있어서, 디지털 신호 처리부는,

상기 전치 왜곡을 통해 출력된 송신 신호(Tx)와 상기 광대역 전력 증폭기에 의해 증폭되어 궤환된 신호(FB)간의 지연을 추적하는 루프 지연 추적기와,

상기 송신 신호(Tx)와 상기 궤환된 신호(FB)간의 차가 제로가 되도록 최적의 계수를 구하는 이퀄라이져와,

상기 최적의 계수를 이용하여 전치 왜곡 적응적 알고리즘에 따라 적응화하는 하는 전치 적응기를 포함하는 것을 특징으로 하는 상기 장치.
제6항에 있어서, 상기 디지털 신호 처리부는,

상기 적응화한 결과를 룩 업 테이블 형태로 변환하는 룩업 테이블 변환기와,

상기 송신 신호에 상기 전치 적응기로부터 출력된 신호를 감산하여 상기 전치 적응기로 에러를 출력하는 감산기를 더 포함하는 것을 특징으로 하는 상기 장치.