KR20070100731A - 어택으로부터 보호되는 실리콘 웨이퍼 전자 컴포넌트를제조하는 방법 및 이러한 컴포넌트 - Google Patents

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Abstract

본 발명은 스마트 카드에 이용가능 하고, 실리콘 웨이퍼 기반 마이크로컨트롤러, 집적회로 또는 등가 회로(1, 14, 20)와 같은 컴포넌트를 제조하는 방법에 관한 것이다. 이 제조 방법은 실리콘 웨이퍼를 얇게 하려는 시도가 있는 경우에, 상기 컴포넌트를 파괴하거나 손상시키는 수단(18)을 포함하고, 상기 수단은 웨이퍼의 분극 부분에 작용하며, 상기 실리콘 기판 웨이퍼가 후면부(17)로부터만 분극되는 것을 특징으로 한다. 본 발명은 또한 이와 같은 방법으로 제조된 컴포넌트와 이러한 컴포넌트를 포함하는 스마트 카드에 관한 것이다.

Description

어택으로부터 보호되는 실리콘 웨이퍼 전자 컴포넌트를 제조하는 방법 및 이러한 컴포넌트{Method To Manufacture A Silicon Wafer Electronic Component Protected Against The Attacks And Such A Component}
본 발명은 특히 스마트 카드에서 사용가능한 실리콘 웨이퍼를 포함하는 전자 컴포넌트를 제작하는 방법에 관한 것이다. 구체적으로 이 방법은, 속일 목적으로 작동 특성의 일부를 결정하고 비밀 데이터의 일부를 획득하도록 설계된 침입에 대해 이와 같은 컴포넌트를 방어하는 것을 목적으로 한다.
실리콘 웨이퍼 컴포넌트는 전면부(front side)와 후면부(back side)를 포함한다. 전면부는 일반적으로, 기판과 동일하게 도핑된 트랜지스터에 대해 P 기판과 N 모트(moat)를 분극(polarise)하기 위한 CMOS 형 트랜지스터(N 트랜지스터 및 P 트랜지스터)를 포함하는 전자 컴포넌트를 가진다. CMOS 형 트랜지스터는 N+나 P+로 도핑된 물질로 이루어진 바디 타이(body tie)나 웰(well)을 포함한다. 실리콘 웨이퍼의 두께는 일반적으로 약 600에서 700 마이크론(micron)이며, 활성 부분과 모트의 최대 두께는 약 10 마이크론이다.
감도 정보를 포함하며 이러한 정보에 접속하는 통신 수단으로 사용되는 스마트 카드가 알려져 있다. 이러한 카드는, 정보를 불법적으로 얻으려고 하는 사람에 의해, 어택(attack)으로 알려진 동작에 속임수를 당하기 쉽다.
전형적인 어택은 현재 전면부(활성 컴포넌트를 지지하는 면)로부터 이루어진다. 이러한 어택은 빛의 복사나 다른 방법에 의해 오류(fault)를 삽입하거나, 전자기 복사(electromagnetic radiation) 등에 의한 캡쳐에 의해 정보를 샘플링하는 단계로 구성된다. 이러한 오류는 집적 회로의 비정상적인 전자 동작을 일으키도록 한다. 즉, 메모리 내의 정보의 손실, 정확하지 않은 메모리 판독, 로직 레이어에 의해 부정확하게 해석될 수 있는 로직 레벨의 손상 등을 일으킨다.
따라서, 현재 가장 빈번하게 손상을 주는 어택은 알려진 방식으로 전면부에 발생한다.
그러나 어택이 점차로 후면부에도 관심을 가지기 시작했다. 후면부는 사실상 판독을 하기가 더 쉽다(트랜지스터를 함께 연결하는 다양한 금속화 막과 같은 소자가 덜 분포됨). 그러나, 두꺼운 실리콘이 흡수 방어막(barrier)을 형성한다.
방어막에 가까워지기 위해, 알려진 바와 같이, 후면부로부터의 공격은 실리콘 웨이퍼를 현격히 얇게 하는 단계를 포함한다(수십 마이크론으로 두께를 줄임).
현재는, 후면부 가까이에 위치한 컴포넌트를 감시 및/또는 방해하는 것은 실리콘에 의한 완화 작용에 의해 어려운 일로 남아있다. 그러나 얇게 하는 방법이 매우 빠르게 진전하고 있어서, 이러한 형태의 어택이 점점 주요하게 될 것이 분명하며, 결과적으로 위협이 훨씬 심각해질 것이다.
또한, 위와 같은 회로를 테스트 및/또는 디버그하기 위해 제조자는 이러한 회로의 동작의 알 필요가 있다. 이러한 디버그 방법은 후면부로부터 이루어지는 동 작 감시 기술의 발전으로 이어진다. 부차적으로는 공격자(attacker)를 위한 새로운 기술 개발에 기여하게 된다.
고의적인 어택인지 여부를 가리는 또는 테스트나 디버그 조사 동작은 실리콘 웨이퍼를 200 마이크론보다 작은 두께로 얇게 하는 단계를 포함한다.
이렇게 얇게 하는 단계는 회로나 그의 컴포넌트(가령 트랜지스터)의 동작을 방해하지 않는다.
실리콘 기판은 파손(예를 들어, 트랜지스터의 변조된 전기적 특성에 의한 잠금(latch up) 및 오동작)을 피하기 위해 매우 강하게 분극(polarize)시켜야 한다는 사실이 이미 알려져 있다.
결과적으로, 공지된 방법에서, 도핑된 물질의 바디 타이(body tie)로서, 분극된 연결부가 실리콘 웨이퍼의 전면부에 설계되어, 기판과 P 트랜지스터의 분극 모트에 대해 일정한 레벨의 전위(potential)를 제공한다. 각각의 편광 연결이 약 50 마이크론의 지름에 대해 등전위성(equipotentiality)을 제공하며, 따라서 하나의 분극 연결부가 약 5-20 트랜지스터로 이루어진 그룹과 연관될 수 있다.
N 개의 트랜지스터에 대해, 분극 연결부는 P+ 도핑된 연결부로서 전위(VSS)에 연결되고, 약 1 마이크론의 폭과 수 마이크론의 깊이를 가지는 연결부로 구성된다. P 트랜지스터에 대해, 편광 연결부는 트랜지스터를 형성하는 P+ 도핑된 바디 타이를 포함한다. 편광 연결을 형성하는 상기 바디 타이는 전위(VDD (5 볼트 또는 3 볼트)에 연결된다.
위에 기술한 관점에서, 고의적인 어택에 대하여 스마트 카드 컴포넌트를 보 호할 필요가 있다는 것을 알 수 있다.
이러한 컴포넌트를 보호하는 문제를 해결하고, 실리콘 웨이퍼 기반 전자 컴포넌트(또는 일련의 컴포넌트)를 제작하기 위한 방법 제공하는 것을 본 발명의 목적으로 한다. 여기서, 실리콘 웨이퍼 기반 컴포넌트는 특히 스마트 카드로 이루어진 필드에 특히 적용가능하며, 후방으로부터 웨이퍼를 가늘게 하는 단계를 포함하여 후면부로부터 이루어지는 공격에 대해 컴포넌트를 보호하는 데 사용된다.
따라서 본 발명에 따르면, 실리콘 웨이퍼 기반 마이크로컨트롤러, 집적 회로 또는 스마트 카드에 대해 등가이며 응용가능한 컴포넌트를 제작하는 방법은 후면부로부터의 실리콘 웨이퍼를 얇게 하려는 시도가 있는 경우에, 컴포넌트를 파괴하거나 손상시키는 수단을 포함한다는 것을 특징으로 한다.
더 상세히 설명하면, 이러한 수다는 웨이퍼의 분극화에 영향을 미칠 수 있다.
바람직한 형태에 따르면, 상기 방법이 후면부로부터, 실리콘 기판 웨이퍼를 분극화하는 단계를 포함한다.
더 구체적으로는, 상기 방법은 다음의 단계를 포함한다:
-동작에 대응하여 기판(2, 15, 21)에 분극 부분을 가지는 웨이퍼(1, 14, 20)를 테스트하는 단계 (이때 웨이퍼는 일반적인 두께를 가짐);
- 기판(2, 15, 21)을 컴포넌트의 기대 동작에 적합한 두께로 얇게 하는 단계;
- 후면부로부터 기판을 분극하는 단계; 그리고
- 대응하는 웨이퍼를 절단하는 단계.
더 구체적으로는, 후면 부로부터 기판을 분극하는 단계는 다음과 같은 단계로 구성된다:
- 도핑 물질(N+ 또는 P+)을 포함하는 바디 타이(18)나 웰에 의해 후면부를 도핑하여 후방 분극 연결부를 형성하는 단계;
- 후면부 상부에 금속과 같은 전도성 물질(19)로 이루어진 막을 증착하는 단계;
- 웨이퍼(1, 14, 20)를 절단하는 단계; 그리고
- 접지에 연결된 후면부을 이용하여 상기 컴포넌트를 조절하는 단계.
유리하게, 웨이퍼가 절단되어 분극의 전방 포인트를 전기적으로 분리한다. 결과적으로, 악의적인 목적을 위해 두께를 얇게 만드는 시도가 있는 경우에 웨이퍼의 분극을 제거한다. 이로써, 컴포넌트가 파괴된다.
CMOS 트랜지스터로 이루어진 회로에 대하여, 후방 분극 연결부는 P+ 도핑괸 바디 타이를 포함한다. 후에 악의적인 목적으로 두께를 얇게 만드는 시도는, 시도 중에(on power up) 기판의 분극 부분을 제거하고 회로를 파괴한다.
그럼에도, 공격자는 이러한 방법을 피하는 장치를 가질 수 있으며, 이는 회로의 시동 전에 후면부를 다시 금속화 하는 것을 포함한다.
공격자가 사용하는 이러한 장치를 막기 위해, 개선된 버전의 본 발명에 따른 방법은 P 트랜지스터로 일어진 모트(moat)와 전기적으로 접촉하는 디코이(또는 여분의 바디 타이)를 삽입하는 단계를 포함한다. 이러한 디코이는 후면부를 전면부에 위치한 일반적인 분극 모트의 바닥에 연결하는 N+ 도핑 바디로 구성된다. 추가로, 절연 물질로 이루어진 디스크가 디코이 및 후면 전도 막 사이에 배치된다.
결과적으로, 악의적인 공격시, 실리콘 웨이퍼의 두께를 얇게 한 후에, 다시 금속하는 단계(새로운 금속 막의 증착 단계)가 전기적으로 반대 극성인 디코이와 후면 분극 연결부를 연결한다. 이로써, 컴포넌트를 파괴하는 단락 회로를 생성시킨다.
본 발명은 또한 트랜지스터나 등가회로와 같은 소자를 포함하는 유형의 스마트 카드에 적용되는 마이크로컨트롤러와 같은 실리콘 웨이퍼 전자 컴포넌트에 관한 것이다. 이러한 실리콘 웨이퍼 전자 컴포넌트는 후면으로부터 실리콘 웨이퍼의 두께를 얇게 하는 시도가 있는 경우에, 상기 컴포넌트를 파괴 또는 손상시키는 수단을 포함한다.
더 구체적으로, 이러한 수단은 상기 웨이퍼의 분극 부분에 작용한다.
구체적으로, 컴포넌트는 각각의 소자나 트랜지스터 또는 등가 회로에 대해 후면부(back side)로부터만 실리콘 기판을 분극하는 후방 분극 연결부를 포함한다.
바람직한 모드에 따르면, 후방 분극 연결부는 도핑된 물질로 이루어진 바디 타이(body tie)를 포함한다.
또한, 실리콘 웨이퍼는 후면부 상에 위치하며, 전위(VSS)에 연결되어 사용되는 전도 물질(예, 금속)로 이루어진 막을 포함한다.
또한, 본 발명은 하나 이상의 실리콘 웨이퍼 기반 구성요소를 포함하며, 상술한 방법을 이용하여 생산되고, 상술한 바와 같은 하나 이상의 실리콘 웨이퍼 구성요소를 포함하는 스마트 카드에 관한 것이다.
도 1은 N 트랜지스터를 포함하는 공지된 형태의 실리콘 웨이퍼의 확대 단면도이다.
도 2는 P 트랜지스터를 포함하는, 도 1에 도시된 공지된 형태의 실리콘 웨이퍼의 다른 부분을 나타내는 단면도이다.
도 3은 N 트랜지스터와 P 트랜지스터를 포함하는, 도 1에 도시된 공지된 형태의 실리콘 웨이퍼의 다른 부분을 나타내는 단면도이다.
도 3은 N 트랜지스터와 P 트랜지스터를 나타내는, 본 발명의 "기본" 형태에 따른 실리콘 웨이퍼의 단면도이다.
도 4는 이중 모트 형태의 N 트랜지스터를 포함하는 본 발명에 따른 실리콘 웨어퍼의 단면도이다.
도 5는 본 발명의 개선된 변형 예에 따라 실리콘 웨이퍼를 나타내는 단면도이다.
도 6은 본 발명에 따라 한 세트의 인접한 웨이퍼를 나타내는 평면도이다.
도 7은 본 발명에 따른 방법의 단계를 나타내는 블록도이다.
도 1 및 도 2는 공지된 형태의 실리콘 웨이퍼 및 컴포넌트를 나타낸다.
도 1은 실질적인 목적이나 이해를 쉽게 하기 위해 상대적인 비율을 고려하였으나, 실리콘 웨이퍼(1)의 확대도를 나타낸다. 웨이퍼(1)는 실리콘 기판(2, P)을 포함하며, 웨이퍼의 전면부(3)에 N형 트랜지스터의 전자 컴포넌트를 포함한다. N형트랜지스터는 N+ 도핑된 물질로 이루어진 개별적인 바디 타이로, 소스(4, S)와 드레인을 포함한다. 이는 트랜지스터(6)의 폴리실리콘 게이트와 연결된다.
도 1은 기판의 분극 연결부를 형성하는 바디 타이(7)를 나타낸다.
웨이퍼(1)의 실리콘 기판(2)은 알려진 바와 같이, 도 1에 예시적으로 도시된 N형 트랜지스터의 전자 컴포넌트를 잠금 상태(latching up)로부터 보호하기 위해 높은 분극화를 요구한다.
분극 연결부(7)는 단면에서 약 1 미크론의 크기를 가지는 P+ 도핑 물질로 이루어진 바디 타이를 포함한다. 이러한 분극 연결이 접지(0 볼트)에 연결되고, 이에 따라 약 50 미크론의 반지름에 대해 기판의 등전위성을 제공한다. CMOS 트랜지스터의 크기를 고려하면, 하나의 분극 연결부(가령 연결부(7))가 5-20개의 트랜지스터마다 필요하다.
도 2는 도 1의 알려진 형태의 실리콘 웨이퍼(1)의 다른 부분을 나타내는 부분 단면도이다. 실리콘 웨이퍼는 실리콘(P)으로 이루어진 동일한 기판(2)을 포함하고, 기판의 전면부(3)가 P형 트랜지스터와 연결된다. 후자는 소스(8, S)와 드레인(9, D)을 포함하며, 이는 P+ 도핑 물질로 이루어진 바디 타이를 포함한다. 트랜지스터 게이트(10)는 또한, 전면부(3) 위의 소스(8)와 드레인(9) 사이에 구획된다.
트랜지스터가 정확히 동작하도록 하기 위해, 기판으로부터 절연된다. 이에 따라 공지된 바와 같이, N 모트(12)가 제공되고, 전면부(3)에 삽입된 N+ 분극 웰(11)에 의해 전위(VDD)로 분극된다.
본 발명에 따라 구현된 실시 예가 이하에서 도 3 내지 7을 참조하여 설명된다.
도 3은 N 형 트랜지스터와 P형 트랜지스터가 각각 도면의 왼쪽 및 오른쪽에 도시된 실리콘 웨이퍼(14)의 부분 단면도를 나타낸다.
웨이퍼(14)는 도 1에 도시된 바와 같이 공지된 N형 트랜지스터를 전면부(16)에 포함한다. N형 트랜지스터는 소스(S, 4)와 드레인(D, 5)과 폴리실리콘 게이트(6)를 포함하며, 드레인(5)와 소스(4)는 N+ 도핑된 물질로 구성된다. 분극 연결부(7)가 P+ 도핑된 바디 타이로 도시된다.
실리콘 웨이퍼(14)의 전면부 상에, 소스(8)와 드레인(9), 폴리실리콘 게이트(10)와 N+ 도핑 분극 모트(12)와 전압 연결(VDD, 3-5볼트)을 위한 웰(11, N+ 도핑)을 포함하는 P 트랜지스터(공지 형태)가 존재한다.
본 발명에 따르면, 기판(14)의 후면부(17)는 P+ 도핑된 물질로 이루어진 바디 타이(18)를 포함하며, 이는 후방 분극 연결부를 형성한다. 이의 동작이 이하에서 설명된다. 바디 타이(18)의 단면 크기는 약 10 마이크론이다.
후방 분극 연결부를 형성하는 바디 타이(18)를 만든 후에, 기판(15)의 후면부(17)가 금속과 같은 전기적 전도 물질로 이루어진 막(19)으로 덮이며, 접지(0볼트)에 연결된다.
본 발명은 소위 이중 모트 N 형 트랜지스터(도 4에 도시됨)를 포함하는 웨이 퍼에 적용된다.
도 4는 실리콘 기판(21)을 포함하는 실리콘 웨이퍼(20)의 단면을 나타내며, 전면부(22)에 소위 공지된 형태의 "이중 모트" CMOS N형 트랜지스터를 포함한다. 이 트랜지스터는 N+ 도핑 바디 타이로서 소스(4, S)와 드레인(5, D)을 포함하고, P+ 도핑 바디 타이로서 분극 연결(7)을 포함하며, 소스와 드레인을 연결하는 폴리실리콘 게이트(6)를 포함한다. 소스, 드레인 및 편광 연결(7)은 P+ 도핑 물질로 이루어진 모트(23) 내에 삽입된다. 본 발명에 따라, 도 3의 구현 예를 참조하며,P+ 도핑 바디 타이(18A)로서의 후방 분극 연결이 실리콘 기판(21)의 후방 측면에 삽입된다. 후방 분극 바디 타이(18A)는 모트(23)의 베이스와 접촉한다. 도 3의 구현예로서, 금속화 막(17)이 후방 측면에 구획되며, 이로써 후방 분극 연결(18A)을 덮을 수 있다.
본 발명의 개선 변형 예가 이하에서, 도 5를 참조하여 설명된다.
도 5는 실리콘 기판(15)이 장착된 도 3에 도시된 실리콘 웨이퍼(14)를 나타낸다. 실리콘 기판은 전면부(16)에 P형 트랜지스터와 N형 트랜지스터를 포함한다. 도 3 및 5에서, 유사하거나 동일한 소자는 동일한 참조부호를 가진다. 도면은 N형 및 P형 트랜지스터로 각각 이루어진 컴포넌트와, 이하에서 설명된 후방 분극 연결부(P+ 도핑)를 기술된다.
본 발명의 개선된 변형예에 따라, 실리콘 기판(15)이 후방 측면에 N+ 물질로 도핑된 여분의 바디 타이(24)를 포함하며, 바디 타이(24)가 대응하는 P형 트랜지스터로 이루어진 모트(12, 자신은 N+로 도핑됨)의 베이스(웨이퍼(15)의 후면부를 향 함)와 접하는 크기를 가진다.
이러한 여분의 바디 타이(24)는 이하에서 설명될 바와 같이 디코이(decoy)를 형성한다.
여분 바디 타이(24)로 이루어진 N+ 도핑 물질(디코이)이 바디 타이에 의해 형성된 공간 모두를 차지하는 것은 아니며, 수백 옹스트롬 단위 두께인 일부분 남긴다. 따라서, N+ 도핑 물질이 기판의 후면부로 확장하지 않는다. 이러한 공간이 후면부과 전기적으로 절연된 물질 레벨(level)로 이루어진 막이나 디스크(25)로 채워진다.
기판(15)의 후면부가 금속과 같이 전기적 전도 물질로 이루어진 막(19)으로 덮인다. 디코이나 후방 분극 연결(24, N+ 도핑)이 절연 물질로 이루어진 디스크(25)에 의해 후방 금속막(19)으로부터 전기적으로 절연된다.
구현된 변형 예에 의하면, 악의적인 공격(두께를 줄이고 후면부를 금속화하는 단계를 포함)이 실패할 것이 확실하다.
얇게 하는 단계 후에, 새로운 금속화 막을 증착함으로써 다시 금속화하는 단계(Remtallising)가 후방 분극 바디 타이(18, P+)와, 디코이 또는 여분의 바디 타이(24, N+)를 전기적으로 연결한다(도 5 참조). 결과적으로 단락 회로가 컴포넌트를 파괴할 것이다.
도 6은 일련의 CMOS 전자 컴포넌트(26A, 26B, 26D, 26E)(명확하게, N형 트랜지스터가 다른 유사한 컴포넌트 모두와 함께 본 발명에 적용될 수 있다)를 나타낸다. 컴포넌트(26A-26E)가 인접하게 및/또는 행과 열로 배열된 것으로 도시되며, 정 사각형으로 기호화되어 표현된다.
명확성을 이유로, 전자 컴포넌트(26D)만이 컴포넌트 작동 전위(Vss)에 연결될 스터드(27)와 전방 분극 연결부(도 3의 7, 11)와 연결되는 스터드(28)을 나타낸다. 도 3의 바디 타이(18)(그리고 도 4의 바디 타이(18A))에 대응하는 후방 분극 연결부가 도시되지 않으며, 후면부 상에 구획된 금속화 막(17)에 연결된다. 도 5에 도쇠된 여분의 바디 타이나 디코이(24)가 외부에 연결되지 않는다.
도 6에서, 웨이퍼가 한 세트의 회로를 얻도록 잘리는 두 가지의 선택적인 방식을 두 파형 라인이 기호화한다.
본 발명의 제 1 구현 형태에 따라, 웨이퍼가 라인(29)을 따라 절단되어, 전방 분극에 연결된 스터드(28)를 소거하거나 대응하는 웨이퍼나 컴포넌트로부터 이를 분리한다.
도 3 및 도 4를 참조하면, 어택 중에, 후면부로부터 기판 두께가 감소하게 되면 바디 타이(18)의 VSS에 대한 연결부(즉, 후방 분극 연결부)를 소거하고 바디 타이의 절연물을 제거한다. 따라서, 이러한 두께 감소는 다음과 같은 결과를 초래한다.
- 도 3 및 도 4를 참조한 본 발명의 기본 실시예(이중 모트 P 트랜지스터)에 대한 기판 분극의 소멸
- 소위 개선된 실시예에서 기판과 N 모트(12) 사이의 단락 회로(도 5) 형성.
본 발명의 방법(도 5에 도시된 웨이퍼에 근거함)을 구현하는 다른 실시예에 따라, 웨이퍼가 라인(30, 도 6)을 따라 즉, 전면 분극 스터드(27)가 연결된 채, 잘 린다.
이 경우에, 사용 중에 추가적인 후면부 단계를 수행하지 않고, 스터드(27, 28)를 전위(VSS)에 연결함으로써, 동일한 회로가 일반적인 방식으로 사용될 수 있다.
이는, 전면 분극 스터드가 보존되느냐 아니냐에 따라, 그리고 웨이퍼가 어떻게 절단되느냐에 따라, 추가 후면 분극 단계를 포함하거나 이러한 단계를 포함하지 않고 동일한 회로가 사용될 수 있음을 의미한다.
도 7은 본 발명에 따른 방법의 다양한 단계들을 나타내는 흐름도이다.
개시시에, 웨이퍼가 공지의 방식으로 제조된다 (기능 블록(100)).
제 2 단계(블록 101)에서, 보통 두께를 가지는 제조된 웨이퍼에 대해 테스트가 수행된다. 이후에, 웨이퍼가 수십 마이크론으로 얇게 된다(블록 (102)).
이후에 바디 타이가 후면부 상에 형성되어, 분극 연결부(도 3,4 및 5의 참조부호(18) 참조)를 형성한다.
본 발명의 개선된 변형 예(도 5)에 따르면, 후면부를 금속화하는 다음 단계(105) 전에, 두 개의 추가 단계가 설정되며, 이는 다른 기능 블록에 점선으로 연결된다.
- 도 5의 참조 부호(24)에 의해 표현된, 디코이 또는 추가 바디 타이(N+ 도핑)의 삽입(블록(106)) 그리고
- 전기적으로 절연된 디스크(25)의 증착(블록 (108))
후면부가 이후에 금속화된다(블록(105), 도 3, 4, 및 5).
마지막으로, 웨이퍼가 절단된다(블록(108)). 도 6에 관하여 나타낸 바와 같이, 웨이퍼가 절단되어 분극 스터드(28)가 연결되도록 할 수도 있고(절단 라인(30)), 또는 이를 제거하거나 연결을 분리할 수도 있다(절단 라인(29)).
술한 본 발명의 실시예들은 단지 예시와 설명을 위한 것일 뿐이며, 본 발명을 설명된 형태로 한정하려는 것이 아니다. 따라서, 다양한 변화 및 변경을 할 수 있음은 본 발명이 속하는 분야의 당업자에게 자명하다. 또한, 이 명세서의 상세한 설명이 본 발명의 범위를 제한하는 것은 아니다. 본 발명의 범위는 첨부된 청구항에 의해서 정의된다.

Claims (17)

  1. 실리콘 웨이퍼 기반 마이크로컨트롤러와 집적회로 및 등가 회로(1, 14, 20)와 같은 컴포넌트를 제조하는 방법에 있어서, 상기 방법은:
    스마트 카드에 응용가능한 전면부와 후면부를 포함하고, 후면부로부터 실리콘 웨이퍼를 얇게 하는 시도가 발생한 경우에, 상기 컴포넌트를 파괴하거나 손상시키는 수단(18)을 포함하는 것을 특징으로 하는 컴포넌트 제조 방법.
  2. 제 1 항에 있어서,
    상기 수단(18)이 상기 웨이퍼(1, 14, 20)의 분극 부분에 작용하는 것을 특징으로 하는 컴포넌트 제조 방법.
  3. 제 2 항에 있어서,
    후면 부로부터만 상기 실리콘 기판 웨이퍼를 분극하는 단계를 포함하는 것을 특징으로 하는 컴포넌트 제조 방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    - 동작에 대응하여 기판(2, 15, 21)에 분극 부분을 가지는 웨이퍼(1, 14, 20)를 테스트하는 단계;
    - 기판(2, 15, 21)을 컴포넌트의 기대 동작에 적합한 두께로 얇게 하는 단 계;
    - 후면부로부터 기판을 분극하는 단계; 그리고
    - 대응하는 웨이퍼를 절단하는 단계
    를 포함하는 것을 특징으로 하는 컴포넌트 제조 방법.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 후면부로부터 기판(2, 15, 21)을 분극하는 단계는:
    - 도핑 물질(N+ 또는 P+)을 포함하는 바디 타이(18)나 웰에 의해 후면부를 도핑하여 후방 분극 연결부를 형성하는 단계;
    - 후면부 상부에 금속과 같은 전도성 물질(19)로 이루어진 막을 증착하는 단계;
    - 웨이퍼(1, 14, 20)를 절단하는 단계; 그리고
    - 접지에 연결된 후면부을 이용하여 상기 컴포넌트를 조절하는 단계
    를 포함하는 것을 특징으로 하는 컴포넌트 제조 방법.
  6. 제 5 항에 있어서,
    전면 분극 연결부를 분리하도록 웨이퍼의 절단 단계(29)가 수행하는 것을 특징으로 하는 컴포넌트 제조 방법.
  7. 제 5 항에 있어서,
    후방 분극 연결(28) 및 상기 회로(26D) 사이의 연결부를 유지하도록, 웨이퍼의 절단(30) 단계가 수행되는 것을 특징으로 하는 컴포넌트 제조 방법.
  8. 제 5 내지 7 항에 있어서,
    N+ 도핑되며, 절연 물질로 이루어진 막(25)에 의해 후방 금속화 막으로부터 절연된 여분의 바디 타이나 디코이(24)가 후면부에 삽입되는 것을 특징으로 하는 컴포넌트 제조 방법.
  9. 트랜지스터(4, 5, 6-8, 9, 10)나 이의 등가 회로와 같은 소자를 포함하는 형식의 스마트 카드에 응용되는 마이크로컨트롤러와 같은 실리콘 웨이퍼 전자 컴포넌트에 있어서, 상기 전자 컴포넌트는,
    전면부(3)와 후면부를 포함하며,
    상기 후면부로부터 실리콘 웨이퍼를 얇게 하려는 시도가 있는 경우에 상기 컴포넌트를 파괴하거나 손상시키는 것을 특징으로 하는 실리콘 웨이퍼 전자 컴포넌트.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 있어서,
    상기 수단이 상기 웨이퍼의 분극 부분에 작용하는 것을 특징으로 하는 실리콘 웨이퍼 전자 컴포넌트.
  11. 제 9 항 또는 제 10 항에 있어서,
    기판 종류, 기판 및 N 모트, 또는 이중 모트 기술(23)을 이용하여 제작된 CMOS형 트랜지스터 또는 NMOS형 트랜지스터를 포함하는 것을 특징으로 하는 실리콘 웨이퍼 전자 컴포넌트.
  12. 제 9 항 내지 제 11 항에 있어서,
    소자, 트랜지스터 및 등가회로 각각에 대해, 후면부로부터 실리콘 기판을 분극하는 후방 분극 연결부를 포함하는 것을 특징으로 하는 실리콘 웨이퍼 전자 컴포넌트.
  13. 제 12 항에 있어서,
    상기 후방 분극 연결부가 도핑 물질로 이루어진 바디 타이를 포함하는 것을 특징으로 하는 실리콘 웨이퍼 전자 컴포넌트.
  14. 제 9 항 내지 제 13 항에 있어서,
    후면부(17) 상에 위치하는 금속과 같은 전도성 물질(19)로 이루어진 막을 포함하는 것을 특징으로 하는 실리콘 웨이퍼 전자 컴포넌트.
  15. 제 9 항 내지 제 14 항에 있어서,
    N+ 도핑 물질로 이루어지고, 후면부(17)에 삽입되며 규칙적인 분포를 가지는 복수의 디코이(24)나 여분의 바디 타이를 포함하되,
    각 디코이(18)가 대응하는 P 트랜지스터(14)의 모트(12)의 베이스(후면부)와 전기적으로 접촉하는 것을 특징으로 하는 실리콘 웨이퍼 전자 컴포넌트.
  16. 제 15 항에 있어서,
    각각의 디코이(18)나 여부의 바디 타이가 전기적으로 절연된 물질로 이루어진 막(25)의 후방 금속화 막(19)으로부터 절연되는 것을 특징으로 하는 컴포넌트 제조 방법.
  17. 제 1 항 내지 제 8 항 중 어느 한 항에 따른 방법으로 제조된 하나 이상의 실리콘 웨이퍼 컴포넌트 및/또는 제 9항 내지 제 16 항 중 어느 한 항에 따른 컴포넌트를 포함하는 것을 특징으로 하는 스마트 카드.
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