KR20090001206A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR20090001206A
KR20090001206A KR1020070065424A KR20070065424A KR20090001206A KR 20090001206 A KR20090001206 A KR 20090001206A KR 1020070065424 A KR1020070065424 A KR 1020070065424A KR 20070065424 A KR20070065424 A KR 20070065424A KR 20090001206 A KR20090001206 A KR 20090001206A
Authority
KR
South Korea
Prior art keywords
film
lower electrode
phase change
forming
contact plug
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
KR1020070065424A
Other languages
English (en)
Inventor
홍성목
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070065424A priority Critical patent/KR20090001206A/ko
Publication of KR20090001206A publication Critical patent/KR20090001206A/ko
Withdrawn legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P90/00—Preparation of wafers not covered by a single main group of this subclass, e.g. wafer reinforcement
    • H10P90/19—Preparing inhomogeneous wafers
    • H10P90/1904—Preparing vertically inhomogeneous wafers
    • H10P90/1906—Preparing SOI wafers
    • H10P90/1922—Preparing SOI wafers using silicon etch back techniques, e.g. BESOI or ELTRAN
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/181—Semiconductor-on-insulator [SOI] isolation regions, e.g. buried oxide regions of SOI wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/031—Manufacture or treatment of conductive parts of the interconnections
    • H10W20/056—Manufacture or treatment of conductive parts of the interconnections by filling conductive material into holes, grooves or trenches

Landscapes

  • Semiconductor Memories (AREA)

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 하부전극 콘택플러그와 상변화막의 접촉면적을 확보하기 위해, 반도체 기판 상부에 하부전극을 형성하는 단계와, 하부전극 상부에 절연막을 형성하고, 절연막을 선택적으로 식각하여 하부전극을 노출시키는 콘택홀을 형성하는 단계와, 콘택홀을 포함한 절연막 상부에 도전막을 형성하는 단계와, 도전막을 에치백하여 하부전극 콘택플러그 상측을 오목하게 형성하는 단계와, 절연막 상부에 하부전극 콘택플러그와 중첩되는 상변화막을 형성하는 단계와, 상변화막 상부에 상부전극을 형성하는 단계를 포함하여, 하부전극 콘택플러그 표면을 오목하게 형성함으로써 하부전극 콘택플러그와 상변화막 간의 접촉면적을 증가시켜 구동전압의 증가없이 열전도율을 향상시킬 수 있는 기술이다.
상변화, 에치백

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 반도체 소자의 동작원리를 설명하기 위한 그래프.
도 2는 종래기술에 따른 반도체 소자의 회로도.
도 3은 종래기술에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 4a 내지 도 4c는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도.
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 상변화 기억 소자(PRAM; phase change random access memory)에 관한 기술이다.
일반적으로 기억 소자는 전원이 차단되면 입력된 정보를 잃어버리는 휘발성의 램(RAM; Random Access Memory) 소자와, 전원이 차단되더라도 입력된 정보의 저장 상태를 계속해서 유지하는 비휘발성의 롬(ROM; Read Only Memory) 소자로 크게 구분된다.
상기 휘발성의 램 소자로는 디램(DRAM) 및 에스램(SRAM)을 들 수 있으며, 상기 비휘발성의 롬 소자로는 EEPROM(Elecrtically Erasable and Programmable ROM) 과 같은 플래쉬 메모리(Flash Memory)를 들 수 있다.
그런데, 상기 디램은 잘 알려진 바와 같이 매우 우수한 기억 소자임에도 불구하고 높은 전하저장 능력이 요구되고, 이를 위해, 전극 표면적을 증가시켜야만 하므로 고집적화에 어려움이 있다.
또한, 상기 플래쉬 메모리는 두 개의 게이트가 적층된 구조를 갖는 것과 관련해서 전원전압에 비해 높은 동작전압이 요구되고, 이에 따라, 쓰기 및 소거 동작에 필요한 전압을 형성하기 위해 별도의 승압 회로를 필요로 하므로 고집적화에 어려움이 있다.
이에, 상기 비휘발성 기억 소자의 특성을 가지면서 고집적화를 이룰 수 있고, 또한, 구조가 단순한 새로운 기억 소자를 개발하기 위한 많은 연구들이 진행되고 있으며, 그 한 예로 최근 그 제조과정이 비교적 간단하여 저가로 대용량의 메모리를 구현할 수 있는 상변환 기억 소자(PRAM; Phase Change memory device)가 제안되었다.
이러한 상변환 기억 소자는 하부전극과 상부전극 사이의 전류 흐름을 통해서 상기 전극들 사이에 개재된 상변화막이 결정 상태에서 비정질 상태로 상변화가 일어나는 것으로부터 결정질과 비정질에 따른 저항 차이를 이용하여 셀에 저장된 정보를 판별하는 기억 소자이다.
상변환 기억 소자는 상변화막(GST막)으로 칼코제나이드(Chalcogenide)막을 이용하는데, 이러한 칼코제나이드막은 게르마늄(Ge), 스티비움(Sb) 및 텔루리움 (Te)로 이루어진 화합물막으로서, 인가된 전류, 즉, 주울 열(Joule Heat)에 의해 비정질(Amorphouse) 상태와 결정질(Crystalline) 상태 사이에서 상변화가 일어난다.
도 1은 종래기술에 따른 반도체 소자의 동작원리를 설명하기 위한 그래프로서, 가로축은 시간을 나타내고, 세로축은 상변화막에 가해지는 온도를 나타낸다.
도 1을 참조하면, 상변화막을 용융온도(Tm;melting temperature)보다 높은 온도에서 짧은 시간(t1) 동안 가열한 후에 빠른 속도로 냉각(quenching)시키면 상변화막은 비정질 상태(amorphous state)로 변한다(곡선 'A' 참조). 그리고, 상기 상변화막을 용융온도(Tm)보다 낮고 결정화 온도(Tc; crystallization temperature) 보다 높은 온도에서 시간(t1) 보다 긴 시간(t2) 동안 가열한 후에 냉각시키면, 상변화막은 결정 상태(crystalline state)로 변한다(곡선 'B' 참조).
여기서, 비정질 상태를 갖는 상변화막의 비저항(resistivity)은 결정질 상태를 갖는 상변화막의 비저항보다 높다. 따라서, 읽기 모드에서 상기 상변화막을 통하여 흐르는 전류를 감지함으로써, 상기 상변화 기억 셀에 저장된 정보가 논리 '1'인지 또는 논리 '0'인지를 판별할 수 있다.
즉, 상변화막의 상변화를 위해서는 주울 열이 필요하다. 일반적인 상변화 기억소자는 상변화막과 접촉하는 면적을 통해 높은 밀도의 전류를 흘려보내면 상변화막 접촉면의 결정 상태가 변하며, 상기 접촉면이 작을수록 상변화 물질의 상태를 변화시키는데 필요한 전류 밀도는 작아진다.
도 2는 종래기술에 따른 반도체 소자의 회로도로서, 상변화 기억소자는 비트라인(BL)에 연결된 가변 저항체(C)와, 상기 가변 저항체(C)와 워드라인(WL) 사이에 연결된 다이오드 D1로 구성된다.
여기서, 상변화 기억소자는 상기 다이오드 D1 대신 NMOS 트랜지스터 또는 바이폴라 트랜지스터로 구성할 수 있다.
도 3은 종래기술에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
도 3을 참조하면, 반도체 기판(10) 상부에 하부전극(bottom electrode)(12)을 형성한다.
그 다음, 상기 하부전극(12) 상부에 제 1 절연막(14)을 형성하고, 상기 제 1 절연막(14)을 선택적으로 식각하여 상기 하부전극(12)을 노출시키는 제 1 콘택홀을 형성한다.
그 다음, 상기 제 1 콘택홀을 매립하는 하부전극 콘택플러그(16)를 형성하고, 상기 하부전극 콘택플러그(16)를 포함한 상기 제 1 절연막(14) 상부에 제 2 절연막(18)을 형성한다.
그 다음, 상기 제 2 절연막(18)을 선택적으로 식각하여 상기 하부전극 콘택플러그(16)를 노출시키는 제 2 콘택홀을 형성한다.
그 다음, 상기 제 2 콘택홀을 매립하는 상변화막(20)을 형성하고, 상기 상변화막(20)을 포함한 상기 제 2 절연막(18) 상부에 상부전극(top electrode)(22)을 형성한다.
상기와 같은 구조를 갖는 종래의 반도체 소자에서, 상기 하부전극(12) 및 상기 상부전극(22) 사이에 전류가 흐르면 상기 하부전극 콘택플러그(16)와 상기 상변화막(20)의 접촉면을 통하는 전류 세기(즉, 주울 열)에 따라 상기 접촉면에서의 상 기 상변화막(20)의 결정 상태가 변한다.
그런데, 반도체 소자가 고집적화됨에 따라 상기 하부전극(12) 및 상기 상부전극(22)의 크기도 감소되어 상기 하부전극 콘택플러그(16)와 상기 상변화막(20)의 접촉면적을 확보하는데 어려움이 있다. 따라서, 상기 상변화막(20)의 상변화에 필요한 전류량을 확보하기 위해 구동전압을 증가시켜야 하는 문제점이 있다.
본 발명은 하부전극 콘택플러그와 상변화막의 접촉면적을 확보할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 제조방법은,
반도체 기판 상부에 하부전극을 형성하는 단계와,
상기 하부전극 상부에 절연막을 형성하고, 상기 절연막을 선택적으로 식각하여 상기 하부전극을 노출시키는 콘택홀을 형성하는 단계와,
상기 콘택홀을 포함한 상기 절연막 상부에 도전막을 형성하는 단계와,
상기 도전막을 에치백하여 하부전극 콘택플러그 상측을 오목하게 형성하는 단계와,
상기 절연막 상부에 상기 하부전극 콘택플러그와 중첩되는 상변화막을 형성하는 단계와,
상기 상변화막 상부에 상부전극을 형성하는 단계
를 포함하는 것을 특징으로 한다.
그리고, 본 발명에 있어서,
상기 절연막은 질화막으로 형성하는 것과,
상기 도전막은 티타늄 질화(TiN)막으로 형성하는 것과,
상기 상변화막은 GeSb2Te4막 및 Ge2Sb2Te5막 중 선택된 어느 하나로 형성하는 것과,
상기 상부전극은 티타늄 질화(TiN)막으로 형성하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 4a 내지 도 4c는 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도로서, PN 다이오드를 포함하는 상변화 기억소자를 예를 들어 도시한 것이다.
도 4a를 참조하면, 소정의 하부 구조물이 구비된 반도체 기판(100) 상부에 제 1 절연막(102)을 형성한다.
그 다음, 상기 제 1 절연막(102)을 선택적으로 식각하여 상기 반도체 기판(100)을 노출시키는 제 1 콘택홀을 형성한다.
그 다음, 상기 제 1 콘택홀에 N형 폴리실리콘막과 P형 폴리실리콘막을 매립하여 N형 영역(104a) 및 P형 영역(104b)으로 구성되는 PN 다이오드(104)를 형성한다.
그 다음, 상기 PN 다이오드(104)를 포함한 상기 제 1 절연막(102) 상부에 하부전극용 도전막을 형성한다.
그 다음, 상기 하부전극용 도전막을 선택적으로 식각하여 상기 PN 다이오 드(104)와 중첩되는 하부전극(106)을 형성한다.
그 다음, 전체 표면 상부에 제 2 절연막(108)을 형성하고, 상기 제 2 절연막(108)을 선택적으로 식각하여 상기 하부전극(106)을 노출시키는 제 2 콘택홀을 형성한다.
이때, 상기 제 2 절연막(108)은 질화막으로 형성하는 것이 바람직하다.
그 다음, 상기 제 2 콘택홀을 포함한 상기 제 2 절연막(108) 상부에 도전막(110)을 형성한다.
이때, 상기 도전막(110)은 상기 제 2 절연막(108) 보다 식각 선택비가 큰 물질, 예컨대 티타늄 질화(TiN)막으로 형성하는 것이 바람직하다.
도 4b를 참조하면, 상기 제 2 절연막(108)이 노출될 때까지 상기 도전막(110)에 대한 평탄화 공정을 수행하여 하부전극 콘택플러그(110a)을 형성한다.
이때, 상기 하부전극 콘택플러그(110a) 형성을 위한 평탄화 공정은 화학적기계적연마 방법(CMP; Chemical Mechanical Polishing) 대신 에치백(etch back) 방법으로 수행하는 것이 바람직하다.
즉, 화학적기계적연마 방법은 단차를 가진 반도체 기판을 연마패드 위에 밀착시킨 후, 연마액을 이용하여 반도체 기판을 연마하는 방법이므로, 상기 하부전극 콘택플러그(110a) 표면이 편평한 형태로 형성된다.
이에 반하여, 에치백 방법은 단차 표면에서부터 일정 깊이로 제거하는 방법이므로, 상기 도전막(110)과 상기 제 2 절연막(108) 간의 식각 선택비 차이로 인해 상기 도전막(110)이 식각이 더 많이 되며, 특히 상기 하부전극 콘택플러그(110a) 중심부가 가장자리에 비해 식각이 더 많이 된다. 따라서, 상기 하부전극 콘택플러그(110a) 표면이 오목한 형태로 형성된다.
도 4c를 참조하면, 상기 하부전극 콘택플러그(110a)를 포함한 상기 제 2 절연막(108) 상부에 제 3 절연막(112)을 형성한다.
그 다음, 상기 제 3 절연막(112)을 선택적으로 식각하여 상기 하부전극 콘택플러그(110a)를 노출시키는 제 3 콘택홀을 형성한다.
그 다음, 상기 제 3 콘택홀을 매립하는 상변화막(114)을 형성하고, 상기 상변화막(114)을 포함한 상기 제 3 절연막(112) 상부에 상부전극용 도전막을 형성한다.
이때, 상기 상변화막(114)은 GeSb2Te4막 및 Ge2Sb2Te5막 중 선택된 어느 하나로 형성하고, 상기 상부전극용 도전막은 티타늄 질화(TiN)막으로 형성하는 것이 바람직하다.
그 다음, 상기 상부전극용 도전막을 선택적으로 식각하여 상기 상변화막(114)과 중첩되는 상부전극(116)을 형성한다.
상술한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은 하부전극 콘택플러그 형성시 에치백 방법을 사용하여 하부전극 콘택플러그 표면을 오목한 형태로 형성함으로써 하부전극 콘택플러그와 상변화막 간의 접촉면적을 증가시킬 수 있다.
본 발명에 따른 반도체 소자의 제조방법은 에치백 공정으로 하부전극 콘택플러그를 형성하여 하부전극 콘택플러그 표면을 오목하게 형성함으로써 하부전극 콘 택플러그와 상변화막 간의 접촉면적을 증가시켜 구동전압의 증가없이 열전도율을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허 청구 범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 반도체 기판 상부에 하부전극을 형성하는 단계;
    상기 하부전극 상부에 절연막을 형성하고, 상기 절연막을 선택적으로 식각하여 상기 하부전극을 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀을 포함한 상기 절연막 상부에 도전막을 형성하는 단계;
    상기 도전막을 에치백하여 하부전극 콘택플러그 상측을 오목하게 형성하는 단계;
    상기 절연막 상부에 상기 하부전극 콘택플러그와 중첩되는 상변화막을 형성하는 단계; 및
    상기 상변화막 상부에 상부전극을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 절연막은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 도전막은 티타늄 질화(TiN)막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 1 항에 있어서, 상기 상변화막은 GeSb2Te4막 및 Ge2Sb2Te5막 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 1 항에 있어서, 상기 상부전극은 티타늄 질화(TiN)막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
KR1020070065424A 2007-06-29 2007-06-29 반도체 소자의 제조방법 Withdrawn KR20090001206A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070065424A KR20090001206A (ko) 2007-06-29 2007-06-29 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070065424A KR20090001206A (ko) 2007-06-29 2007-06-29 반도체 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20090001206A true KR20090001206A (ko) 2009-01-08

Family

ID=40484308

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070065424A Withdrawn KR20090001206A (ko) 2007-06-29 2007-06-29 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20090001206A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101434593B1 (ko) * 2012-12-27 2014-08-26 에스케이하이닉스 주식회사 상변화 메모리 장치 및 그의 제조방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101434593B1 (ko) * 2012-12-27 2014-08-26 에스케이하이닉스 주식회사 상변화 메모리 장치 및 그의 제조방법

Similar Documents

Publication Publication Date Title
US10777739B2 (en) Phase change memory cell with constriction structure
KR100668824B1 (ko) 상변환 기억 소자 및 그 제조방법
US7671356B2 (en) Electrically rewritable non-volatile memory element and method of manufacturing the same
KR20090120212A (ko) 비휘발성 기억 장치
US7545019B2 (en) Integrated circuit including logic portion and memory portion
KR100567067B1 (ko) 상변화 기억 소자 및 그 제조방법
KR100876767B1 (ko) 상 변화 메모리 장치의 형성 방법
US7541607B2 (en) Electrically rewritable non-volatile memory element and method of manufacturing the same
KR100881507B1 (ko) 상변화 메모리 소자의 제조방법
KR100650719B1 (ko) 상변환 기억 소자 및 그 제조방법
CN210897286U (zh) 内存单元及nand型内存
KR20090001206A (ko) 반도체 소자의 제조방법
KR100997785B1 (ko) 상변환 기억 소자 및 그 제조방법
KR20090032890A (ko) 반도체 소자의 제조 방법
KR20060075423A (ko) 상변환 기억 소자
KR100772116B1 (ko) 상변환 기억 소자 및 그의 제조방법
KR101006516B1 (ko) 상변화 기억 소자 및 그 제조방법
CN114762044B (zh) 内存单元及其制造方法
KR100650721B1 (ko) 상변화 기억 소자 및 그 제조방법
KR100650722B1 (ko) 상변화 기억 소자 및 그 제조방법
KR20060070066A (ko) 상변환 기억 소자 및 그 제조방법
KR101006515B1 (ko) 상변환 기억 소자 및 그 제조방법
KR101006517B1 (ko) 상변화 기억 소자 및 그 제조방법
KR100650723B1 (ko) 상변화 기억 소자 및 그 제조방법
KR20080088983A (ko) 상변환 기억 소자 및 그 제조방법

Legal Events

Date Code Title Description
PA0109 Patent application

St.27 status event code: A-0-1-A10-A12-nap-PA0109

PG1501 Laying open of application

St.27 status event code: A-1-1-Q10-Q12-nap-PG1501

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

PC1203 Withdrawal of no request for examination

St.27 status event code: N-1-6-B10-B12-nap-PC1203

WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid
PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

PN2301 Change of applicant

St.27 status event code: A-3-3-R10-R13-asn-PN2301

St.27 status event code: A-3-3-R10-R11-asn-PN2301

P22-X000 Classification modified

St.27 status event code: A-2-2-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-2-2-P10-P22-nap-X000

P22-X000 Classification modified

St.27 status event code: A-2-2-P10-P22-nap-X000