KR20090010247A - 내용지정메모리셀 - Google Patents

Abstract

CAM 셀은 한쌍의 SRAM 셀을 포함하며, 그 각각은 데이타 값을 저장하기 위한 한쌍의 교차 연결된 인버터와, 상보 쌍의 비트 라인에 액세스하기 위한 한쌍의 액세스 장치를 포함한다. CAM 셀은 한쌍의 비교 회로를 더 포함하며, 이들 각각은 상기 SRAM 셀의 하나에 저장된 상기 데이타 값을 그에 대응하는 검색 라인에 제공된 검색 데이타 값과 비교하기 위한 것이다. CAM 셀은 동일한 수의 n-채널 및 p-채널 장치를 구비한다. CAM 셀은 셀 어레이의 효율적인 레이아웃을 증가시키기 위하여 SRAM 셀에 대한 액세스 트랜지스터로써 p-채널 트랜지스터를 사용한다. 우수한 기능적 특성을 제공하면서 상기 실행은 셀 당 균형된 수의 p-채널 및 n-채널 장치를 확보한다.

Description

내용지정메모리셀{CONTENT ADDRESSABLE MEMORY CELL}

종래의 내용지정메모리(CAM)는 SRAM(static random access memory) 셀을 기본적으로 이용하여 실행되었다. SRAM에 기반한 CAM은 SRAM의 고속 접근 속도와 셀의 정적 특성으로 인하여 광범위하게 이용되었다. 더나아가, SRAM 셀은 순-논리 형태의 제조 공정을 사용하여 제조될 수 있으며, 이는 비메모리 회로 블록에 통상적으로 사용되는 것이다.

RAM의 데이타 저장 및 쓰기 기능에 더하여, CAM은 상기 데이타가 메모리에 적용된 검색 데이타와 일치하는지를 결정하기 위하여 저장된 데이타를 검색하여 비교한다. 새롭게 적용된 검색 데이타가 메모리에 이미 저장되어 있는 데이타와 동일하면, 매치 결과가 지시되는 반면, 검색 데이타와 저장되어 있는 데이타가 일치하지 않으면, 미스매치 결과가 지시된다. CAM은 특히 룩-업 테이블(look-up tables)과 메모리 관리 유닛과 같은 전체 관련 메모리에 유용하게 사용된다.

현재 많은 응용품들은 3진 CAM(ternary content addressable memory)을 활용하고 있으며, 이는 3개의 논리 상태를 저장할 수 있다. 예를 들면, 상기 3개의 논리 상태는 논리 '0', 논리 '1', 및 '돈 케어(don't care)'이다. 따라서, 상기 CAM 셀은 CAM에 제공된 검색 데이타를 저장된 데이타와 비교하기 위한 비교 회로 뿐만 아니라 상기 논리 상태를 저장하기 위하여 2개의 메모리가 필요하다.

3진 형식에서, 각각의 종래의 SRAM에 기반한 CAM 셀은 안정화 6-트랜지스터(6T) SRAM 셀을 포함한다. 따라서, SRAM에 기반한 CAM 셀은 2개의 6T SRAM 셀을 실행시키기 위하여 12개의 트랜지스터를 사용하게 된다. 즉, 각 SRAM 셀은 교차하여 연결된 인버터 상태의 2개의 p-채널 트랜지스터와 2개의 n-채널 트랜지스터, 및 비트 라인으로부터 액세스 장치로써 2개의 n-채널 트랜지스터가 더 필요하다.

더나아가, 4개의 추가적인 트랜지스터가 검색 데이타와 저장된 데이타를 비교하도록 배타적-NOR를 실행시키기 위하여 각 3진 CAM 메모리 셀을 위하여 필요하다. 3진 CAM 셀을 위하여, n-채널 장치는 일반적으로 비교 회로에서 사용된다.

본 기술 분야에서 종래의 특징은 메인 메모리 셀에서 데이타를 저장하고 마스크 메모리 셀에서 데이타를 마스크한다. 그리고 나서, 상기 비교 회로는 마스크 메로리 셀 내용에 의해 동작되거나, 정지된다. 상기 특징을 실시한 메모리 셀의 예는 발명자 Nataraj에 의한 미국 특허 제6,154,384 및 발명자 Voelkel에 의한 미국 특허 제6,108,227에 개시되어있다. 비록 이러한 특징이 회로에 대한 관점에서는 기능적으로 보이나, CAM 셀의 소자를 레이아웃하려 할때는 어려움이 발생한다. 그 주요한 문제는 CAM 셀의 비 최적화된 레이아웃이며, 이는 소정된 실리콘 면적보다 더 많은 면적을 차지하게 된다.

또한, DRAM에 기반한 CAM도 본 기술분야에서 제기되었다. DRAM 셀은 물리적으로 SRAM 셀보다 더 작다. 따라서, DRAM에 기반한 CAM은 훨씬 더 작은 CAM 셀 크 기 때문에 주어진 면적에 대하여 SRAM에 기반한 CAM보다 더 많은 데이타를 저장할 수 있는 이점을 가진다. 그러나, DRAM에 기반한 CAM 셀을 실행시키는데 사용되는 DRAM 셀의 동적 특성 때문에, 상기 셀은 데이타를 유지하기 위하여 규칙적인 리프레쉬(refresh) 기능을 필요로 한다.

발명자 Ong에 의한 미국특허 제6,188,594에는 오직 n-채널 트랜지스터만을 사용한 CAM 셀을 개시하고 있다. 상기 CAM 셀은 오직 n-채널 트랜지스터를 사용한다. p-채널 트랜지스터가 사용되지 않았기 때문에 상기 셀의 사이즈는 상당히 감소되어 있다. 상기 셀 사이즈는 CAM 셀에서 정지 저장보다 다이나믹 저장을 사용함으로써 더 감소된다. 개시된 바와 같이 다이나믹 CAM 셀은 6개만큼 적은 수의 트랜지스터를 구비하며, 소형 레이아웃으로 제조된다. 그러나, 앞서 언급된 바와 같이, 다이나믹 셀은 데이타를 유지하기 위하여 규칙적인 리후레쉬 기능이 필요하고 상기 리후레쉬 회로는 추가적인 실리콘 면적을 차지하게 된다.

따라서, SRAM에 기반한 CAM 셀의 정적 특성을 유지하는 반면, 종전의 기술보다 휠씬 효과적인 공간 레이아웃을 이루는 SRAM에 기반한 CAM 셀에 대한 요구가 대두하게 되었다.

본 발명의 하나의 특징에 따라, 3진 데이타 내용지정메모리(CAM) 반셀(half-cell)이 제공된다. 상기 CAM 반셀은 SRAM 셀을 포함하며, 이는 데이타 값을 저장하기 위한 한쌍의 교차 연결된 인버터 및 한쌍의 상보형 비트 라인에 액세스하기 위한 한쌍의 액세스 장치를 포함한다. 상기 액세스 장치는 한쌍의 교차 연결된 인버터와 한쌍의 상보형 비트 라인 사이에 각각 연결된다. 상기 CAM 반셀은 비교 회로를 포함하며, 이는 SRAM 셀에 저장된 데이타 값을 검색 라인상에 제공된 검색 데이타 값과 비교하기 위한 것이다. 상기 CAM 반셀은 동일한 수의 n-채널과 p-채널 장치를 포함한다.

본 발명의 다른 특징에 따라, 한쌍의 SRAM 셀을 포함하는 CAM 셀이 제공되며, 이들 각각은 데이타 값을 저장하기 위한 한쌍의 교차 연결된 인버터 및 상보 쌍의 비트 라인을 액세스하기 위한 한쌍의 액세스 장치를 포함한다. 상기 CAM 셀은 한쌍의 비교 회로를 더 포함하며, 각각은 상기 SRAM 셀의 하나에 저장된 상기 데이타 값을 그에 대응하는 검색 라인에 제공된 검색 데이타 값과 비교하기 위한 것이다. 상기 CAM 셀은 동일한 수의 n-채널 및 p-채널 장치를 구비한다.

본 발명의 또다른 특징에 따라, CAM 셀은 오직 하나의 p+ 영역 대 n+영역 분할을 가진다.

상기 3진 SRAM에 기반한 CAM 셀은 SRAM 셀에 대한 액세스 트랜지스터로써 p-채널 트랜지스터를 사용하며, 이는 셀 어레이의 효과적인 레이아웃을 향상시키기 위함이다. 상기 실행은 뛰어난 기능 특성들이 제공되면서 균형된 수의 p-채널과 n-채널 장치를 제공한다.

최소폭과 향상된 외관 비율은 더 미세한 영역 및 감소된 매치 라인 길이를 의미하며, 이는 속도 증가와 전력 소비 감소에 중요하다. 분석 결과는 0.13 ㎛ 순 논리 공정을 이용하는 종래 기술의 특징이 본 발명에 따른 레이아웃을 사용하여 실시한 셀보다 약 40%가 더 큰 셀 크기를 활용하고 있다는 것을 입증하고 있다.

도 5에 도시된 바와 같이, 본 기술의 표준인 SRAM에 기반한 CAM 셀은 참조번호 500에 의해 도시된다. 상기 CAM 셀은 2개의 6T SRAM 셀(502)를 포함한다. 각 SRAM 셀(502)은 교차 연결된 인버터 상태(506)내에 2개의 p-채널 트랜지스터 및 2개의 n-채널 트랜지스터를 포함하며, 한쌍의 비트 라인(510)으로부터의 액세스 장치로써 2개의 n-채널 트랜지스터(508)를 더 포함한다. 상기 CAM 셀은 4개의 추가적인 n-채널 트랜지스터(508)를 구비한 비교 회로(512)를 더 포함하며, 검색 데이타를 저장된 데이타과 비교하기 위한 배타적-NOR 기능을 수행한다.

도 5에 도시된 실시에 있어서 주요한 문제점은 트랜지스터 형태 사이의 불균 형이며, 이는 CAM 셀의 레이아웃의 비최적화를 야기한다. 더 정확히는, 전체 16개의 트랜지스터 중에서 오직 4개만이 p-채널 장치이다. 게다가, 셀 내에 존재하는 모든 n-채널 장치는 공통 p 분산 영역내에 장착될 필요가 있다. 이러한 영역은 n-채널 액세스 장치(508), n-채널의 교차 연결된 인버터(506) 및 n-채널의 비교 회로(512)를 포함한다. 교차 연결된 인버터 트랜지스터(504)에서 풀-업 장치를 위해 사용된 2개의 잔류 p-채널 주위에 고밀집되고 낭비된 n-채널을 포함하는 영역을 지니게 되는 불균형한 레이아웃이 필연적 나타나게 된다.

본 산업분야에서 통상적인 디자인 레이아웃 법칙은 전형적인 CMOS 제조 공정에 있어서 n+ 대 p+ 스페이싱이 다른 디자인 법칙에 비하여 상대적으로 크다는 것이다. 또한, n+ 대 p+ 스페이싱은 그 내부에 트랜지스터를 포함할 수 없다. 따라서, 상기 셀의 외관 비율은 협소하게 만들어져야 한다. 즉, 전형적인 셀의 더 미세한 치수는 셀 어레이에서 n-채널과 p-채널을 분할하는 p-웰(well)의 라인 방향에 있다. 이는 p+ 대 n+ 스페이싱에 있어서 낭비되는 영역을 최소화시킨다. 그러나, 이는 종래 특징에서의 n-형태와 p-형태 장치 사이의 주어진 불균형을 이루기는 어렵다.

3진 CAM 셀 영역에서의 감소와 CAM 셀 레이아웃의 최적화는 SRAM 셀을 위해 사용되는 n-채널 액세스 장치를 p-채널 액세스 장치로 대체함으로써 이루어지며, 활성 논리 '1'로 활성화된 워드 라인 대신에 활성 논리 '0'으로 활성화된 워드 라인을 제공함으로써 이루어진다. n-채널 장치를 p-채널 장치로 스위칭하는 속도의 이점 때문에 p-채널 액세스 장치를 지닌 SRAM 셀은 종래의 제품 또는 장착된 SRAM 제품에 일반적으로 사용되진 않는다. 따라서, 통상의 SRAM 메모리에서, 스위칭 속도 및 그밖의 특성이 제공될 것이다. 그러나, CAM 셀에서, 읽기/쓰기의 기능은 종래 SRAM 셀에서 보다 상당히 줄어들며, 이는 정규 베이스상의 CAM 메모리가 수행하는 기본 작업이 검색 및 비교 기능이기 때문이다.

n-채널 액세스 장치 대신에 p-채널 액세스 장치를 사용하는 것은 보다 더 균형된 수의 p-채널 트랜지스터 및 n-채널 트랜지스터를 구비한 완전 3진 CAM 셀을 야기한다. 상기 장치를 8개의 n-채널 장치 및 8개의 p-채널 장치를 사용하여 균형을 이루는 것이 더 바람직하다.

도 1에 도시된 바와 같이, 본 발명의 실시예에 따라, CAM 반셀이 참조번호 (100)에 의해 일반적으로 도시된다. 상기 반셀(100)은 상보형 비트 라인 쌍 BL 및

, 워드 라인 WL, 검색 라인 SL, 매치 라인 ML, 교차 연결된 인버터 트랜지스터 P1, N1, P2, 및 N2 와 p-채널 액세스 장치 P3 및 P4를 포함한다.

P2는 양의 공급 전원(102)과 제1노드(104) 사이에 연결된다. N2는 제1노드(104)와 접지(106) 사이에 연결된다. P2와 N2는 모두 제2노드(108)에 의해 게이트된다. P1은 양의 공급 전원(102)과 제2노드(108) 사이에 연결된다. N1은 제2노드(108)와 접지(106) 사이에 연결된다. P1와 N1는 모두 제1노드(104)에 의해 게이트된다.

상기 제1노드(104)는 액세스 트랜지스터 P3를 통해 비트 라인 BL에 연결된다. P3는 워드 라인 WL에 의해 게이트된다. 제2노드(108)는 액세스 트랜지스터 P4를 통해 비트 라인

에 연결된다. 또한, P4는 워드 라인 WL에 의해 게이트된다. p-채널 액세스 장치 P3와 P4는 읽기/쓰기 데이타를 운반하는 상보형 비트 라인 BL 및

에 교차 연결된 인버터를 선택적으로 연결한다.

상기 매치 라인 ML은 연속적으로 연결된 트랜지스터 N3와 N4를 통해 그라운드로 연결된다. N4는 검색 라인 SL에 의해 게이트되며, N3는 제2노드(108)에 의해 게이트된다. 도1에 도시된 바와 같이, 종래 기술의 특징으로 간주되는 2개의 p-채널 트랜지스터와 6개의 n-채널 트랜지스터에 대항하여, 반셀을 구성하는 4개의 p-채널 트랜지스터와 4개의 n-채널 트랜지스터가 존재한다.

도 2에 언급된 바와 같이, 본 발명의 일 실시예에 따라 완전 3진 CAM 셀은 참조번호(200)에 의해 일반적으로 도시된다. 상기 완전 3진 CAM 셀은 8개의 p-채널 트랜지스터와 8개의 n-채널 트랜지스터를 포함한다. 완전 3진 CAM 셀의 제1의 SRAM 셀 컴포넌트의 트랜지스터는 참조를 위해 도1에 해당하는 트랜지스터와 유사하게 번호가 매겨져 있다. CAM 셀의 제2의 SRAM 셀 컴포넌트에 대하여, 교차 연결된 인버터 트랜지스터는 P12, N12, P11 및 N11으로 표기되고, 액세스 트랜지스터는 P13 및 P14로 표기되며, 매치 라인 ML과 그라운드 사이에 연속적으로 연결된 트랜지스터는 각각 N14 및 N13으로 표기된다. 완전 3진 CAM 셀에는 또한 2개의 상보형 비트 라인 쌍 BL1,

및 BL2,

와 2개의 검색 라인 SL1 및 SL2가 존재한다.

도 2에 도시된 완전 3진 CAM 셀(200)의 일반적인 기능이 하기 기술된다. 쓰기 기능을 수행하기 위하여, CAM 셀에 저장된 데이타는 비트 라인 쌍 BL1,

및 BL2,

으로 로드된다. 워드 라인 WL은 p-채널 액세스 트랜지스터 P3, P4, P13 및 P14를 작동시키는 활성 논리 '0'으로 가정된다. 상보형 비트 라인 쌍에서 운반된 데이타는 2개의 SRAM 셀로 쓰여지고 워드 라인은 가정되지 않는다.

읽기 기능에 있어서, 상기 상보형 비트 라인 쌍은 VDD/2로 선충전된다. 워드 라인은 활성 논리 '0'으로 가정되고, SRAM 셀로부터의 데이타는 비트 라인 쌍으로 읽혀진다. 그리고나서, 데이타는 데이타 버스로 전송된다.

검색 및 비교 기능에 대하여, 매치 라인은 논리 '1'으로 선충전되고, 데이타는 검색 라인 SL1 및 SL2로 놓여진다. 일반적으로, 검색 데이타와 저장된 데이타는 미스매치의 경우에 충전이 매치 라인 상태에서 발생하는 것과 같은 방법으로 제공된다. 미스매치가 더 드물게 발생하기 때문에 매치보다 미스매치를 위한 매치 라인 상태로 변경하는 것이 바람직하다. 따라서, 매치 라인 상태에서 변경은 드물게 발생될 것이고, 미충전 매치 라인에 의해 손실된 전력을 감소시킬 수 있다. 상기 매치 라인 ML은 논리 '1'로 선충전되고 미스매치는 매치 라인을 그라운드로 방전하는 반면, 매치의 경우에 미충전은 매치 라인의 상태에서 발생한다. 선택적으로, 또다른 매치 라인 감지 특징에 있어서, 상기 매치 라인은 논리 '0'으로 선충전되고, 매치의 검사는 논리 '0'에서 매치 라인을 홀딩하는 2개의 연결된 장치보다 더 약한 장치에 필적하여 제조된다.

CAM 셀(200)이 왼편 SRAM 셀에서 논리 '1'을 저장하고 오른편 SRAM 셀에서 논리 '0'을 저장하면, SL1은 논리 '1'을 갖고, SL2는 논리 '0'을 갖으며, 미스매치가 다음과 같이 발생한다. 왼편 SRAM 셀의 출력이 트랜지스터 N3에 논리 '1'을 제공하며 그것을 작동시킨다. 검색 라인 SL1은 트랜지스터 N4에 논리'1'을 제공하며, 그것을 작동시킨다. N3와 N4가 둘다 작동하기 때문에, 그들은 매치 라인ML이 그라운드로 방전되도록 경로를 제공하며, 따라서, 미스매치가 지시된다.

CAM 셀이 왼편 SRAM 셀에서 논리 '0'을 저장하고 오른편 SRAM 셀에서 논리 '1'을 저장하면, 매치 상태는 다음과 같이 발생한다. 왼편 SRAM 셀의 출력이 트랜지스터 N3의 게이트에 논리 '0'을 제공하며 그것을 멈추게 한다. 검색 라인 SL1은 트랜지스터 N4의 게이트에 논리'1'을 제공하며, 그것을 작동시킨다. 그러나, N3와 N4가 연속적으로 연결되어 있기 때문에, 매치 라인 ML이 그라운드로 방전되도록 그라운드로의 경로가 존재하지는 않는다. 유사하게, 오른편 SRAM 셀은 논리 '1'을 트랜지스터 N13로 제공하며, 그것을 작동시킨다. 검색 라인 SL2는 논리 '0'을 트랜지스터 N14로 제공하며 그것을 멈추게 한다. 따라서, 왼편 SRAM 셀과 유사하게, 트랜지스터 N13와 N14는 매치 라인 ML을 그라운드로 방전하도록 경로를 제공하지 않는다. 따라서, 매치 라인은 매치 상태를 지시하는 논리 '1'로 방전하여 남는다.

상기 CAM 셀이 오른편과 왼편 SRAM 셀 모두에서 논리 '0'을 저장하면, "돈 케어"상태가 남게 된다. 각 SRAM 셀로부터 출력은 논리 '0'을 생성한다. 상기 논리 '0'은 트랜지스터 N3, N13의 게이트로 제공되며, 매치 상태가 검색 라인 SL1, SL2로 제공된 데이타와 상관없이 검파되며, 매치 라인은 충전되지 않은 상태로 남는다.

이러한 기본 기능의 기술은 오직 하나의 가능한 매치 라인 검파 구성만을 제공한다. 그러나, 다른 특징, 즉 독점적인 특징과 마찬가지로 본 기술분야에서 통상적인 것들을 포함하는 다른 특징은 본 발명의 초점을 벗어나지 않는 범위내에서 실 시될 수 있다.

도 3과 관련하여, 본 발명의 선택적인 실시예가 참조번호(300)에 의해 일반적으로 도시된다. 본 실시예에서, SRAM 셀의 액세스 장치 N23, N24, N33, N34는 n-채널 장치이고, 비교 회로의 트랜지스터 P23, P24, P33, P34는 p-채널 장치이다. 상기 동작은 다른 극성의 장치로 전환된 적절한 전압을 구비한 도 2에 도시된 실시예의 동작과 유사하며 당업자에게는 명백할 것이다. 예를 들면, 워드 라인 WL은 활성 논리 '1'로 가정된다. 더나아가, 매치 라인 ML은 논리 '0'이고, 미스매치는 매치 라인 ML을 논리 '1'로 충전한다.

도 4와 관련하여, 본 발명의 실시예에 따른 3진 CAM 반셀의 레이아웃은 참조번호(400)에 의해 일반적으로 도시된다. 상기 레이아웃(400)은 도 1에 도시된 회로 (100)와 일치한다. 참고로, 트랜지스터는 도 1로부터 표기되며, 즉 P1, P2, P3, P4, N1, N2, N3, 및 N4는 레이아웃(400)에서 그에 대응하는 영역을 지시하기 위하여 제공된다. 레이아웃(400)에서, 점선은 활성 반도체 영역(405)을 나타내는 영역을 포함한다(예를 들면, 분산 또는 이온 주입된 영역). 이러한 영역은 p-타입(type) 활성 영역(405a)와 n-타입 활성 영역(405b)을 포함한다. 얇은 입방체 연속 라인이 금속 1 층(420)을 포함하는 동안 두께, 입방체, 연속 라인은 폴리실리콘 층(410)을 포함한다. 금속 1 층(420)은 다수개의 금속 접촉부(404) 사이의 금속 상호 연결을 제공한다. 상기 금속 접촉부(404)는 X 표기로 사각형에 의해 표기된다. 특정 표기는 P2, N2, 및 P1, N1에 의해 형성된 교차 연결된 인버터을 위한 금속 1 층 (420) 연결을 나타낸다. 다른 더 높은 금속층(일반적으로 다수개의 금속층이 존 재한다)은 단순하게 하기 위하여 도시되지 않는다. 이러한 것들은 검색 라인 SL, 상보형 비트 라인 BL 및

을 포함하며, 이는 금속 3 M3 층내에 존재한다. 이러한 것 및 그밖의 층은 당업자에게는 명백할 것이다.

도 4에 도시된 바와 같이, p-채널 장치 P1, P2, P3 및 P4는 단일 n-웰을 이용하여 도면의 상부에 그룹으로 나타나는 반면, n-채널 장치 N1, N2, N3, 및 N4는 단일 p-웰을 이용하여 도면의 하부에 그룹으로 나타난다. 이러한 그룹은 잘 균형 잡힌 셀 영역으로 야기된다. 더나아가, 비교 회로 N3 및 N4는 액세스 장치 P3 및 P4로부터 공간적으로 분할되며, 소정된 협소한 외관 비율을 지닌 팩된 잘된 효과적인 레이아웃을 산출한다. 따라서, 오직 하나의 p+ 영역 대 n+ 영역 분할은, 적어도 2개의 p+ 영역 대 n+ 영역 분할이 요구되었던 종래 기술의 특징과는 다르게, 전체 셀에 대하여 필요하다. 전술된 레이아웃의 또 다른 이점은 액세스 트랜지스터(P3, P4)에 대한 연결의 대향부에 검색 트랜지스터(N3, N4)에 대한 연결을 포함한다. 이러한 분할은 금속의 상층부에서의 밀집도를 덜어준다. 더나아가, 상기 셀은 트랜지스터의 기하학성, 로컬 상호연결(또는 금속 1), 및 상층 금속에 의해 동시에 설정된 최소 폭에 근접하다.

비록 본 발명의 특정된 실시예가 도시되어 기술되었다 하더라도, 본 발명의 사상과 범주를 벗어나지 않는 다양한 변경 및 변형이 이루어질 수 있음을 당업자는 명백하게 알 수 있을 것이다.

도 1은 본 발명의 일 실시예에 따른 3진 CAM 반셀(half-cell)의 회로도이고,

도 2는 본 발명의 제1실시예에 따른 완전 3진 SRAM에 기반한 CAM 셀의 회로도이며,

도 3은 본 발명의 제2실시예에 따른 완전 3진 SRAM에 기반한 CAM 셀의 회로도이고,

도 4는 도 1의 회로에 따른 반셀 레이아웃의 평면도이며,

도 5는 종래의 기술에 따른 완전 3진 SRAM에 기반한 CAM 셀의 회로도이다.

Claims (12)

1. 데이타를 저장하기 위한 한쌍의 교차 연결된 인버터로서, 상기 한쌍의 교차 연결된 인버터는 제2쌍의 제2도전형 트랜지스터에 연결된 제1쌍의 제1도전형 트랜지스터로부터 형성되고, 상기 한쌍의 교차 연결된 인버터의 각각은 상기 제2쌍의 제2도전형 트랜지스터 중 하나의 트랜지스터에 연결된 상기 제1쌍의 제1도전형 트랜지스터 중 하나의 트랜지스터로부터 형성되어 있는, 한쌍의 교차 연결된 인버터;

   상기 한쌍의 교차 연결된 인버터와 한쌍의 상보형 비트 라인에 연결되는 제3쌍의 제1도전형 트랜지스터; 및

   상기 한쌍의 교차 연결된 인버터에 저장된 데이타를 검색 라인에 제공된 검색 데이타 값과 비교하기 위해 상기 한쌍의 교차 연결된 인버터와 상기 검색 라인에 연결되는 제4쌍의 제2도전형 트랜지스터로부터 형성된 비교기를 구비하고,

   상기 제1쌍의 제1도전형 트랜지스터는 제2쌍의 제2도전형 트랜지스터에 인접하여 배치되고,

   상기 제1쌍의 제1도전형 트랜지스터 및 제2쌍의 제2도전형 트랜지스터는 각각 상기 제3쌍의 제1도전형 트랜지스터 및 제4쌍의 제2도전형 트랜지스터에 인접하여 배치되는, 3진 내용지정메모리(CAM)반셀.
2. 청구항 1에 있어서, 상기 제1쌍의 제1도전형 트랜지스터 및 상기 제3쌍의 제1도전형 트랜지스터는 제1 활성 반도체 영역에 형성되는, 3진 내용지정메모리 반 셀.
3. 청구항 2에 있어서, 상기 제2쌍의 제2도전형 트랜지스터 및 상기 제4쌍의 제2도전형 트랜지스터는, 상기 제1 활성 반도체 영역의 도전형과는 다른 도전형을 갖는 제2 활성 반도체 영역에 형성되는, 3진 내용지정메모리 반셀.
4. 청구항 3에 있어서, 상기 제1 및 제2 도전형 트랜지스터는 각각 n-채널 트랜지스터 및 p-채널 트랜지스터이고, 상기 제1 및 제2 활성 반도체 영역은 각각 p-타입 및 n-타입 활성 영역인, 3진 내용지정메모리 반셀.
5. 청구항 3에 있어서, 상기 제1 및 제2 도전형 트랜지스터는 각각 p-채널 트랜지스터 및 n-채널 트랜지스터이고, 상기 제1 및 제2 활성 반도체 영역은 각각 n-타입 및 p-타입 활성 영역인, 3진 내용지정메모리 반셀.
6. 청구항 1 내지 5 중 어느 하나의 청구항에 있어서, 상기 제1, 제2, 제3 및 제4쌍의 각각은 한쌍의 인접한 트랜지스터를 포함하는, 3진 내용지정메모리 반셀.
7. 청구항 6에 있어서, 상기 한쌍의 인접한 트랜지스터의 각각은 하나의 채널 타입의 트랜지스터인, 3진 내용지정메모리 반셀.
8. 청구항 3 내지 5 중 어느 하나의 청구항에 있어서, 상기 제1 및 제2 활성 반도체 영역은 서로 분리되어 있는, 3진 내용지정메모리 반셀.
9. 청구항 8에 있어서, 상기 제1 및 제3쌍의 p-채널 트랜지스터는 단일 n-웰을 이용하여 그룹화되어 있고, 상기 제2 및 제4쌍의 n-채널 트랜지스터는 단일 p-웰을 이용하여 그룹화되어 있으며, 상기 단일 n-웰 및 상기 단일 p-웰은 상기 제1 및 제2 활성 반도체 영역 내에 있는, 3진 내용지정메모리 반셀.
10. 청구항 8에 있어서, 상기 제1 및 제3쌍의 n-채널 트랜지스터는 단일 p-웰을 이용하여 그룹화되어 있고, 상기 제2 및 제4쌍의 p-채널 트랜지스터는 단일 n-웰을 이용하여 그룹화되어 있으며, 상기 단일 p-웰 및 상기 단일 n-웰은 상기 제1 및 제2 활성 반도체 영역 내에 있는, 3진 내용지정메모리 반셀.
11. 청구항 9 또는 10에 있어서, 상기 단일 n-웰 및 상기 단일 p-웰은 서로 이격되어 있는, 3진 내용지정메모리 반셀.
12. 청구항 1 내지 11 중 어느 하나의 청구항에 정의된 3진 내용지정메모리 반셀을 각각 포함하는 한쌍의 3진 내용지정메모리 반셀을 포함하는 3진 내용지정메모리 셀.

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